JPS60149166A - 集積回路の製造方法 - Google Patents

集積回路の製造方法

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JPS60149166A
JPS60149166A JP59158561A JP15856184A JPS60149166A JP S60149166 A JPS60149166 A JP S60149166A JP 59158561 A JP59158561 A JP 59158561A JP 15856184 A JP15856184 A JP 15856184A JP S60149166 A JPS60149166 A JP S60149166A
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silicon
oxide
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路及びその製造方法に関し、特に複数
の相補絶縁ゲート電界効果トランジスタ（ＦＥＴ）を含
むＣＭＯＳ集積回路及びその製造方法に関する。本発明
による製造法は、特に４００Ｍｌｌｚ迄の周波数応答及
び１−あたり５０００００個迄のトランジスタを有する
高速高集積度の集積回路の製造に有用である。これによ
り＾速の超大規模集積回路（ＶＬＳＩ）が得られる。
従来技術とその問題点 １９８２年１０月２６日に発行されたライズマンによる
米国特許第４３５６２１１号公報に、深い溝内に形成し
た二酸化シリコンの絶縁領域を有するバイボーラＰＮ接
合トランジスタを用いた集積回路が提案されている。こ
れらの溝は半導体基扱上に設けられたエビタキシャル層
を通りでリアクティブ・イオン・エッチングにより形成
され、酸化された多結晶シリコンを内包する。多結晶シ
リコンは、溝の対向する垂直の側面上に存ずる水平方向
に隔った２つの層として与えられる。この多結晶シリコ
ンの圭直層は、熱酸化され、溝の頂部におい”ζ一体と
なるまで溝の両側から成長させられ、これによって絶縁
領域の充填物内に空洞を形成する。即ち、溝の壁面上の
多結晶シリコンの垂直層頂部には不純物がドーブされ、
垂直層の低部より商都の方がより速く酸化されるように
する。その結果、その頂部は速く成長して二酸化シリコ
ンのキヤ・ノプ（ｃａｐ）を形成する。このキャソプは
、垂直層の低部が成長して一体になる前に溝の上端を閉
じて、絶縁領域を形成する多結晶シリコン酸化物の充填
物内に空洞、即ち空隙を残す。この空洞及びシリコン酸
化物絶縁領域は、特にＭＯＳ絶縁ゲート電界トランジス
タ集積回路に用いられると、欠陥動作を引起こす。
また、１９８１年の国際電子デバイス会！ｆｌ（１１０
Ｍ）のＩＥＥＦ！＠事録中、第６４７〜６５０頁に記載
されたＴ．シバタ等による″ＡｎＯｐｔｉｍｕｍｌｙＤ
ｅｓｉｇｎｅｄＰｒｏｃｅｓｓｆｏｒＳｕｂｍｉｃｒｏ
ｎＭＯＳＦｆ！ＴＳ″及び同第５４〜５７真に記載され
たＰ．Ａ．Ｇａｒｇｉｎｉ等による“ＷＯＳ：ＬｏｉＩ
ＲｅｓｉｓｔａｎｃｅＳｅｌｆ−＾１ｉｇｎｅｄＳｏｕ
ｒｃｅ，ＤｒａｉｎａｎｄＧａｔｅＴｒａｎｓｉｓＬｏ
ｒｓ″と題した記事に、ソース、ドレイン、ゲート要素
上に耐熱金属珪化物の領域を設け、そのオーミソク・コ
ンタクト抵抗及び素子間の相互接続抵抗を低減させる技
術が開示されている。しかし、前者では、珪化物領域を
形成するために用いられた耐熱金属が白金でありこれで
は抵抗が高く且つ高価である。後者では、珪化物を形成
する耐熱金属にタングステンが用いられるが、これも比
較的晶抵抗である。更に、後者は充分高温でシリコン上
にタングステンを被着して、この被着と同時にタングス
テン珪化物を形成するために化学蒸着（ＣＶＤ）を用い
る。この技法は、タングステンが不均一の厚さで被着さ
れるので集積回路の製造の際、タングステン珪化物の被
覆が再生できない欠点を有する。
発明の目的 本発明の１つの目的は、改良された集積■路の提供、及
び高周波数応答、高トランジスタ集積度の集積回路の製
造方法の提供にある。
本発明の他の目的は、絶縁ゲートＦＥＴのソース、ドレ
イン、ゲート要素に接触する低シート（ｓｈｅｅｔ）抵
抗の耐熱金属珪化物を設け、オーミソクコンタクト抵抗
、及び各要素間の相互接続抵抗を低減した集積回路及び
その製造方法の提供にある． 本発明の他の目的は、耐熱金属珪化物の層を、チタン、
タンタル等の低抵抗金属の内層と、モリブデン等の非酸
化耐熱金属の外層とを含む２つの耐熱金属層を被着する
ことにより形成し、これにより内層の酸化を防止し゜Ｃ
珪化物を形成し゜ζいない内装の部分が、トランジスタ
のソース、ドレイン、ゲート要素上にだけ自己整列した
珪化物を残す如く選択的に除去されるようにする集積回
路の製造方法の提供にある。
発明の概要 本発明による集積回路の製造方法は、半導体材料と半導
体酸化物とを覆う低抵抗率の第１耐熱金属層を形成する
工程と、第１耐熱金属に比べ酸化されにくい第２耐熱金
属層を第１耐熱金属層上に形成する工程と、加熱処理に
より第１耐熱金属層を半導体材料と反応させて金属半導
体化合物を形成する工程と、第２耐熱金属層及び第１−
１熱金属層の金属半導体化合物以外の部分をエソチング
除去する工程とを含むものである。
かかる本発明の集積回路の製造方法によれば、性質の異
なる耐熱金属の二重Ｊ一を効果的に用いることにより、
絶縁ゲートＦＥＴのソース、ドレイン、ゲー１・要素に
接触する低シート抵抗の耐熱金属珪化物を設けることが
できるので、オーミックコンタクト抵抗、及び各要素間
の相互接続抵抗が低減され、良好な高周波応答特性が得
られる効果がある。
実施例 ．．ヒ述の従来技術の欠点を克服するために、本発明に
おいては、ソース及びドレインのシリコン及びゲートの
多結晶シリコンと共に嗣熱金属珪化物を形成ずるチタン
またばタンタルを上述の耐熱金属として用いる。チタン
及びタンタルは、そのシート抵抗が２〜３Ω／口のオー
ダーであり、これは白金及びタングステンのシート抵抗
、５〜８Ω／口の半分以下であるという長所を有する。
一力、チタン及びタンタルは、酸化物を形成し易く、こ
れをエッチングで除去することは極めて困難であるとい
う欠点を有する。チタンまたはタンタルをエソチングで
除去する処理は、珪化物を形成しない二酸化シリコン層
上にあるこれらの＋ｌ＋１熱金属部分に対して必要とさ
れる。この耐熱金属の酸化間題は、本発明による２つの
異なる耐熱金属の二重層を用いることにより解決される
。即ち、チタンまたはタンタルの如き内層の酸化を阻止
するように内層の上に、珪化処理で容易に酸化されない
モリブテンの如き外層を保護層として設ける。これによ
って、ＭＯＳ−Ｆｌ！Ｔのソース、ドレイン、ゲート要
素上の耐熱金属珪化物をエッチングすることにより、耐
熱金属内層の珪化物になっていない部分及び外層の全部
を除去し得る。珪化処理は次の２つのステップを含む、
まず、二酸化シリコンＪ１が耐熱金属の内層と共に珪化
物を形成しないように約６００℃の低温で第１の珪化処
理を行う。次に、絶縁ゲートの二酸化シリコン層上の珪
化物を形成していない耐熱金属を除去するために選択的
にエッチングを行った後、このデバイスを今度は約８０
０℃より高温で加熱し、シート抵抗を約２〜３Ω／口に
まで一トげるためにソース、ドレイン、ゲート要素上に
更に珪化処理を行う。
本発明による他の特徴は、絶縁ゲートＦＥＴの二酸化シ
リコン層の厚さが増加した“鳥のくちばし”状部分が形
成されるのを防ぐことである。
“鳥のくちばし”状部分は、Ｆ．ＥＴを囲む二酸化シリ
コン絶縁領域の熱的成長の過程における酸素原子の横方
向拡散に起因するもので、これは集積回路内のトランジ
スタの集積度を減少させる。この“鳥のくちばし”状部
分はまた、ＦＥＴのチャンネル部分の有効幅を減少させ
、ＦＥＴの性能に悪影響を与える。“鳥のくちばし”状
部分の形成は、絶縁ゲートを形成する二酸化シリコン絶
縁層の両端の垂直側面を覆うシリコン窒化物の側面壁被
￥ｉＩ．層を設けることにより阻止する。シリコン窒化
物の側面壁は絶縁層の酸素原子の横方向拡散を防止し、
“鳥のくぢばし”状部分の成長を阻止する。このシリコ
ン窒化物の側面壁は二酸化シリコン絶縁層の上部表向を
覆うシリコン窒化物の頂部層と一体化して保護“窒化物
カップ”となり、以後の熱処理工程中、ゲー１・絶縁層
の厚さが増加するのを防止する。
第ＩＡ乃至第ｌＰ図に承ずように、本発明によるＣＭＯ
Ｓ集積回路の１つの製造方法は、１対の相補絶縁ゲー１
−ＦＥＴを互いに分離するために深い溝内に絶縁領域を
形成する第１の工程を含む。この絶縁領域を形成する工
程は、第ＩＡ図に示される以下の如き過程を含む。まず
、０．００８Ω・国の抵抗率を有するシリコンの如きＰ
＋形単結晶半導体材料の基坂αωの上部表面上に厚さ約
３〜４ミクロン（１０’ｍ）、抵抗率約４０．０Ω・■
の単結晶シリコンのエビタキシャル層（ｌ２）を設ける
。基板（１０）とエビタキシャル層（１２）は、その上
部表面に結晶格子面が（１００）になるよう方向付けて
もよい。
ＰＪさ約１００００オングストローム（人−１０””ｍ
）の二酸化シリコン（ＳｉＯ２）の酸化物層（１４）を
化学蒸着により従来方法でエビタキシャル層（ｌ２）の
上部表面上に被着ずる。次に、酸化物層（ｌ４）．」二
にフォトレジスト層（ｌ６）を被覆し、これを光のパタ
ーンにさらした後、現像じζ従来の写真製版技術による
エッチングマスクを形成する。こうしてフォトレジスト
マスクは、フォトレジスト層を貫通して酸化物層（１４
）の上部表面に通ずる開口を有する。そこで、二酸化シ
リコン層（１４）を、リ”ｒクティブ・イオン・エッチ
ングの如き従来技術で酸化物層をエッチングすることに
より、開口（１８）の一トにおいて除去する。その結果
、開口（１８）の貫通された二酸化シリコンｊｍ（１４
）ができあがり、これは絶縁領域を形成するためにエピ
゛タキシャル層（１２）をエソチングする際の酸化物マ
スクとなる。
第ＩＢ図゛は第１の工程内の次の過程を示す。これらの
過程では、フォトレジストＦＷ（１６）を完全に除去し
、その後マスク開口（ｌ８）を通してエソチングを行い
、マスク開口に一致した位置にエビタキシャル層（Ｉ２
）を完全に貫通ずる深い溝（２０）を形成する。幅約２
ミクロン、深さ約６ミクロンのこの深い溝（２０）は、
ＣＣＩ４−トＣＩ２ガスまたはＳｉＣｌ＋＋ＳＦ６ガス
のプラズマ・ガスを用いるリアクティブ・イオン・エソ
チングによって形成する。
これにより、エビタキシャル層（ｌ２）及び基扱の一部
は異方性をもってエソチングされ実質的に垂直方向に真
直な側面を有する溝ができあがる。リアクティブ・イオ
ン・エッチングについては上述のライズマンの米国特許
第４３５６２１１号公報に説明されている。
不純物で汚染された二酸化シリコンＪＷ（１４）は第Ｉ
Ｃ図に示す如く、溝（２０）の形成後、エッチングによ
り除去する。次に、厚さ約５００人の二酸化シリコンの
層（２２）を、エビタキシャル層（１２）の表向上、更
には側面及び底面を含む溝（２０）の内面上に形成する
。この酸化物層（２２）はこの半導体デバイスを酸素中
で約１０００℃に加熱して上述の表面を酸化（以下、こ
れを酸化物の“熱的成長”という）することにより生成
される。その後、薄い二酸化シリコンＪｔｉｉ（２２）
の表面上に従来の化学蒸着により多結晶シリコン（２４
）の層を被着し、これにより非酸化多結晶シリコンで溝
（２０）を完全に充填する。溝（２０）内の多結晶シリ
コンの充填物（２４）により、上述の米国特許の方法に
より生じる如き溝内の空隙の形成が阻止される。ここで
、この非酸化多結晶シリコンには導電性ドーピング不純
物がドープされていないから、この非酸化多結晶シリコ
ンは約１０＋１°〜１６Ｍ１Ω・備のオーダ一の西抵抗
率を有するが、これは薄い二酸化シリコン層（２２）の
絶縁材料の抵抗率約１６＝ｉ４Ω・備よりは低いという
ことに留意すべきである。第ＩＤ図の如く、多結晶シリ
コンｌｍ（２４）を、薄い二酸化シリコン層（２２）の
表面までリアクティブ・イオン・エッチングを行うこと
によりエビタキシャル層（ｌ２）の上部表面から除去す
る。次に、第ＩＥ図の如く、フォトレジスト（２６）を
被着し、更に写真製版的に処理して絶縁溝（２０）の左
側のエビタキシャルｉ（１２）及び酸化物層（２２）の
部分を覆い、溝（２０）の右側のエビタキシャル層（１
２）及び酸化物層（２２）の部分を露出するエッチング
マスクを形成する。そこで、イオン衝撃打込み、の如き
従来方法によって、フォトレジストマスクの開口を通し
てエビタキシャル層（ｌ２）内に燐イオンまたは他のＮ
形不純物を打込むことにより溝（２０）の右側のエビタ
キシャル層の表面部にＮ−形の層（２８）を形成する。
こうして、エビタキシャル層（ｌ２）の半導体材料は燐
イオンにより層（２８）においてＰ一形からＮ形の導電
性に変換される。
第ＩＦ図に不ず如く、フォトレジスト層（２６）を除去
した後、熱処理によりＮ形層（２８）は拡散してその厚
さを増し、Ｎ形井戸領域（３０）を形成する。このＮ形
井戸領域（３０）は、絶縁溝（２０）の右側に配置され
るエンハンスメン１・形Ｐ導電チャンネル絶縁ゲートＦ
ＥＴのチャンネル部分として用いられる。一方、溝（２
０）の左側のエビタキシャルＭ（１２）のＰ一部分は、
後述する第１９図に示す如くＮ導電チャンネル絶縁ゲー
１−ＦＥＴを形成する。二酸化シリコンＪｉ＃（２２）
及び多結晶シリコン充填物（２４）により溝（２０）内
に形成された絶縁領域は、１対の相補関係のＮチャンネ
ルＦＥＴ及びＰチャンネルＦＥＴを分離する。
この工程の後に第ＩＧ図の工程が続く。この工程では、
まず二酸化シリコン層（２２）の上部表面上に約１５０
０人の厚さを有するシリコン窒化物（Ｓｉ３Ｎ４）の層
（３２）を化学蒸着で形成する。次に、フォトレジスト
の層（３４）をシリコン窒化物層（３２）の上部表面上
に被着し、従来方法により溝（２０）の上部周囲にマス
ク開口（３６）を設ける。その後、シリコン窒化物層（
３２）をリアクティブ・イオン・エッチングによりエッ
チングする。これにはＣＦ４＋０２ガスに直流電界及び
無線周波数交流電界をかけてエソチングガス・イオンの
プラズマを生成する従来の方法を用い、このエソチング
ガス・イオンによりマスク開口（３６）に一致してシリ
コン窒化物層（３２）の部１分を除去″１−る。
第ＩＨ図に示す如く、最初のフォトレジスト１−（３４
）の溝（２０）より右側の部分、二酸化シリコン層（２
２）の露出部分、及び多結晶シリコン充填物（２４）の
溝（２０）の中心より右側部分を覆う第２のフォトレジ
ストＪＷ（３Ｂ）を従来の写真製版技術により被着する
。こうして、第２フォトレジス１・層（３８）の左端と
、第ｌフォ１・レジストＩｆｔ（３４）の右端との間の
溝（２０）の中央より左側の部分にマスク開口（４０）
を作る。エビタキシャルＩ！（１２）の溝（２０）より
左側部分の右上角部にマスニク開口（４０）を通した硼
素不純物原子のイオン衝撃によって、Ｐ形材料のフィー
ルド領域（４２）を形成する。第ＩＪ図に示す次のステ
ップでは、フォトレジスト層（３４）及び（３８）を除
去し、二酸化シリコン層（２２）の溝（２０）の両側部
分（フィールド領域（４２）の上部も含む）は、熱的成
長により厚さを増し、更に酸素中で約１０００℃に加熱
されて、溝の充填物（２４）を覆うよう設けられた付加
酸化物領域（４４）と融合する。酸化物層（２２）から
の酸素原子の横方向拡散によワて酸化物領域（４４）に
は、望ましくない“鳥のくぢばし”状の次第に薄くなる
端ｊ＋一が形成されることに留意されたい。
第ＩＫ図の如く、シリコン窒化物層（３２）をエッチン
グで除去し、Ｎ形井戸領域（３０）及びエビタキシャル
層（１２）の左側部分上の二酸化シリコン層（２２）も
、汚染された二酸化シリコン材料を排除するためエッチ
ングで除去する。次に、ゲート酸化層（４６）を熱的成
長によりＮ形井戸領域（３０）上及びエビタキシャル層
（ｌ２）の左側部分の上部表面上に形成する。このゲー
ト酸化層（４６）は酸素中でシリコンを約１０００℃に
加熱することにより形成される。次に、エビタキシャル
層（ｌ２）の溝《２０）より左側部分の上部表面部にイ
オン衝撃によって、硼素あるいは他のＰ形不純物を打込
むことによりＰチャンネル領域（４８）を形成する。
このＰチャンネル領域（４８）は、間様にＰ形｛Ａ料で
あるフィールド領域（４２）と融合する。硼素イオンが
Ｎ形井戸領域にも打込まれたとし”ζも、Ｎ形井戸領域
の導電形を変えるほど硼素不純物は濃度が高くないとい
うごとに留意されたい。
次に第ＩＬ図の如く、多結晶シリコン（５０）の層を、
酸化物層（４６）の上部表面上に化学蒸着により被着し
、この層をその後、燐または他のＮ形不純物を蒸着によ
りドープする。即ぢ層（５０）は′“熱的ドライブステ
ソプにおい゜ζ加熱により層（５０）全体に拡散が生じ
Ｎ＋多結晶シリコン材料となる。更に、トランジスタの
ゲー１・要素として使われないＪ蔭（５０）の部分をエ
ソチングにより除去する。即ら、多結晶シリコン層（５
０）を覆うフォトレジスト層（５２）を被着し、従来の
写Ｊ［版技術によりこのフォトレジスト層からマスクを
形成する。フォトレジストに覆われていない多結晶シリ
コン１−はエッチングで除去し、多結晶シリコンゲート
要素（５０）を残ず。
第ＬＭ図の如く、溝（２０）より左側の多結晶シリコン
ゲート（５０）及びフォトレジスト層（５２）、更に溝
（２０）の中央より左側に広がる酸化物層（４６）及び
フィールド酸化物領域（４４）上に、他のフォトレジス
日−（５４）を設ける。このフォトレジストＩｍ（５４
）は、従来の写ｍ製版技術により、溝（２０）の右側の
Ｎ形井戸領域（３０）上にマスク開口を有するマスクと
なる。このマスク開口を通してＮ形井戸領域（３０）内
にイオン衝撃により硼素イオンを打込み、多結晶ゲー１
−（５０）の両側に隔離した２つのＰ＋領域を形成する
。これらがソース及びドレインＰ＋領域になる。溝（２
０）の右側のゲート（５０）及びこれを覆うフォトレジ
スト層（５２）はＮ形井戸領域（３０）の中央をマスク
してこの井戸領域に２つの隔離したＰ１領域（５６）の
形成を可能にしている。ごのＰ＋領域は溝（２０）の右
側に位置ずる絶縁ゲー｝ＦＥＴのソース及びドレイン素
子を形成するのに用いる。
次に第ＩＮ図に不ず如く、前の過程でのフォトレジスト
層（５４）及び（５２）を除去した後、溝（２０）の左
側にマスク開口を有するフォトレジスト層（５８）を形
成する。このマスク開口を通してＰチャンネル領域（４
８）に硼素または他のＮ形不純物イオンを打込め、多結
晶ゲートの両側のＰチャンネル部分（６０）をＮ＋領域
となすと共に、多結晶ゲートをＮ形導電性となす。
第１８図は、非酸化多結晶シリコン（２４）で満たされ
た深い溝絶縁領域を有する集積回路を形成するための製
法の最終過程を示す。フォトレジスト層（５８）を除去
した後、バンシフィケーション（不活性化）のためゲー
ト領域（５０）及び酸化物層（４６）を覆っ”Ｃ他の二
酸化シリコン層（６２）を設ける。この集積回路を次に
ア二一リングのために加熱ずる。このアニーリング処理
によりＰ’ｔ１込領域及びＮ″打込領域で更に拡散が生
じ、ソース及びドレイン領域の厚さが増大ずる。コンタ
ク１・開口（６４）を、従来のフォ１−レジス１・によ
るマスキング及び写真製版技術によりシリコン酸化物層
（６２）及びゲート酸化物層（４６）を貫通して形成す
る。スパッタリングによりアルミニウム・シリコン合金
コンタクト領域（６６）を各コンタクト開口を通じζ被
着し、Ｎ形井戸領域（３０）内のソース及びドレイン領
域、及び溝（２０）の左側のエビタキシャル層領域（１
２）内のソース及びドレイン領域にオーミック・コンタ
ク１・を提供する。そこでこのオーミソク・コンタクト
被着領域（６６）の形成のために用いられたフオ１・レ
ジスト層を除去した後、集積回路全体を再びアニーリン
グのため加熱し、オーミック・コンタクト（６６）がＦ
ＥＴのソース及びドレイン部分と良好に電気的接触を行
うようにする。ゲート領域上の二酸化シリコンＪ’ｉｊ
（６２）を貫通ずるコンタクト開口（図示せず）のフォ
トレジストエッチングによっ゜ζ２つの相補ＦＥＴのゲ
ート領域（５０）に接触ずる他のオーミンク・コンタク
ト（図示せず）をコンタクｉ（６６）の形成と同時に形
成することに留恵ずべきである。
これは説明を明瞭にするために省略した。
相禎的絶縁ゲー｝ＦＥＴの複数対を含み、その相補的ト
ランジスタの各対が、エビタキシャル層（ｌ２）を貫通
ずる深いｉ（２０）内の二酸化シリコン層（２２）上に
設けられた非酸化多結晶シリコン（２４）により形成さ
れた絶縁領域によって分離されたＣＭＯＳ集積回路の形
成する工程の説明は以上で終了する。絶縁領域内の多結
晶シリコン充填物（２４）の利点は、その熱膨張率が半
導体基板ｃＩψの熱膨張率により良く一致することにあ
る。これによって、熱応力を軽減させ、Ｎ形井戸領域（
３０）と絶縁領域近傍のエビタキシャル層領域（ｌ２）
との間に形成されたＰＮ接合のエッジまわりのＰＮ接合
漏れ電流を減少させることができる。更に、これにより
トランジスタの欠陥動作である正帰還６ランチアップ”
を防止することができる。溝（２０）を形成するために
リアクティブ・イオン・エソチングを用いるごとにより
、溝の対向側面は略垂直になると共に、溝の底部から離
れるにつれて連続的にわずかに外側に傾く如き正の傾斜
を有する．その結果、底面を含む内側表肉に二酸化シリ
コンを被覆された溝（２０）内に多結晶シリコン充填物
（２４）を被着するとき、この多結晶シリコン充填物（
２４）内に空洞が生じない。この空洞が生じないことに
よって、より一層、熱応力を軽減させることができる。
本発明に係る製造方法によって作られるＣＭＯＳ集積回
路内の絶縁ゲートトランジスタのソース、ドレイン、ゲ
ート要素に接触する低シート批机の自己整列珪化物領域
を作る第２の工程を第２Ａ乃至第２Ｈ図に示す。
第２Ａ図に不ずように、Ｐ一形シリコン半導体祠料のエ
ビタキシャルｈ４（１２）を有するＰ＋形シリコン半導
体材利がこの第２の工程で用いられる。
まず、基扱を酸素中で約１０００℃に加熱する熱的成長
酸化等の任意の方法で、エビタキシャル層（１２）の上
部表面を二酸化シリコンのゲート絶縁層（６８）で被覆
する。次に、イオン衝撃等の従来方法を用いてａ１１素
あるいは他のＰ形不純物を打込むことによりエビタキシ
ャル層（１２）内にＰ形半導体材料のチャンネル領域（
７０）を作る。その後、化学蒸着によりゲート絶縁層（
６８）の上部表面上に多結晶シリコン層を被着ずる。こ
の多結晶シリコン表面上に多結晶シリコン層を被着ずる
。この多結晶シリコン層（７２）は約５０００人の厚さ
を有し、燐の不純物をドープされてＮ＋導電性になる。
絶縁ゲート半導体デバイスのこのゲート領域を設けるた
めにドーピングは装ｉｉｉ（７２）の上部表面に対する
ＰＯＣｌ３ガスによる化学蒸着及び９３０℃での拡散に
より行っ゜ζもよい。
第２Ｂ図の如く、多結晶シリコン層（７２）の上部表面
上にフォトレジスト層（７４）を設け、従来の写具製版
技術を用いて光パターンにさらした後、現像してフォト
レジストエッチングマスクを作る。
そこで、多結晶シリコン層（７２）を、リアクテイブ・
イオン・エッチングによりマスク（７４）を通してエソ
チングし、第２Ｂ図の如くゲート領域（７２）を残す、
次に、イオン打込時のマスクとして働くゲー１・領域（
７２）の両側の絶縁層（（ｉ８）を通して、砒素イオン
によるイオン打込みを行い、チャンネル層（７０）の上
部表曲部にＮ１ソース及びドレイン領域（７６）を形成
する。
第２Ｃ図に不ずように、フオ１・レジスト層（７４）は
除去し、化学蒸着ざれた二酸化シリコンの酸化物層（７
７）を多結晶シリコンゲート領域《７２》上及びこのゲ
ー１・領域の両側のゲート絶縁層（６８）上に被着ずる
。そこで、この被着されたデバイスを、ソース及びドレ
イン領域（７６）のイオン衝撃表面のア二一リングのた
め加熱処理する。第２Ｄ図に不ず如く、酸化物層（７７
）ば、リアクティブ・イオン・エッチングによっ゜Ｃ多
結晶ゲート領域（７２）の両端の垂直側面部を除いて除
去する。このリアクティブ・イオン・エッチングにより
、ゲート領域の両側にあるソース及びドレイン領域（７
６）上のゲート絶縁層（６８）もその一部をエッチング
されることに留意されたい。
第２Ｅ図の如く、シリコンと共に珪化物を形成するチタ
ン、タンタル等の低抵抗率の耐熱金属の内層（８０）を
蒸着またはスパッタリングにより多結晶シリコンゲート
領域（７２）、酸化物側面壁（７８）、及びソース及び
ドレイン領域（７６）上に被着する。この耐熱金属の内
層《８０》は２〜３Ω／口のオーダーの低批抗率を有す
る．更に容易に酸化されない耐熱金属の外１ｆＷ（８２
）を、内層（８０）の酸化を防止するため内層（８０》
上に設ける。こうして、内層（８０）のシリコン酸化物
側向壁（７８）上の部分が後のエッチングにより除去さ
れるようにする．このエッチングによる内１−の除去は
、Ｔｉ（ｈまたはＴａＯｚが形成されると不可能になる
。外１１ｉｆ（８２）の耐熱金属は白金、タングステン
、あるいはモリブデン等でよく、これらは内Ｊ１ｉ（８
０）より商い抵抗率を有し且つ容易に酸化されない。好
適例では、内層（８０）はチタン、外Ｊｉｔ（８２）は
モリブデンである． 第２Ｆ図に示すように、この工程における次の過程は低
温珪化（ｓｉｌｉｃｉｄａｔｉｏｎ）過程である。この
過程では、内層（８０）のチタンを多結晶シリコンゲー
ト領域（７２）の上部表面及びソース及びドレイン領域
（７６）のそれらの領域上にシリ：１ンと反応させるこ
とによりチタン珪化物（ＴｉＳｉｚ）領域（８４》を形
成する．この低温珪化処理は、被覆された半導体デバイ
スを水素及び窒素の不活性雰囲気中約６００℃で加熱す
ることにより行う。また、この低温処理により二酸化シ
リコン側面壁（７８）上での珪化物の生成を阻止する。
第２Ｆ図の低温珪化ステップの後、モリブデン金属の外
層（８２）、及び酸化物側面壁（７８）を覆うチタン金
属の内層（８０）を１１２０２＋ＮＩｌ４０ＩＩ＋Ｈ２
０溶液中で化学的にエッチングして除去する。
第２Ｇ図に示すようにこの化学エッチングによりチタン
珪化物領域（８４）は除去されないが、内層（８０）の
酸化物側面壁（７８）上の反応を起こしていないチタン
金属部分は除去される。若し、−１熱金属の外層（８２
）がなかったら、酸化物側曲壁領域（７Ｂ）を覆う内層
（８０）のチタンが酸化されてＴｉ（ｈになり、上述の
エソチングでは除去されなくなる。
第２Ｈ図の過程では、まず不活性化のため珪化物領域（
８４）及び酸化物側面壁（７８）を覆う二酸化シリコン
層（８６）を化学蒸着により形成する。
次に、このデバイスを約８００℃で約３０分間加熱する
ことにより、珪化物領域（８４）において更にチタン珪
化物を生成するための高温珪化処理を行いこの領域での
シート抵抗を２〜３Ω／Ｕとなす。
珪化物領域（８４）はオーミック・コンタクト抵抗及び
、ゲート領域（７２）、ソース及びドレイン領域（７６
）の相互接続抵抗を減少させる。従来のフォ１・レジス
トマスクエッチングにより、ソース及びドレイン領域（
７６）上の酸化物層（８６）を珪化物領域（８４）まで
貫通ずるコンタクト開口（８８）を設ける。その後、ソ
ース及びドレイン要素《７６》七の珪化物領域（８４）
に電気的に接触するアルミニウムとシリコンとの合金の
電気コンタクト（９０）をスパッタリングによりコンタ
クＩ一開口（８８）を通して設ける。電気コンタクト（
９０）は、ソース及びドレイン要素（７６）に接触する
珪化物領域（８４）を覆う領域に限定されるように従来
のフオ１・レジス１・マスクエッチングにより分離配１
ｌ￥する。
これによって、ゲート領域（７２）上の珪化物層（８４
）に酸化物ｌｍ（８６）を貫通して接触する第３のコン
タクトを形成するための空間が２つのコンタクト（９０
）間に残される。
本発明による集積回路の製造方法は、ＣＭＯＳ集積回路
内の“鳥のくぢばし”のない、絶縁ゲートＦＥＴを形成
ずる第３の工程（第３人乃至第３Ｇ図）を含む。第３Ａ
図にボず如く、上部表面にＰ−シリコン半導体材料を有
するＰ＋形シリコン半導体材料の基板ａφをＣＭＯＳ集
積回路の製造に用いる。エビタキシャル層（１２）の上
部表面には、熱的成長により厚さ約５００人の二酸化シ
リコンの酸化物Ｊｔｊｔ（９２）を設ける。この酸化物
層（９２）の上部表面に化学蒸着により厚さ約１５００
人のシリコン窒化物（Ｓｉ３’Ｎ＋）ＩＩ（９４）を被
着する。エビタキシャル層（ｌ２）の有効なトランジス
タ領域を定めるために、従来の写真製版技術を用いて窒
化物層（９４）の上部表面にフォトレジストマスク層（
９６）を形成する。そこで、マスク（９６）の両側にお
い゛ζリアクティブ・イオン・エッチングによりシリコ
ン窒化物層（９４）、二酸化シリコン層（９２）及びエ
ビタキシャル層（１２）を除去する。この際、層（９２
）及ヒ（９４）は完全に除去し基坂のエビタキシャル層
（１２）は約０．３〜０．４ミクロンの深さまで除去す
る。Ｐ一形層（１２）は、エビタキシャル層ではなく基
板αψのベース材料によ゜って設りるようにしてもよい
。次に、マスク（９６）の両側のエビタキシャルＩｔｍ
（１２）の」二部表面のエソチングされた領域に硼素イ
オンを打込むことによりＰ形フィールド領域（９８）を
設りる。
第３Ｂ図に示すように、次にフォトレジスト層（９６）
を除去し、二酸化シリコンの他の酸化物層（１００）を
、熱的成長により、←形フィールド領域（９８）上、及
びフィールド領域から」−方に伸びるエビタキシャル層
の突出した部分の垂直側面上に設ける。この酸化物層（
１００）’は」―部の酸化層（９２）と融合する。更に
、第２のシリコン窒化物層（１０２）を、化学蒸着によ
り酸化物Ｊ＠（１００）及び第１シリコン窒化物層（９
４）を覆って設りる。
この第２の窒化物Ｊｉ８ｆ（１０２）の厚さは約１５０
０人で第１の窒化物Ｊｉｉ（９４）と等しく、第２の酸
化物層（１００）の厚さは約５００人であり、これは第
１の酸化物層（９２）と等しい。
第３Ｃ図の如く、第２のシリコン窒化物ＩＶ１（１０２
）は、酸化物層（１００）で覆われたエビクキシャル層
（ｌ２）の突出した部分の垂直側ｉｆＬｌ壁及び第１の
窒化物層（９４）の端部を覆う側面壁部分（１０４）を
除い゜ζリアクティブ・イオン・エソチングにより除去
する。このように、このリアクティブ・イオン・エソチ
ングは、異方性を有し、垂直ド方にはエッチングが行わ
れるが、水平方向に感知される程のエッチングは行われ
ない。このリアクティブ・イオン・エッチングｉｌｌ＆
よＣＩＩＰ３＋Ｉ橿２ガスがら作られ、シリコン窒化物
はエソチングするがシリコンはエソチングしない。第３
ｃ図からわかるとおり、Ｐ一形エビタキシャルＩＰｉ（
１２）の突出部分を覆う窒化物層（９４）及び（１０４
）により窒化物のカップが形成される。この突出部分に
は後述する如く、トランジスタを形成する。この窒化物
のカソプは、二酸化シリコン層（９２）からの酸素原子
の横方向拡散を阻止する。この横方向拡散は、通市第３
Ｄ図のフィールド酸化過程において酸化物層の両端の厚
さを増加させ“鳥のくぢばし”の成長を引起すものであ
る。フィールド酸化領域（１０６）は、１０ｏｏ℃で加
熱して酸化物層（１００）のＰ形フィールド領域（９８
）上の部分を更に酸化することにより形成する。これに
よっ゜ζフィールド酸化領域（１０６）が熱的成長し、
約６０００〜８０００人の厚さになる。更に、フィール
ド領域（９８）の厚さも、このような加熱過程による酸
化処理によって増加する。第３Ｄ図の過程では、フィー
ルド領域（９８）上の酸化物ｌ！（１００）は同時に上
方及び下方に成長してフィールド酸化領域（１０６）を
形成することに留意されたい。しかし、エビタキシャル
層（ｌ２）の厚さは感知できる程には変化せず、この相
対的な厚さは各集積回ｖＲ素子の相対位置を明瞭に示す
ために第３Ｄ図では大きく描かれている。
この工程の次の過程は第３Ｅ図に示される。この過程で
はシリコン窒化物ＪＷ（９４）及び窒化物層（１０４）
の側面壁の頂部をエッチングで除去し、初めの酸化物層
（９２）が不純物で汚染された場合にはこれも除去する
。その後、二酸化シリコンの第２のゲート絶縁酸化物層
（１０Ｂ）を、シリコン窒化物の２つの隔絶した側ｉｋ
ｌ壁部分（１０４）間のエビタキシャルｌｍ（１２）の
上部表向に熱的成長により形成する。この第２の酸化物
層（１０Ｂ）は汚染され゜ζいないので、ＦＥＴのゲー
１・絶縁層とし゛ζ動作し得る。次に、Ｐ形チャンネル
領域（１１０）を、２つの窒化物側面壁領域（１０４）
間のエビタキシャルＪＷ（１２）の上部表面部、且つ第
２の酸化物層（１０８）の下に、この層（１０８）を通
して４１１素または他のＰ形不純物を打込むことにより
形成する。
第３Ｆ図の如く、多結晶シリコンの／Ｗ（１１２）を化
学蒸着により酸化物Ｔｔ４（１０Ｂ）の上部表面上に設
け、従来のフォトレジストマスク技術によりエソチング
して多結晶シリコンのゲート領域（１１２）とする。次
に、Ｎ＋シリコン導電材料を、砒素イオンのイオン打込
みによりゲート（１１２）の両側のＰ形チャンネル部分
（ＩＩ（＋）に形成する。砒素イオンはまた、多結晶シ
リコンゲート領域（１１２）内にも打込まれこのゲート
領域をＮ形導電性にする。
“鳥のくちばし”状ｍ；分のない絶縁ゲートＦＥＴの製
法の最終過程を第３Ｇ図に冫Ｊ＜ず。これらの過程では
、まず不活性化のため化学蒸着により二酸化シリコン層
（１１６）をゲート領域（１１２）、ゲート絶縁層（１
０Ｂ）及び酸化物絶縁領域（１０６）北に設ける。そこ
で、この半導体デバイスを、窒素の不活性雰囲気中、約
９００℃で約３０分間加熱し、アニーリングを麿］う。
これによりソース及びドレイン領域（１１４）が拡散に
より成長して厚さを増す。その後、従来のフォトレジス
トマスク形成及びエソチング技術を利用し゜Ｃ，酸化物
層（エエ６）及びケート絶縁酸化物層（１０Ｂ）を月通
し′Ｃソース及びドレイン領域（１１４）に達するコン
タクト開口（１１Ｂ）を形成する。この後、コンタクト
開口（１１８）を通じＣスパッタリングを行うことによ
りソース及びドレイン領域（１１４）に電気的に接触す
るアルミニウムとシリコンとの合金の金属コンタクト（
１２０）を設ける。このコンタク１・（１２０）は、酸
化物層（１１６）上で且つ開口＜ＵＳ：を通し゜Ｃスパ
ッタリングを行うことにより形成されるアルミニウム９
８．５％、シリコン１．５％の合金でよい。金属ｌ１（
１２０）に対するフォトレジストエソチング処理により
、電気的絶縁のため隔絶されたソース及びドレイン領域
（１１４）に接続される２つのコンタクトを形成する。
この隔絶したことにより、ゲー１・領域（１１２）上の
酸化物Ｍ（１１６）に形成される開口を通してゲート・
コンタクト（図示せず）を設け、ゲート領域に対する電
気的接触を行い得る。しかし、この最後の過程は説明を
簡潔にするために省略した。第１１第２及び第３図工程
により作られた相補絶縁ゲー１−ＦＥＴの複数対を含む
ＣＭＯＳ集積回路を第４図に示す。ここで用いられた素
子の参照番号は、第１、第２及び第３の対応素子と同一
である。第４図の集積回路は、内側表面に設けた二酸化
シリコン層（２２）及びこの上に設けた多結晶シリコン
の充填物（２４）を有する深い溝（２０）内に形成した
絶縁領域を含む。絶縁領域（２０）．（２２）＋’（２
４）は、この絶縁領域の左側にあるチャンネル部分（４
８）を含むエンハンスメント形Ｎチャンネル絶縁ゲート
ＦＥＴと、絶縁領域の右側にあるＮチャンネル領域（３
０）を含むＰチャンネル絶縁ゲートＦ．ＥＴとを分離す
る。ＮチャンネルＦＥＴのソース及びドレイン要素（６
０）及びゲート要素（５０）ばｌＩｌ＋＃；ハ金属珪化
物領域（８４）で覆われる。同様に、ＰチャンネルＦＥ
Ｔのソース及びドレイン要ｉ（５Ｃｉ）及びゲート要素
（５０）も耐熱珪化物領域（８４）で覆われる。
ゲート絶縁酸化物層（６８）の側面壁部（７８）にはチ
タンの被覆層はない。なぜなら、第２Ｇ及び第２Ｈ図の
最終高温珪化処理過程より前にチタン被覆層がエソチン
グで除去されているから゛ζある。
窒化物側面壁部（１０４）は、珪化物層（８４）がソー
ス及びドレイン要素（６０）及び（５６）を覆っている
エピタキシャル層（ｌ２）を、エソチング処理以前に覆
っていた酸化物Ｈ（６８）に“鳥のくちばし”状部分が
成長ずるのを阻止する。第４図の集積回路に用いられた
参照番号は、第１、第２、第３図の工程を有する集積回
路の製造方法を説明するために既に用いたものであるか
ら、これ以上の説明は不要であろう。
本発明の上述の好適実施例に種々の変更が行い得ること
は当業者には明白であろう。
発明−の効果 本発明の集積回路の製造方法によれば、性質の異なる耐
熱金属の二重層を効果的に用いることにより、絶縁ゲー
トＦＥＴのソース、ドレイン、ゲート要素に接触する低
シート抵抗の耐熱金属珪化物を設けることができるので
、オーミソクコンタクト抵抗、及び各要素間の相互接続
抵抗が低減され、良好な１ｒ４１周波応答特性が得られ
る効果がある．
【図面の簡単な説明】
第ＩＡ乃至第ＩＰ図は、シリコン酸化物層で被覆された
溝内に非酸化多結晶シリコンの充填物を満たした絶縁領
域を形成する本発明に係る集積回路の製造方法に用いら
れる第１の工程の各過程を丞ず説明図、第２Ａ乃至第２
Ｈ図は、ＦＥＴのソース、ドレイン、ゲート要素上の自
己整列した耐熱金属珪化物領域を形成する本発明の集積
回路の製造方法に用いられる第２の工程の各過程を示す
説明図、ｆＡ３Ａ乃至第３Ｇ図は絶絃ゲートＦＥＴにお
いて“鳥のくちばし”状部分のないシリコン酸化物層を
形成する本発明の集積回路の製造方法に用いられる第３
の工程の各過程を示す説明図、第４図は本発明の製造方
法による集積回路の一部の断向図である。 図中、ａのは＆仮、（１２）はエビタキシャル層、（６
８）はゲート絶縁１−、（７０）はチャンネル領域、（
７２）は多結晶シリコンのゲート傾域、（７６）はソー
ス及びドレイン領域、（７８）は半導体酸化物側面壁、
（８０）はｉｌｊＪ熱金属内１−、（８２）は銅熱金属
外層、（９０）は金属コンタクトである。 代理人伊藤貞，Ｚ１，・−，’４：・ 管．’＝：’：Ｉ’＋’ ー３３１ 手糸売ネｎＴ正書（方式） １′′−昭和６０年２月２１日 特許庁長官志賀学殿 １．事件の表示 昭和５９年、特許願第１５８ｙ句号 ２．発明の名称 集積回路の製造方法 ３．補正をする者 事件との関係特許出願人 住所アメリカ合衆国オレゴン州９７０７７ビーバー１ン
ビー・オー・ボノクス５００ザウスウエストグリフィス
・ドライブ４９００名称テクトロニソクス・インコーポ
レイテッド代表者ロバート・エス・ハルス 国籍アメリカ合衆国 ４．代理人 住所東京都新宿区西新宿１丁目８番１号Ｔ［！１、０３
−３４３−５８２１（ｌ切（ｙｉ宿ビル）氏名（３３８
８）弁理士伊藤貞● ５．補正命令の日付昭和６０年１月２９日７”””’明
ｍ書ｃｔｖｒｓｓｃｔｖｍｔｐｔｔｘｖｉｈ明ｃｖｓ．
？ｊ６．補正により増加する発明の数 ８．補正の内容 （１）明細書中、第３５頁ｌ１行「第ＩＡ乃至第ＩＰ図
」とあるを「第ＩＡ乃至第１１１図、第ＩＪ乃至第ＩＮ
図及び第ＩＰ図」と訂正する。 以上

Claims (1)

    【特許請求の範囲】
  1. 半導体材料と半導体酸化物とを覆う低抵抗率の第１耐熱
    金属層を形成する工程と、′該第１耐熱金属に比べ酸化
    されにくい第２耐熱金属層を上記第１耐熱金属層上に形
    成する工程と、加熱処理により上記第１耐熱金ｆｉｌｍ
    を上記半導体材料と反応ざぜζ金属半導体化合物を形成
    する工程と、上記第２耐熱金属層及び上記第ｌ創熱金属
    層の上記金属半導体化合物以外の部分をエッチング除去
    する工程とを含む集積回路の製造方法。
JP59158561A 1983-08-12 1984-07-27 集積回路の製造方法 Pending JPS60149166A (ja)

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US522885 1983-08-12
US06/522,885 US4477310A (en) 1983-08-12 1983-08-12 Process for manufacturing MOS integrated circuit with improved method of forming refractory metal silicide areas

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JPS60149166A true JPS60149166A (ja) 1985-08-06

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JP (1) JPS60149166A (ja)
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Cited By (3)

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