JPS5998366A - アドレス指定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明はアドレス指定回路に関するものである。

（従来技術） ディジタル処理において、リングバッファ金利用する場
合は多い。リングパラ”７アとは、読み出しアドレス又
は、省き込みアドレスが巡回するメモリである。

たとえば、音声間際では、入力された音声をメモリに順
次格納し、発声の終端をもシ出したところでこのメモリ
を参照しながら音声データの比較照合処理を行うが、こ
のメモリとしては、リングバッファであることが望まし
い。なぜなら、メモリに格納される音声ゾーンには、無
音部分のデータもあシ、必要なのは笑際に発声された部
分で法まシ、終端が検出されるまでの数秒間のデータだ
けで光分だからである。リングバッファならば、終端が
検出されるまで、入力ぢれた音声データを単にｊ＠次＆
網するだけで艮い。

従来、リングバッファはｎ進のアドレスカランとｎ個の
アドレスを持つメモリとにょ多構成される。このメモリ
は、プログラムやデータを格納しているメインメモリか
ら独立させなければならない。すなわち、この場合、メ
インメモリのほかにリングバッファメモリが必要になる
。従って多くのメモリを必要とするため不経済である。

そこで、メモリの一部をリングバッファとして用いるこ
とを考える。メモリの一部をリングバッファとして用い
る場合、プロクラムによシ実現されるのが一般的である
。

たとえば、２進表現で、メモリの０１００番地から０１
１１１１１番地リングバッファとして用い、そこに音声
データをｊ臓次格納し、音声の終端検出処理を行う応用
プログラムは、以下のようになる。

ステップ１）アドレスレジスタの内容をｒｏｌｏｏＪと
する。

ステップ２）メモリへデータを書き込む。

ステップ３）音声の終端検出処理を行う。

ステップ４）アドレスレジスタの内容を＋１する。

ステップ５）アドレスレジスタの内容がｒｏｌｌｌＪを
越えたらステップｌ）へ。越え なければステップ２）へ。

以上の処理によｐ１メモリの０１００番地から０１１１
１１１番地リングバッファとして用いるのが従来の方法
であるが、ステップ５）でアドレスレジスタの内容を比
較する条件分岐が必要で、さらに、ステップ５）でアド
レスレジスタの内容がｒｏｌｌｌＪ　を越えると、条件
分岐によシ、ステップ１）に戻シ、アドレスレジスタの
初期設定を行わねばならず、プログラムが繁雑となる。

データ数をｎ（ｎは自然数）とすると、ステップ２）か
らステップ５）までの４段の処理をｎ回線シ返し、さら
にステップ１）の初期設定をｏｉｏ。

番地から０１１１１１１番地４回の書き込みにつき１回
、す力わち（ｎ／４＋１）回行う。従って、この場合、
終端検出処理に（４ｎ＋ｎ／４＋１）段の処理を行うこ
とになυかなシ長い実行時間が必要であるという欠点が
おる。

（発明の目的） 本発明の目的は、前述した従来の欠点を除去し、プログ
ラムにおける処理を簡単にし、実行時間を短縮し、さら
にメモリの一部をリングバッファとして使用することに
よシ、メモリを経済的に使用するアドレス指定回路を提
供することにある。

（発明の構成） 本発明のアドレス指定回路社、￥憶番地を指定するアド
レスレジスタと、カウンタと、第１及び第２の条件レジ
スタと、前記カウンタの内容と前記第１の条件レジスタ
の内容とを入力する第４の論理演算器と、該第１の論理
演算器による出力と前記第２の条件レジスタの内容とを
入力し前記アドレスレジスタに出力する第２の論理演算
器とを備えることから構成される。

（実施例の説明） 次に本発明の実施例について図面を用いて説明する。

図は、本発明の一実施例を示すブロック図である。図に
おいて、１はメモリ、２はカウンタ、３゜４は条件レジ
スタ、５は論理和演算器、６は論理積演算器、７はアド
レスレジスタをそれぞれ示す。

次にメモリへの書き込み命令、または、メモリからの読
み出し命令による以上の回路構成の動作を説明する。

１）演算器５によシ、カウンタ２の内容と、条件レジス
タ３の内容との論理和をとる。

２）演算器６により、１）の結果と条件レジスタ４の内
容との論理積をとシ、その結果をアドレスレジスタ７に
格納する。

３）アドレスレジスタ７は、次に書き込まれるメモリの
アドレスを指定する。

本発明の一実施例である図示の構成において、前述のメ
モリ１の０１００番地から０１１１１１１番地リングバ
ッファとして用い、音声の終端検出処理を行う応用プロ
グラムを以下に示し説明する。

ステップ１）条件レジスタ３の内容ヲ「ｏｌｏｏ」とす
る。

ステップ２）条件レジスタ４の内容をｒｏｌｌｌＪとす
る。

ステップ３）メモリ１ヘデータを書き込む。

ステップ４）音声の終端検出処理を行う。

ステップ５）ステップ３）へ戻る。

ステップ１）とステップ２）の初期設定にょシ、ステッ
プ３）の書き込み命令によシ指定されるアドレスレジス
タの内容を第１表に示す。

第　　　１　　　表 この表かられかるように、カウンタ１の内容がｒｏｏｏ
ＯＪから１ずつ増していくのに対し、アドレスレジスタ
７の内容は、ｒｏｌｏｏＪ　からｒｏｌｌｌＪまでを繰
シ返す。従って、アドレスレジスタ７の内容を゛比較す
る条件分岐を行うことなく、メモリ１の０１００番地か
ら０１１１１１１番地指定できる。

また、データ数をｎとすると、ステップ３）からステッ
プ５）マでの３段の処理をｎ回繰り返し、ステップ２）
の初期設定をそれぞれ１回ずつ加えて（３ｎ＋２）段の
処理を行うことによシ、終端検出処理を行うことができ
、従来の（４ｎ＋ｎ／４＋１）段の処理にくらべ（ｎ＋
ｎ／４−１）段の処理を削減することができ実行時間を
相当に短縮することがメモリの一部をリングバッファと
して用いる応用プログラムは、従来の方法に必要とされ
たアドレスレジスタの内容の比較を行う条件分岐命令が
不要で、プログラムにおける処理が簡単となシ、さらに
実行時間を相当に短縮することができる。

なお、本実施例では、各レジスタを４ビツトにしたがこ
れをｍ（ｍは２以上の自然数）ピッートに拡張できるの
は明らかである。

さらに、本実施例では、論理演算器として論理和（ＯＲ
）と論理積（ＡＮＤ）を用いたが、ほかにＮＡＮＤ、Ｎ
ＯＲ，ＥＸ−ＯＲ（排他的論理和）等の論理演算器を組
み合わせて使用することも可能であるということは容易
にわかる。

たとえば、図に示される本実施例のブロック図において
、第１の論理演算器５、第２の論理演算器６をともにＮ
ＯＲ演算器とする方法も容易に考えられる。この場合、
たとえば、第１の条件レジスタ３の内容を「１１００」
、第２の条件レジスタ４の内容を「１０００」　とした
場合のアドレスレジスタ７の内容を第２表に示す。この
表かられかるように、カウンタ２の内容がｒｏｏｏｏＪ
から１ずつ増していくのに対し、アドレスレジスタ７の
内容は、「０１００」からｒｏｌｌｌＪ　まで巡回する
。

以下余白 第　　　２　　　表 （発明の効果） 以上詳細に説明したとおシ、本発明のアドレス指定回路
は、前述した構成をとることによシ、リングバッファと
しての終端検出処理段数を従来よシも大幅に減らすこと
ができるので、プログラムにおける処理を簡単にし、実
行時間を相当に短縮し、さらにメモリの一部をリングバ
ッファとして使用することによシ、メモリを経済的に使
用できるという効果を有している。

また、マイクロプロセッサのプログラムデバッグを行う
際に用いられるトレーサーにも、本発明のアドレス指定
回路は有効である。トレーサーは、マイクロプロセッサ
の各実行サイクルでの状態を保持し、ブレーク点の前後
の状態を表示する機能であるがトレーサーの持つメモリ
が本発明のアドレス指定回路によシリングバッファとし
て用いられるならば、メモリを経済的に利用することが
できる。

【図面の簡単な説明】

図は本発明の一実施例を示すブロック図である。 図において、 １・・・・・・メモリ、２・・・−・・カウンタ、３，
４・・・・・・条件レジスタ、５・・・・・・論理和演
算器、６・・・・・・論理積演算器、７・・・・・・ア
ドレスレジスタ。

Claims (1)

【特許請求の範囲】
1. 記憶番地を指定するアドレスレジスタと、カウンタと、
   第１及び第２の条件レジスタと、前記カウンタの内容と
   前記、第１の条件レジスタの内容とを入力する第１の論
   理演算器と、該第１の論理演算器による出力と前記第２
   の条件レジスタの内容とを入力し前記アドレスレジスタ
   に出力する第２の論理演算器とを備えることを特徴とす
   るアドレス指定回路。