JPS5998366A - アドレス指定回路 - Google Patents

アドレス指定回路

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JPS5998366A
JPS5998366A JP57208865A JP20886582A JPS5998366A JP S5998366 A JPS5998366 A JP S5998366A JP 57208865 A JP57208865 A JP 57208865A JP 20886582 A JP20886582 A JP 20886582A JP S5998366 A JPS5998366 A JP S5998366A
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JP
Japan
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contents
memory
register
address
address register
Prior art date
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Application number
JP57208865A
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English (en)
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JPS6245628B2 (ja
Inventor
Tomoko Matsuki
松木 智子
Hisao Ishizuka
石塚 久夫
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS5998366A publication Critical patent/JPS5998366A/ja
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    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Memory System (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (発明の属する技術分野) 本発明はアドレス指定回路に関するものである。
(従来技術) ディジタル処理において、リングバッファ金利用する場
合は多い。リングパラ”7アとは、読み出しアドレス又
は、省き込みアドレスが巡回するメモリである。
たとえば、音声間際では、入力された音声をメモリに順
次格納し、発声の終端をもシ出したところでこのメモリ
を参照しながら音声データの比較照合処理を行うが、こ
のメモリとしては、リングバッファであることが望まし
い。なぜなら、メモリに格納される音声ゾーンには、無
音部分のデータもあシ、必要なのは笑際に発声された部
分で法まシ、終端が検出されるまでの数秒間のデータだ
けで光分だからである。リングバッファならば、終端が
検出されるまで、入力ぢれた音声データを単にj@次&
網するだけで艮い。
従来、リングバッファはn進のアドレスカランとn個の
アドレスを持つメモリとにょ多構成される。このメモリ
は、プログラムやデータを格納しているメインメモリか
ら独立させなければならない。すなわち、この場合、メ
インメモリのほかにリングバッファメモリが必要になる
。従って多くのメモリを必要とするため不経済である。
そこで、メモリの一部をリングバッファとして用いるこ
とを考える。メモリの一部をリングバッファとして用い
る場合、プロクラムによシ実現されるのが一般的である
たとえば、2進表現で、メモリの0100番地から01
11111番地リングバッファとして用い、そこに音声
データをj臓次格納し、音声の終端検出処理を行う応用
プログラムは、以下のようになる。
ステップ1)アドレスレジスタの内容をrolooJと
する。
ステップ2)メモリへデータを書き込む。
ステップ3)音声の終端検出処理を行う。
ステップ4)アドレスレジスタの内容を+1する。
ステップ5)アドレスレジスタの内容がrolllJを
越えたらステップl)へ。越え なければステップ2)へ。
以上の処理によp1メモリの0100番地から0111
111番地リングバッファとして用いるのが従来の方法
であるが、ステップ5)でアドレスレジスタの内容を比
較する条件分岐が必要で、さらに、ステップ5)でアド
レスレジスタの内容がrolllJ を越えると、条件
分岐によシ、ステップ1)に戻シ、アドレスレジスタの
初期設定を行わねばならず、プログラムが繁雑となる。
データ数をn(nは自然数)とすると、ステップ2)か
らステップ5)までの4段の処理をn回線シ返し、さら
にステップ1)の初期設定をoio。
番地から0111111番地4回の書き込みにつき1回
、す力わち(n/4+1)回行う。従って、この場合、
終端検出処理に(4n+n/4+1)段の処理を行うこ
とになυかなシ長い実行時間が必要であるという欠点が
おる。
(発明の目的) 本発明の目的は、前述した従来の欠点を除去し、プログ
ラムにおける処理を簡単にし、実行時間を短縮し、さら
にメモリの一部をリングバッファとして使用することに
よシ、メモリを経済的に使用するアドレス指定回路を提
供することにある。
(発明の構成) 本発明のアドレス指定回路社、¥憶番地を指定するアド
レスレジスタと、カウンタと、第1及び第2の条件レジ
スタと、前記カウンタの内容と前記第1の条件レジスタ
の内容とを入力する第4の論理演算器と、該第1の論理
演算器による出力と前記第2の条件レジスタの内容とを
入力し前記アドレスレジスタに出力する第2の論理演算
器とを備えることから構成される。
(実施例の説明) 次に本発明の実施例について図面を用いて説明する。
図は、本発明の一実施例を示すブロック図である。図に
おいて、1はメモリ、2はカウンタ、3゜4は条件レジ
スタ、5は論理和演算器、6は論理積演算器、7はアド
レスレジスタをそれぞれ示す。
次にメモリへの書き込み命令、または、メモリからの読
み出し命令による以上の回路構成の動作を説明する。
1)演算器5によシ、カウンタ2の内容と、条件レジス
タ3の内容との論理和をとる。
2)演算器6により、1)の結果と条件レジスタ4の内
容との論理積をとシ、その結果をアドレスレジスタ7に
格納する。
3)アドレスレジスタ7は、次に書き込まれるメモリの
アドレスを指定する。
本発明の一実施例である図示の構成において、前述のメ
モリ1の0100番地から0111111番地リングバ
ッファとして用い、音声の終端検出処理を行う応用プロ
グラムを以下に示し説明する。
ステップ1)条件レジスタ3の内容ヲ「oloo」とす
る。
ステップ2)条件レジスタ4の内容をrolllJとす
る。
ステップ3)メモリ1ヘデータを書き込む。
ステップ4)音声の終端検出処理を行う。
ステップ5)ステップ3)へ戻る。
ステップ1)とステップ2)の初期設定にょシ、ステッ
プ3)の書き込み命令によシ指定されるアドレスレジス
タの内容を第1表に示す。
第   1   表 この表かられかるように、カウンタ1の内容がrooo
OJから1ずつ増していくのに対し、アドレスレジスタ
7の内容は、rolooJ からrolllJまでを繰
シ返す。従って、アドレスレジスタ7の内容を゛比較す
る条件分岐を行うことなく、メモリ1の0100番地か
ら0111111番地指定できる。
また、データ数をnとすると、ステップ3)からステッ
プ5)マでの3段の処理をn回繰り返し、ステップ2)
の初期設定をそれぞれ1回ずつ加えて(3n+2)段の
処理を行うことによシ、終端検出処理を行うことができ
、従来の(4n+n/4+1)段の処理にくらべ(n+
n/4−1)段の処理を削減することができ実行時間を
相当に短縮することがメモリの一部をリングバッファと
して用いる応用プログラムは、従来の方法に必要とされ
たアドレスレジスタの内容の比較を行う条件分岐命令が
不要で、プログラムにおける処理が簡単となシ、さらに
実行時間を相当に短縮することができる。
なお、本実施例では、各レジスタを4ビツトにしたがこ
れをm(mは2以上の自然数)ピッートに拡張できるの
は明らかである。
さらに、本実施例では、論理演算器として論理和(OR
)と論理積(AND)を用いたが、ほかにNAND、N
OR,EX−OR(排他的論理和)等の論理演算器を組
み合わせて使用することも可能であるということは容易
にわかる。
たとえば、図に示される本実施例のブロック図において
、第1の論理演算器5、第2の論理演算器6をともにN
OR演算器とする方法も容易に考えられる。この場合、
たとえば、第1の条件レジスタ3の内容を「1100」
、第2の条件レジスタ4の内容を「1000」 とした
場合のアドレスレジスタ7の内容を第2表に示す。この
表かられかるように、カウンタ2の内容がrooooJ
から1ずつ増していくのに対し、アドレスレジスタ7の
内容は、「0100」からrolllJ まで巡回する
以下余白 第   2   表 (発明の効果) 以上詳細に説明したとおシ、本発明のアドレス指定回路
は、前述した構成をとることによシ、リングバッファと
しての終端検出処理段数を従来よシも大幅に減らすこと
ができるので、プログラムにおける処理を簡単にし、実
行時間を相当に短縮し、さらにメモリの一部をリングバ
ッファとして使用することによシ、メモリを経済的に使
用できるという効果を有している。
また、マイクロプロセッサのプログラムデバッグを行う
際に用いられるトレーサーにも、本発明のアドレス指定
回路は有効である。トレーサーは、マイクロプロセッサ
の各実行サイクルでの状態を保持し、ブレーク点の前後
の状態を表示する機能であるがトレーサーの持つメモリ
が本発明のアドレス指定回路によシリングバッファとし
て用いられるならば、メモリを経済的に利用することが
できる。
【図面の簡単な説明】
図は本発明の一実施例を示すブロック図である。 図において、 1・・・・・・メモリ、2・・・−・・カウンタ、3,
4・・・・・・条件レジスタ、5・・・・・・論理和演
算器、6・・・・・・論理積演算器、7・・・・・・ア
ドレスレジスタ。

Claims (1)

    【特許請求の範囲】
  1. 記憶番地を指定するアドレスレジスタと、カウンタと、
    第1及び第2の条件レジスタと、前記カウンタの内容と
    前記、第1の条件レジスタの内容とを入力する第1の論
    理演算器と、該第1の論理演算器による出力と前記第2
    の条件レジスタの内容とを入力し前記アドレスレジスタ
    に出力する第2の論理演算器とを備えることを特徴とす
    るアドレス指定回路。
JP57208865A 1982-11-29 1982-11-29 アドレス指定回路 Granted JPS5998366A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP57208865A JPS5998366A (ja) 1982-11-29 1982-11-29 アドレス指定回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57208865A JPS5998366A (ja) 1982-11-29 1982-11-29 アドレス指定回路

Publications (2)

Publication Number Publication Date
JPS5998366A true JPS5998366A (ja) 1984-06-06
JPS6245628B2 JPS6245628B2 (ja) 1987-09-28

Family

ID=16563396

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57208865A Granted JPS5998366A (ja) 1982-11-29 1982-11-29 アドレス指定回路

Country Status (1)

Country Link
JP (1) JPS5998366A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014035694A (ja) * 2012-08-09 2014-02-24 Fujitsu Ltd 演算処理装置及び演算処理装置の制御方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54154230A (en) * 1978-05-26 1979-12-05 Fujitsu Ltd Memory unit

Patent Citations (1)

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JPS54154230A (en) * 1978-05-26 1979-12-05 Fujitsu Ltd Memory unit

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JP2014035694A (ja) * 2012-08-09 2014-02-24 Fujitsu Ltd 演算処理装置及び演算処理装置の制御方法

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Publication number Publication date
JPS6245628B2 (ja) 1987-09-28

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