JPH0353391A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0353391A JPH0353391A JP1189470A JP18947089A JPH0353391A JP H0353391 A JPH0353391 A JP H0353391A JP 1189470 A JP1189470 A JP 1189470A JP 18947089 A JP18947089 A JP 18947089A JP H0353391 A JPH0353391 A JP H0353391A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bus
- decoding
- decoding result
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- GVBNSPFBYXGREE-UHFFFAOYSA-N Visnadine Natural products C1=CC(=O)OC2=C1C=CC1=C2C(OC(C)=O)C(OC(=O)C(C)CC)C(C)(C)O1 GVBNSPFBYXGREE-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ、特に、ユーザシステム
で様々なアドレスデフードが必要となる汎用マイクロコ
ンピュータに関する。
で様々なアドレスデフードが必要となる汎用マイクロコ
ンピュータに関する。
従来、この種のマイクロコンピュータは、第3図に示す
ようにアドレス計算ユニット20の中のアドレス計算器
21によって得られた実効アドレスをアドレスパス22
によってバス制御ユニット23に送り、バス制御ユニッ
ト23がバスサイクルを起動する際にアドレス出力端子
群24によって実効アドレスを出力するようになってい
た。アドレスの他にユーザシステムに合致したデコード
信号を提供するようにはなっていなかった。
ようにアドレス計算ユニット20の中のアドレス計算器
21によって得られた実効アドレスをアドレスパス22
によってバス制御ユニット23に送り、バス制御ユニッ
ト23がバスサイクルを起動する際にアドレス出力端子
群24によって実効アドレスを出力するようになってい
た。アドレスの他にユーザシステムに合致したデコード
信号を提供するようにはなっていなかった。
上述した従来のマイクロコンピュータは、外部に対して
アドレス情報を提供するだけなので、外部に接続するメ
モリやI/Oのデコードのために外部デコーダを用意し
なければならなかった。さラニ、マイクロコンピュータ
のバスサイクルが高速化するにつれ外部デコーダに許さ
れるデコード時間は小さくなり、複雑なデコードが困難
になっているという欠点がある。
アドレス情報を提供するだけなので、外部に接続するメ
モリやI/Oのデコードのために外部デコーダを用意し
なければならなかった。さラニ、マイクロコンピュータ
のバスサイクルが高速化するにつれ外部デコーダに許さ
れるデコード時間は小さくなり、複雑なデコードが困難
になっているという欠点がある。
本発明のマイクロコンピュータは、ユーザプロクラマブ
ル・アドレスデコーダと、デコード結果をマイクロコン
ピュータ外部に出力する出力端子を有している。
ル・アドレスデコーダと、デコード結果をマイクロコン
ピュータ外部に出力する出力端子を有している。
第1図は本発明の第1の実施例のブロック図である。こ
のブロック図では説明に必要なアドレス計算ユニット,
バス制御ユニット,外部端子部分のみを示している。
のブロック図では説明に必要なアドレス計算ユニット,
バス制御ユニット,外部端子部分のみを示している。
マイクロプロセッサのバイブラインステージのlつであ
るアドレス計算ユニツ}1は、内部のアドレス計算器2
で得られた実効アドレスをユーザプログラマブル・アド
レスデコーダ3に渡し、アドレスデコードを行い、実効
アドレスとアドレスデコード結果をそれぞれアドレスパ
ス4,アドレスデコード結果パス6によって次のパイプ
ラインステージであるバス制御ユそット7に送る。
るアドレス計算ユニツ}1は、内部のアドレス計算器2
で得られた実効アドレスをユーザプログラマブル・アド
レスデコーダ3に渡し、アドレスデコードを行い、実効
アドレスとアドレスデコード結果をそれぞれアドレスパ
ス4,アドレスデコード結果パス6によって次のパイプ
ラインステージであるバス制御ユそット7に送る。
ハス制御ユニット7はアドレス計算ユニット1から送ら
れて来た実効アドレスとアドレスデコード結果をそれぞ
れアドレス出力端子群8,アドレスデフード結果出力端
子(群)9に同時に出力しバスサイクルを開始する。
れて来た実効アドレスとアドレスデコード結果をそれぞ
れアドレス出力端子群8,アドレスデフード結果出力端
子(群)9に同時に出力しバスサイクルを開始する。
ユーザプログラマブル・アドレスデコーダ3はユーザに
よってプログラムされるが、プログラムの方法は内部I
/Oとしてダイナミックに書換えられる方法や、PLD
(プログラマブルロジックデバイス)のように使用する
前に書込むスタティックな方法が考えられる。
よってプログラムされるが、プログラムの方法は内部I
/Oとしてダイナミックに書換えられる方法や、PLD
(プログラマブルロジックデバイス)のように使用する
前に書込むスタティックな方法が考えられる。
この実施例は、アドレス計算器2の計算時間とユーザプ
ログラマブル・アドレスデフード3のデコード時間の合
計がパイプラインステージに与えられた時間(通常1マ
シンサイクル)に収る場合に適応できる。
ログラマブル・アドレスデフード3のデコード時間の合
計がパイプラインステージに与えられた時間(通常1マ
シンサイクル)に収る場合に適応できる。
アドレス計算器2の計算時間とユー′ザプログラマブル
・アドレスデフード3のデコード時間の合計がパイプラ
インステージに与えられた時間に収らない場合には第2
の実施例が適応できる。
・アドレスデフード3のデコード時間の合計がパイプラ
インステージに与えられた時間に収らない場合には第2
の実施例が適応できる。
第2図は本発明の第2の実施例のブロック図である。こ
のブロック図では説明に必要なアドレス計算ユニット,
アドレスデコードユニット,バス制御ユニット,外部端
子部分のみを示している。
のブロック図では説明に必要なアドレス計算ユニット,
アドレスデコードユニット,バス制御ユニット,外部端
子部分のみを示している。
マイクロプロセッサのパイプラインステージの1つであ
るアドレス計算ユニット10は内部のアドレス計算器1
1で得られた実効アドレスをアド?スバスal2によっ
て、次のパイプラインステージであるアドレスデコード
ユニヅト13へ送る。
るアドレス計算ユニット10は内部のアドレス計算器1
1で得られた実効アドレスをアド?スバスal2によっ
て、次のパイプラインステージであるアドレスデコード
ユニヅト13へ送る。
アドレスデコードユニット13は内部のユーザプログラ
マブル・アドレスデコード14によってアドレスデコー
ドを行い、実効アドレスとアドレスデフード結果を、そ
れぞれアドレスパスb15,アドレスデコード結果パス
16によって次のパイプラインステージであるバス制御
ユニット17へ送る。
マブル・アドレスデコード14によってアドレスデコー
ドを行い、実効アドレスとアドレスデフード結果を、そ
れぞれアドレスパスb15,アドレスデコード結果パス
16によって次のパイプラインステージであるバス制御
ユニット17へ送る。
バス制御ユニット17は実効アドレスとアドレスデコー
ド結果をそれぞれアドレス出力端子群18,アドレスデ
コード結果出力端子(群)19がら同時に外部へ出力し
、バスサイクルを開始スる。
ド結果をそれぞれアドレス出力端子群18,アドレスデ
コード結果出力端子(群)19がら同時に外部へ出力し
、バスサイクルを開始スる。
ユーザプログラマブル・アドレスデコード13はユーザ
によってプログラムされるが、プログラムの方法は内部
I/Oとしてダイナミックに書換える方法や、PLD(
プログラマブル■ジックデバイス)のように使用する前
に書込むスタティックな方法が考えられる。
によってプログラムされるが、プログラムの方法は内部
I/Oとしてダイナミックに書換える方法や、PLD(
プログラマブル■ジックデバイス)のように使用する前
に書込むスタティックな方法が考えられる。
以上説明したように本発明は、マイクロコンピュータに
ユーザがプログラム可能なアドレスデコードを組込み、
アドレスデコード結果を出力する端子を追加することに
より、アドレスデコードが高速化され、従来困難だった
複雑なアドレスデコードが容易になるという効果がある
。また、外部のアドレスデコーダの数が減るためシステ
ムとしてのコスト,消費電力が低減できるという効果も
ある。
ユーザがプログラム可能なアドレスデコードを組込み、
アドレスデコード結果を出力する端子を追加することに
より、アドレスデコードが高速化され、従来困難だった
複雑なアドレスデコードが容易になるという効果がある
。また、外部のアドレスデコーダの数が減るためシステ
ムとしてのコスト,消費電力が低減できるという効果も
ある。
第1図は本発明の第一の実施例のブロック図、第2図は
本発明の第2の実施例のブロック図、第3図は従来の一
例を示すブロック図である。 1・・・・・・アドレス計算ユニット、2・・・・・・
アドレス計算器、3・・・・・・ユーザプログラマブル
・アドレスデコーダ、4・・・・・・実効アドレスバス
、5・・・・・・アドレスデコード結果パス、6・・・
・・・バス制御ユニット、7・・・・・・アドレス出力
端子群、8・・・・・・アドレスデコード結果出力端子
(群)、10・・・・・・アドレス計算ユニット、11
・・・・・・アドレス計算器、12・・・・・アドレス
パスa,13・・・・・・アドレスデコードユニット、
14・・・・・・ユーザプログラマブル・アドレステコ
ーダ、15・・・・・・アドレスバスb1 16・・・
・・・アドレスデコード結果パス、17・・・・・・バ
ス制御ユニット、l8・・・・・・アドレス出力端子群
、19・・・・・・アドレスデコード結果出力端子(群
)、20・・・・・・アドレス計算ユニット、21・・
・・・・アドレス計算器、22・・・・・・アドレスパ
ス、23・・・・・・バス制御ユ=ット、24・・・・
・・アドレス出力端子群。
本発明の第2の実施例のブロック図、第3図は従来の一
例を示すブロック図である。 1・・・・・・アドレス計算ユニット、2・・・・・・
アドレス計算器、3・・・・・・ユーザプログラマブル
・アドレスデコーダ、4・・・・・・実効アドレスバス
、5・・・・・・アドレスデコード結果パス、6・・・
・・・バス制御ユニット、7・・・・・・アドレス出力
端子群、8・・・・・・アドレスデコード結果出力端子
(群)、10・・・・・・アドレス計算ユニット、11
・・・・・・アドレス計算器、12・・・・・アドレス
パスa,13・・・・・・アドレスデコードユニット、
14・・・・・・ユーザプログラマブル・アドレステコ
ーダ、15・・・・・・アドレスバスb1 16・・・
・・・アドレスデコード結果パス、17・・・・・・バ
ス制御ユニット、l8・・・・・・アドレス出力端子群
、19・・・・・・アドレスデコード結果出力端子(群
)、20・・・・・・アドレス計算ユニット、21・・
・・・・アドレス計算器、22・・・・・・アドレスパ
ス、23・・・・・・バス制御ユ=ット、24・・・・
・・アドレス出力端子群。
Claims (1)
- ユーザプログラマブルなアドレスデコーダと、該アドレ
スデコーダの結果を外部に知らせる出力端子とを有する
ことを特徴とするマイクロコンピュータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1189470A JPH0353391A (ja) | 1989-07-21 | 1989-07-21 | マイクロコンピュータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1189470A JPH0353391A (ja) | 1989-07-21 | 1989-07-21 | マイクロコンピュータ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0353391A true JPH0353391A (ja) | 1991-03-07 |
Family
ID=16241805
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1189470A Pending JPH0353391A (ja) | 1989-07-21 | 1989-07-21 | マイクロコンピュータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0353391A (ja) |
-
1989
- 1989-07-21 JP JP1189470A patent/JPH0353391A/ja active Pending
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR930009754B1 (ko) | 마이크로컴퓨터 | |
JPH0353391A (ja) | マイクロコンピュータ | |
JPH0218729B2 (ja) | ||
KR920005228B1 (ko) | 프로그래머블 콘트롤러의 비트연산 처리회로 | |
JPH045217B2 (ja) | ||
JPH0120779B2 (ja) | ||
JPS63249206A (ja) | プログラマブルコントロ−ラ | |
JPH04280334A (ja) | ワンチップマイクロコンピュータ | |
KR100304607B1 (ko) | 프로그래머블로직콘트롤러용고속명령처리시스템 | |
JPS63165929A (ja) | 情報処理システム | |
JP2532072Y2 (ja) | パターン発生器 | |
JPS6394331A (ja) | マイクロコンピユ−タの分岐先アドレス発生回路 | |
JP2850377B2 (ja) | マイクロコンピュータ | |
JPH1011286A (ja) | マイクロプロセッサ及びプログラマブルコントローラ | |
JPH1173315A (ja) | 可変長命令プロセサ | |
JPS6117474Y2 (ja) | ||
JPS6329295B2 (ja) | ||
JPS61161509A (ja) | 高速シ−ケンス演算方式及びその装置 | |
JPS5998366A (ja) | アドレス指定回路 | |
JPS638937A (ja) | シングルチツプマイクロコンピユ−タ | |
JPH02114373A (ja) | ベクトルデータ処理装置 | |
JPH01161471A (ja) | ワンチツプマイコン | |
JPS59105109A (ja) | プログラマブルコントロ−ラの入出力ユニツト | |
JPH1011117A (ja) | プログラマブルコントローラ | |
JPS62143142A (ja) | マイクロプロセツサテスト回路 |