JPS5931098B2 - グラフィック発生装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はデータ処理装置に関し、詳細にはプログラム可
能グラフイツク・ジエネレータを有するマイクロプロセ
サを基本にしたデータ・プロセサに関する。

〔発明の背景〕

近年マイクロエレクトロニクスの分野の電子工業の発展
はめざましく、今日の市場において多く出回つている卓
上コンピユータは種々の計算能力を有している。

この発展は一般消費者用マイクロプロセサすなわち本来
非常に小型のコンピユータについても言え、さらに電子
レンジ制御から電子ゲームのような種々の消費製品でも
そうである。現在、この新しい業は確立されつつある。
商業的に使用できるマイクロプロセサ、たとえばＭＯＳ
ＴｅｃｈｎＯｌＯｇｙＩｎｃ．、製の部品番号ＭＣＳ６
５ＯＯのマイクロ・コンピユータを基にした家庭用又は
（小規模の）ビジネス用の能率的な小型データ処理装置
が一般に行き渡つている。これらマイクロプロセサデー
タ処理装置はユニツトに伴うソフトウエア（プログラミ
ング）、つまりプログラムされたインストラクシヨン、
チエックリストの貸借表、通信リストの分類や書き換え
からゲームに至るまでのソフトウエアに基づき、用いる
人の様々な使い方に適用できるようになつている。デー
タ・プロセサ・システムにより出力される情報は、ある
種のプリンタすなわちビデオデイスプレイ装置を介して
見る人に提供される。

プリンタは半永久的な形態の情報を与えるという利点を
有する。デイスプレイ装置は、この装置がオンの間のみ
情報をデイスプレイするが、ビデオ・デイスプレイ装置
の重要な利点は、世間のほとんどがテレビ受信機の形態
の装置を有していることである。このようにすでにテレ
ビ受信機が保有されているので、マイクロプロセサをベ
ースにしたデータ処理装置には多くの潜在的買手があり
、よつて装置と人とのコミニケーシヨンは簡単に行なえ
る。従つて、すべてとは言わないがほとんどのマイクロ
・コンピユータ・データ処理装置は、ラスター走査型ビ
デオ装置（すなわちテレビ受信機）と結合するように構
成される。昨今のマイクロ・コンピユータ装置は、細部
においては非常に簡単になつているが、全体のオペレー
シヨンとしてみるときわめて複雑になつている。

これらマイクロ・コンピユータは、多くの簡単なオペレ
ーシヨンを行なうことにより、比較的複雑な仕事ができ
る。このように、ゲームや数の計算のようなデータを処
理する時、マイクロ・コンピユータは実際かなりの数の
これら簡単なオペレーシヨンを行う。このデータ処理機
能に加えて、マイクロ・コンピユータはビデオ・デイス
プレイ装置への情報伝送を有効に制御しなければならず
、これには、どんな情報をデイスプレイするか、及び、
情報をどのようにデイスプレイするかも含まれる。それ
故、マイクロ・コンピユータはこれら２つの機能、すな
わち、データ処理及び情報デイスプレイ制御の間で、そ
のオペレーシヨン時間を共有しなければならない。一方
の機能がマイクロ・コンビユータ装置に時間のかかる要
求をすると、他方の機能がこれの犠牲となる。その結果
、多くのマイクロプロセサをベースにしたデータ処理装
置は、複雑な仕事の結果をユーザに与えるのに、いく分
速度が落ちる。

この問題を軽減するためいくつかの試みが行なわれてき
た。しかしながらその結果は十分満足のいくものではな
かつた。たとえば１つの解決法に、比較的複雑でないマ
イクロ・コンピユータにより実行されるタスクを保持す
るものがある。より簡単なタスクを行なうのに必要とさ
れるオペレーシヨンの数はより少く、従つて短時間にな
る。しかし、あいにくこの解決法はマイクロプロセサ及
び装置の処理能力をかなり制限してしまう。時間問題に
対する他の解決法は、マイクロプロセサの規模を増加す
ることである。これは、マイクロプロセサが動作できる
データ・ワードの大きさ（たとえば、ビット数）を増加
することである。たとえば、マイクロプロセサが８−ビ
ット・データ・ワードを処理するように構成されている
場合（大抵の現在使用できるマイクロプロセサがそうで
あるように）、マイクロプロセサは１２又は１６−ビツ
ト・ワードを処理できるように作られる。しかしながら
、マイクロプロセサにより処理されるワードの大きさが
増加すると、マイクロプロセサは、通常これに比例して
複雑で高価となりかつ大きくなつてしまう。現在用いら
れている大規模、シングルチップのプログラム可能なマ
イクロプロセサの現在の利点、すなわちパワフルで安価
で使用しやすいという利点は失われてしまう。〔発明の
概要〕 本発明は、インストラクシヨン・リストの実行が可能で
プログラム可能なオブジエクト・グラフイツク・ジエネ
レータを有する、マイクロプロセサを基本にしたデータ
処理装置から成り、ここで上記インストラクシヨンは、
どのグラフイツク情報がいかにしてビデオ・デイスプレ
イ装置にデイスプレイされるかを指示するものである。

本発明のデータ処理装置は、マイクロプロセサ、メモリ
装置、オブジエクト・グラフイどク・ジエネレータ、及
び、装置の各構成要素を相互結合するデータバス及びア
ドレスバスを備えたシステムバスとから成る。

オブジエクト・グラJャCツク・ジエネレータは、どのグ
ラフイツクが発生されるか及びグラフイツクがどのよう
にデイスプレイされるかを指示するデイスプレイ・イン
ストラクシヨンのために、メモリ装置を順次アクセスす
るのに適している。このデイスプレイ・インストラクシ
ヨンの指示のもとで、オブジエクト・グラフイツク・ジ
エネレータは、付加メモリ装置アクセスを実行して記憶
されたグラフイツク情報を得る。このグラフイツク情報
は予定特性のビデオ情報に変換される。ビデオ情報は、
好ましくはテレビ受信機のような情報をデイスプレイす
る、デイスプレイ装置に送られる。オブジエクト・グラ
フイツク・ジエネレータは、アドレシング信号を発生す
るメモリ・アドレシング装置、インストラクシヨン・レ
ジスタ、制御装置、一時グラフイツク記憶装置、及び、
可動オブジエクト・ジエネレータ装置とを含む。

アドレシング装置は、各々アドレス信号を発生できる４
つのカウンタ回路を含む。デイスプレイ・リスト・カウ
ンタは、メモリ装置からのデイスプレイ・リスト・イン
ストラクシヨンを連続してアクセスするのに用いられる
アドレス信号を発生する。メモリ走査カウンタは、オブ
ジエクト・グラフイツク・ジエネレータ制御装置の管理
と制御の下で、デイスプレイ装置へ送られるグラフイツ
ク情報を含むメモリ場所の連続的に配列されたストリン
グをアクセスするためのアドレス信号を発生する。キヤ
ラクタ・アドレシング回路は、メモリ場所の選択された
プロツクに含まれているグラフイツク情報をメモリ装置
からデイスプレイ装置へ送るため、アドレシング信号を
出力する。メモリ場所の各プロツクは、アルフアニユメ
リツク・キヤラクタ又は同様のオブジエクト用のグラフ
イツク情報を含んでいる。最後に、可動オブジエクト・
カウンタは、可動オブジエクト・グラフイツク・ジエネ
レータへ送られかつ一時的に記憶される可動オブジエク
ト・グラフイツクをアクセスするため、アドレス信号を
出力する。可動オブジエクト・ジエネレータ装置は、可
動ォブジエクトがデイスプレイ装置にデイスプレイされ
るべき水平位置を決定するため及びグラフイツク情報を
デイスプレイ装置に送るための水平位置回路及びグラフ
イツク伝送回路とを含んでいる。

グラフイツク情報は、オブジエクト・ビデオを含む垂直
列としてグラフイツク情報が示されるように、可動オブ
ジエクト・ジエネレータを介してデイスプレイ装置へ送
られる。列のデイスプレイの水平位置は、マイクロプロ
セサから可動オプジエクト・ジエネレータに送られる位
置情報により決定される。列すなわちオブジエクトの水
平移動は、マイクロプロセサからの新しい位置情報を受
取ることにより行なわれる。デイスプレイされる可動オ
ブジエクトの垂直移動は、メモリ装置に記憶された列グ
ラフイツク情報で新しい場所にオブジエクト・グラフイ
ツク情報を消去しかつ書き直すことによりマイクロプロ
セサにより行なわれる。本発明の他の実施例は、複数の
オーデイオ・サウンドを発生できるオーデイオ・ジエネ
レータを含む。オーデイオ・ジエネレータは、多項式カ
ウンタ、Ｎ分割（Ｄｉｖｉｄｓ−？−Ｎ）カウンタ、及
び、４つのオーデイオ制御装置とを含む。多項カウンタ
は、広帯域周波数を有する信号を出力する。Ｎ分割カウ
ンタは、周期パルス列を発生し、その周波数はマイクロ
プロセサにより選択される。オーデイオ制御装置は、オ
ーデイオ・トランスデユーサ（スピーカ）装置にどの信
号すなわち周波数の内容及び大きさが送られるかを選択
する。本発明は多くの利点を有する。先づ、プログラム
可能なグラフイツク・ジエネレータにより、マイクロプ
ロセサは、グラフイツク発生責任からのがれる。グラフ
イツク・ジエネレータが、今グラフイツク情報を求めて
メモリ装置をアクセスし、デイスプレイ用グラフイツク
をフオーマットしかつアクセスされたグラフイツク情報
をデイスプレイ装置へ送るタスクを引受けるから、マイ
クロプロセサにはデータ処理機能を行なうためより長い
時間が与えられる。本発明による利点は、さらに可動オ
ブジエクト発生にも見られる。

可動オブジエクト・ジエネレータは、グラフイツク情報
の水平場所を決定することのみを必要とするので、水平
位置回路のみが必要とされる。すなわち垂直位置回路を
省略できる。従つて可動オブジエクトの垂直ディメンシ
ョンは用いられる回路により制限されない。オブジエク
ト・グラフイツク情報が垂直列を発生するためのグラフ
イツク情報中に配置されるので、オブジエクトの垂直寸
法はデイスプレイの垂直高さによりのみ制限される。実
施例 以下図面に基づいて本発明を説明する。

Ａ．一般的説明 （１）システム・コンポーネント 第１図は、本発明のデータ処理システムの構成装置を示
す。

システム１０は、コンソール１２、プリンタ１４、小型
フロツピーデイスク１５、力セツト周辺装置１６、ゲー
ム制御装置（ジヨイステイツク）１８、デイスプレイ装
置（好ましくは通常のテレビ受信機）２２を含む。

コンソール１２は、デイスプレイ装置２２のテレビ・ア
ンテナ端子（図示せず）に、ライン２０でテレビ・チヤ
ンネルの１つに相当する適当なラジオ周波数信号を接続
する。システム１０は、オペレーシヨンの２つの基本モ
ードを有する。

第１モードではシステム１０はプログラム可能なほん用
コンピユータとして働き、第２モードではシステム１０
はビデオゲーム装置として働くものである。第１モード
において、パーソナル・ホーム・データ処理システムは
、多くの情報管理タスクのために用いられるようになつ
ている。たとえば、適当なプログラミングを用いてシス
テムは、チエツクブツクをバランスすること、食事のプ
ラン、資産や在庫有価証券の管理、家族や友人の郵便リ
ストを保持する等のタスクを行なう。これらタスクは、
システムの情報管理能力のほんのいくつかにすぎない。
その上、音響とともにデイスプレイ装置にテキスト及び
図表をデイスプレイすることにより、種々の相互教育材
料を提供できる。キーボード２４とデイスプレイ装置２
２を用いて、ユーザとシステム間の対話が行なえる。こ
のモードでシステム１０を動作する一方、ユーザは１つ
又はそれ以上の周辺装置１４〜１６を用いて情報を記憶
又は探すことができる。デイスプレイ装置２２は、ユー
ザに、系統だてて表わされたグラフイツク情報（代表的
にはアルフアニユメリック・デイスブレイ）を与える。
この情報は、伝達ライン２０を経てコンソール１２に含
まれる電子装置によつて、デイスプレイ装置２２に伝送
される。第２基本モードにおいて、システム１０はビデ
オゲーム装置として動作され、１人又はそれ以上のプレ
ーヤーによつてプレイされるゲームを提供する。

コンソール１２は、ユーザがデイスプレイ装置２２上に
見ることのできるデイスプレイ・オブジエクトを発生す
るに必要な回路を有している。デイスプレイ・オブジエ
クトのいくつかは、ユーザによるプレーヤー・コンソー
ル１８の操作に応じて、動かしたり加減できるものであ
り、これらを以後“可動オブジェクトと呼ぶ。他のオブ
２ジエクトは、たとえば、アルフアユユメリツク（ア
ルフアベツトと数字）グラフイツク、境界線等の比較的
固定したものである。これら後述のオブジエクトを以後
“プレイフイールド・オブジェクトと呼ぶ。
２デイスプレイ装置２２は、複数の連続的に走査さ
れる水平ラインに沿つてスクリーンを横切る映像形成ビ
ームを用いているタイプのラスタ走査デイスプレイであ
る。

ビームの動きは、水平及び垂直帰線区間を形成する信号
３を含む通常の水平及び垂直同期信号によつて、コン
ソール１２が供給するビデオ・データに同期される。上
述のオペレーシヨンの２つの基本モード間の選択は、シ
ステム１０に適当なプログラ ３．ムを与えることによ
り行なわれる。

これは２つの方法で行なわれる。最初に、あるプログラ
ムがあらかじめ作られて、たとえばデイスク装置１５又
は力セツト装置１６に記憶される。コンソール１２の電
子回路は、ユーザが ４（記憶された情報を呼び出せる
のに十分なレジデント・インストラクシヨンを含むメモ
リを有しており、それによつてコンソール１２に位置す
るランダム・アクセス・メモリ（ＲＡＭ）・セクシヨン
に、要求されたオベレーテイング・プログラムをロード
する。一方、オペレーテイング・モードの選択は、要求
されたオペレーテイング・プログラムを含むリード・オ
ンリー・メモリ（ＲＯＭ）・カートリツジをシステム１
０１ｆＣ与えることにより行なわれる。

第２図にはコンソール１２の取りはずし可能な上部分３
０を取りはずしてＲＯＭカートリツジ３３を収容するた
めの収容部分３２が示されている。さらに、コンソール
１２には、システム１０のメモリを拡大するための付加
メモリ・パッケージ３６を収容するメモリ収容部分３４
が設けられている。コンソール１２の１つ又は両収容部
分３２に挿入されたＲＯＭカートリツジ３３に含まれて
いるプログラムに従つて、システム１０はプログラム可
能なはん用コンピユータ・システム又はビデオ・ゲーム
装置として用いられる。

システム１０のプロツク図が第３図に示されている。

システムのコンソール１２に含まれている部分（第３図
の点線部分）は、マイクロプロセサ装置（ＭＰＵ）４０
、メモリ装置４２、オブジエクト・グラフイツク４４、
オーデイオ・ジエネレータ４６、周辺インターフエース
装置５０を含んでいる。さらに、コンソール１２は、オ
ブジエクト・グラフイツク・ジエネレータからの色、輝
度及び合成同期情報を受信しかつ組合わすビデオ合計装
置（Ｓｕｍｍｅｒ）５２を含み、Ｒ．Ｆ．モジユレータ
５４に送られる合成信号を生ずる。Ｒ．Ｆ．モジユレー
タは、又オーデイオ・ジエネレータ４６によつて発生さ
れたオーデイオ信号を受信し、かつ、グラフイツク及び
オーデイオ情報を含む適当な無線周波信号を作り、この
信号を信号ライン２０を経てデイスプレイ装置２２に送
る。ＭＰＵ４Ｏ、メモリ装置４２、ジエネレータ４４，
４６及び周辺インターフエース装置５０は、双方向に伝
達するデータバス６０及びアドレスバス６２によつて相
互接続されており、それら間で直接データやインストラ
クシヨンを伝送できるようになつている。

バス６０，６２に結合された各装置は、制御セクシヨン
を含み、この制御セクシヨンは、データ・バツフア・レ
ジスタ、選択用アドレス・デコーデイング回路、及び、
装置の制御・情報利用などに必要な他の回路素子を含む
。これら制御セクシヨンの詳細については後述す ５る
。後述されている種々のクロック信号を含むタイミング
信号は、タイミング装置５８により発生されて必要に応
じて用いるためコンソール１２内の種々の装置に送られ
る。メモリ装置４２は、ＲＯＭカートリツジ ３３と付加メモリパツケージ３６とを含むＲＯＭ型及び
ＲＡＭ型の両メモリを含む。

メモリ装置は、最大６４Ｋキヤラクタをメモリできる。
各キヤラクタは、１バイト（８ビツト）である。それ故
、最大メモリ能力に対し ｌて十分なアドレシング能力
を与えるため、アドレスバス６２は１６ビツト幅を有す
る。むろんデータバス６０は、８ビット幅である。ＭＰ
Ｕ４Ｏとオブジエクト・グラフイツク・ジエネレータ４
４は双方とも、メモリ装置４２をアクセスすることがで
きる。

しかしながら、これらの装置によつて同時にメモリをア
クセスするのを避けるため、メモリ・アクセス・プライ
オリテイ（優先順位）は、オブジエクト・グラフイツク
・ジエネレータに与 ２えられる。これは次のように行
なわれる。ジエネレータ４４によるメモリ読出しサイク
ルに先だつて、ＨＡＬＴコマンドがライン６４でＭＰＵ
４Ｏに伝達される。このラインに現われる信号は、すぐ
後に続くメモリ・サイク ごル・タイム中、ＭＰＵ４Ｏ
がメモリ装置４２をアクセスするのを妨げるものである
。データ及びアドレスバス６０，６２又 ＨＡＬＴライン６４に加えて、インタラプト（割込み）
・バス６６により、オブジエクトＪグラフイツク・ジエ
ネレータ４４と周辺インターフエース装置５０とをＭＰ
Ｕ４Ｏに接続する。

インタラプト・バス６６は、インタラプト要求をＭＰＵ
４Ｏに伝達し、割込みの発生を示すか又はＭＰＵ４Ｏが
ある動作を行なうことを要求する。たとえば、インタラ
プト信号は、周辺インターフエース装置５０によつてイ
ンタラプト・バス６６を経てＭＰＵ４Ｏへ伝達され、周
辺装置１４〜１６の１つからの情報が受信されたことを
示す。

このインタラプト信号は、適当なバツフア・レジスタで
使用され得る。一方、周辺装置５０によつて発生された
信号は、ＭＰＵ４Ｏへ伝達され、周辺インターフエース
装置５０から周辺装置１４〜１６の１つへのデータ伝送
が終つたことを示す。その上、周辺インターフエース装
置５０は、ＭＰＵ４Ｏヘインタラプト信号を伝達して、
キーボード・スイツチ２４の１つが押されたことを示し
、かつ押されたスイツチの情報はＭＰＵ４Ｏによつてサ
ンプリングするのに使用できることを示す。オブジエク
ト・グラフイツク・ジエネレータ４４からインタラプト
・バス６６によつて伝達されたインタラプト信号は、ビ
デオ・ブランク・タイムの状態に関する情報又は他のデ
イスプレイ・タイミング情報をＭＰＵ４Ｏに与える。

コンソール１２と周辺装置１４〜１６間での情報転送は
、周辺インターフエース装置５０の通常の管理のもとで
、シリアルＩ／０バス７０により、行なわれる。

以下の説明で明らかなように、情報はバス７０によつて
、多くの選択モード、データ・レートで伝達される。２
）オプジエクト・グラフイツク・ジエネレータ第４Ａ及
び４Ｂ図にはオブジエクト・グラフイツク・ジエネレー
タ４４が示されており、これにはプレイフイールド・オ
ブジエクト・ジエネレータ４４Ａ（第４Ａ図示）と可動
オブジエクト・ジエネレータ４４Ｂ（第４Ｂ図示）とが
含まれる。

プレイフイールド・オブジエクト・ジエネレータ４４Ａ
は、アドレス・デコード装置８０を経てアドレスバス６
２に接続されている。アドレス・デコード装置８０は、
あるカウンタとデータ・レジスタとが、データバス６０
若しくはアドレスバス６２から情報を受け取ること又は
バス６０若しくは６２へ情報を出すことを選択的に可能
とするに適当な信号を、認識し、デコードし、かつ発生
するのに必要な論理回路を含んでいる。

第４Ａ図のプレイフイールド・オブジエクト・ジエネレ
ータ４４Ａの１つの機能は、メモリ装置４２からオブジ
エクト・グラフイツク・ジエネレータ４４へのビデオ・
グラフイツク情報の転送を含む多くのキャラクタ発生負
担をＭＰＵ４Ｏから軽減することである。

従つて、プレイフイールド・オブジエクト・ジエネレー
タ４４Ａは、プログラム可能で、ダイレクト・メモリ・
アクセス（ＤＭＡ）・オペレーシヨンを行なう、すなわ
ち、ＭＰＵ４Ｏによる介入なしでメモリ装置４２からオ
ブジエクト・グラフイツク・ジエネレータ４４へグラフ
イツク情報を転送する能力を含んでいる。

このようなりＭＡオペレーシヨンは、メモリ装置４２に
記憶されていてグラフイツク発生中プレイフイールド・
オブジエクト・ジエネレータ４４Ａにより連続的にアク
セスされる１セツトのインストラクシヨンにより指示さ
れる。これらＤＭＡオペレーシヨンに必要なアドレスは
、３つの相互排他源の１つ、すなわちデイスプレイ・リ
スト・カウ ジッタ８２、メモリ・スキヤン・カウンタ
８４、又は、可動オブジエクトＤＭＡカウンタ８６から
得られる。実施例では、各カウンタ８２，８４，８６は
マルチビット・バツフア・ラツチを含み、これはアドレ
スの最上位ビツト（ＭＳＢｓ）とともに、アドレスの残
部（これはプリセツト可能なデイジタル・カウンタ・セ
クシヨンに含まれる）を保持する。

各カウンタ・セクシヨンは、順次アドレス能力を備えて
いる。デイスプレイ・リスト・カウンタ８２は、メテリ
装置４２の記憶場所をアクセスするアドレス信号を供給
し、メモリ装置４２は、インストラクシヨンの一連のリ
ストを含んでいる。

このインストラクシヨンは、グラフイツ Ｊク情報が、
（メモリ装置４２の）どこに記憶されているか、及び、
それがどのように且つ何時デイスプレイされるかを表わ
す情報を、プレイフイールド・オブジエクト・ジエネレ
ータ４４Ａに与える。各インストラクシヨン クは、そ
れがデコードされる間、一時的に保持される８ビット・
インストラクシヨン・（バツフア）レジスタ８８に、デ
ータバス６０を経て転送される。インストラクシヨン・
レジスタ８８の内容は、レジスタ出力ライン９２により
ＤＭＡ制御装置９０に供給される。ＤＭＡ制御装置９０
は、インストラクシヨンをデコードし、かつ、種々のプ
レイフイールド・ジエネレータ機能を開始し制御するの
に必要なタイミング及び制御信号を発生する。

以下に述べるように、各インストラクシヨンは、デイス
プレイ装置２２上に見えるように、グラフイツク情報の
１つ又はそれ以上の水平ラインを発生させる。

新しいインストラクシヨンは、インストラクシヨン・レ
ジスタ８８に現在保持されているインストラクシヨンに
よつてその発生がコマンドされているグラフイツク情報
の水平ラインが終了するまで、メモリ装置４２からフエ
ツチされることはない。従つて、各インストラクシヨン
によつて、すなわちこれに応じて、発生される水平ライ
ンの数は計数されなければならない。これはラインカウ
ンタ９６によつて行なわれる。発生されるべきプレイフ
イールド・デイスプレイの水平ラインの正確な数を表わ
す情報は、インストラクシヨンの４ビツト部分に含まれ
ている。この情報はＲＯＭ９４に送られ、ＲＯＭ９４は
、この４ビット部分を、発生されるべきラインの実際の
数に変換する。

ライン・カウンタ９６によつて生じたライン・カウント
は、ライン・カウンタの内容をＲＯＭ９４によつて供給
される総数（発生されるべきライン数）と比較するデイ
ジタル比較回路９８に供給される。ライン９６のカウン
トが、発生されるべきライン数と等しい場合、最終（ラ
スト）ライン信号が、比較回路９８によつて作られて信
号ライン１００によりＤＭＡ制御装置９０に送られる。
それによつて、ＤＭＡ制御装置９０は、インストラクシ
ヨン・レジスタ８８に現在保持されているインストラク
シヨンがその目的にかなつたことを、また新しいインス
トラクシヨンがメモリ装置４２からフエツチされ、イン
ストラクシヨン・レジスタ８８に転送されるべきことを
知らされる。

第４Ａ図において、一対のバツフア・レジスタ１０２，
１０４は、データバス６０に接続されている。

Ｈ−スクロール・レジスタ１０２とＶ−スクロール・レ
ジスタ１０４は、水平、垂直スクローリング中用いられ
る情報を保持する。

レジスタ１０２に含まれる水平スクロール情報は、信号
ライン１０５によりＤＭＡ制御装置９０に伝達される。
Ｖ−スク ！ロール・レジスタ１０４に含まれる情報は
、マルチプレクサ回路１０８に送られ、マルチプレクサ
回路はラインカウンタ９６をプリセットするためこのカ
ウンタ９６にＶ−スクロール情報を送る。プレイフイー
ルド・オブジエクトを発生するのに用いられるグラフイ
ツク情報は、２種の構成の一方の構成でメモリ装置４２
に記憶される。

第１の構成では、グラフイツク情報は、多くの順次配置
された８ビット・バイトに含まれている。これらの８ビ
ット・バイトは、各水平ラインのアクテイブ走査中、プ
レイフイールド・オブジエクト・ジエネレータ４４Ａに
よつて、一度に１バイト直接的にアクセスされる。第２
の構成では、グラフイッ ２ク情報は、順次配置された
８ビツト・バイトのキヤラクタ・プロツクに含まれてい
る。この各プロツクは、代表的にはアルフアニユメリツ
ク・キヤラクタ又は同様のデイスプレイ・オブジエクト
用のグラフイツク情報を含んで 乏いる。各プロツクの
１バイトは、連続水平走査中、プレイフイールド・オブ
ジエクト・ジエネレータ４４Ａに転送される。この後者
の構成は、必要な時キヤラクタ用グラフイツク情報を呼
出すと、同じキヤラクタをどのデイ ３スプレイ・フイ
ールド中でも何度も発生できるのでより融通性がある。
この後者の特徴をフルに生かすため、キヤラクタ・グラ
フイツク情報のプロックは、メモリ装置４２のキヤラク
タ・プロツクを含む部分を示すギアラグ ５夕・ベース
部分と、メモリの部分において特定のキャラクタ・プロ
ックを示すキヤラクタ・ネーム部分と、キヤラクタ・プ
ロツクの特定バイトを選択するラインカムンタ９６とか
ら形成されるアドレスを用いて、メモリ装置４２からア
クセスされる。

このようにプレイフイールド・オブジエクト・ジエネレ
ータは、キャラクタ・プロツク・アドレスのネーム部分
及びベース部分を保持するためのキヤラクタ・ネーム・
レジスタ１１０とキヤラクタ・ベース・レジスタ １１２とを有する。

後述するように、アクテイブ走査中メモリ走査カウンタ
８４は、メモリ装置４２をアクセスするために、キヤラ
クタ・アドレスのキヤラクタ・ネーム部分を得べく順次
アドレス信号を供給する。キャラクタ・ネーム部分は、
キヤラクタ・ネーム・レジスタ１１０に転送される。キ
ャラクタ・ネーム・レジスタの内容は、キャラクタ・ベ
ース・レジスタ１１２およびラインカウンタ９６の内容
と結合されてメモリ装置４２をアクセスしてグラフイツ
ク情報を求める。

第１水平ラインのアクテイブ走査中キャラクタ・ネーム
・レジスタ１１０に連続的に転送される（上述のように
グラフイツク情報を得るために用いられる）情報は、予
定数の連続するラインで用いられる。

このようにメモリがラインごとにアクセスされるのでな
く、第１ライン中に得られる情報は、デイスプレイＲＡ
Ｍｌｌ４に記憶され、かつ、そこから連続的にアクセス
され、さらに、キヤラクタやオブジエクトの水平プロッ
クの連続する水平ラインを発生するためキャラクタ・ネ
ーム・レジスタ１１０に転送される。グラフイツク情報
は、２つの信号源の１つから出力されたアドレス信号を
用いて、メモリ装置４２から得られてプレイフイールド
・オブジエクト・ジエネレータ４４Ａに送られる。

アドレス信号は、メモリ走査カウンタ８４から発生され
、又は、キヤラクタ・ベース・レジスタ１１２、キヤラ
クタ・ネーム・レジスタ１１０及びラインカウンタ９６
から発生される。

どちらの場合も、グラフイツク情報は、アクテイブ水平
ライン走査中１度に１バイトだけ転送される。以下に詳
細に述べるように、１つの水平ラインにデイスプレイさ
れるグラフイツク情報が、１つ又はそれ以上のすぐ次の
ラインにデイスプレイされるべき時がある。

そのような場合、第１水平ライン用のグラフイツク情報
は、ＲＡＭアドレスカウンタ１１６により指定された連
続した場所でアクセスできるように、デイスプレイＲＡ
Ｍｌｌ４に一時記憶される。すぐ次のライン用のグラフ
イツク情報がデイスプレイＲＡＭｌｌ４から得られ、そ
れによつてＭＰＵ４Ｏが利用できるようにメモリ装置４
２をフリーにしておく。メモリ装置４２の種々のメモリ
場所に置かれたプロツクからのグラフイツク情報が、ア
クセスされる場合、それは、キヤラクタ・ネーム・レジ
スタ１１０に引き続いて転送される情報で、かつ、多く
の引き続くライン用に用いられる記憶されたグラフイツ
ク情報のア ｌドレスの一部として用いられる情報であ
る。

この場合、アドレス情報の各バイトがキヤラクタ・ネー
ム・レジスタ１１０に転送されると、このバイトはデイ
スプレイＲＡＭｌｌ４に送られて一時記憶される。第１
水平ライン ｌにすぐ続く水平ライン中、アドレス情報
はデイスプレイＲＡＭｌｌ４からキヤラクタ・レジスタ
１１０に転送される。グラフイツク情報をアクセスする
ためのアドレス信号を送る前記方法のどちらかを用い
２て、グラフイツク情報は、マルチフレックス１２０に
送られ、かつ、そこを経てプレイフイールド・グラフイ
ツク・シフトレジスタ１２２に送られる。

グラフイツク情報が、メモリ走査カウンタ８４により出
力されたアト ２レス信号に応じてメモリ装置４２から
得られる場合、グラフイツク情報は、下記のようにＤＭ
Ａ制御装置９０の管理と制御の下で、プレイフイールド
・グラフイツク・シフトレジスタ１２２に転送される。
グラフイツク情報 ５の各バイトは，データバス６０を
経てそれが一時的に記憶されるデイスプレイＲＡＭｌｌ
４に最初送られる。

グラJャCツク情報は、直ちにデイスプレイＲＡＭｌｌ４
から、マルチプレクサ１２０を経てプレイフイールド・
グラフイツク・シフトレジスタ１２２に伝達される。ア
ドレス情報がデイスプレイＲＡＭｌｌ４に一時的に記憶
される場合、メモリ装置４２からのグラフイツク情報の
転送は、次の通りである。

デイスプレイされるべきグラフイツクの列の第１水平ラ
イン中、メモリ走査カウンタ８４は、キヤラクタ・ネー
ム・レジスタ１１０に転送されるべきアドレス情報のメ
モリ場所の順次アドレス信号を供給する。このようなア
ドレス情報の各バイトは、データバス６０を経て、この
情報が一時的に記憶されるデイスプレイＲＡＭｌｌ４に
伝達される。たつた今記憶されたバイトは、デイスプレ
イＲＡＭｌｌ４から読み出されてキヤラクタ・ネーム・
レジスタ１１０に転送される。キヤラクタ・ベース・レ
ジスタ１１２とキヤラクタ・ネーム・レジスタ１１０と
ラインカウンタ９６の内容により形成されたアドレス信
号は、アドレスバス６２に供給されてメモリ装置４２か
らグラフイツク情報をアクセスするのに用いられる。こ
のようにアクセスされたグラフイツク情報は、データバ
ス６０を経てマルチプレクサ１２０に伝達され、そこを
経てさらにプレイフイールド・グラフイツク・シフトレ
ジスタ１２２に伝達される。グラフイツク情報はこの第
１ラインにすぐ続く水平ライン中同様にして転送される
が、キャラクタ・ネーム・レジスタ１１０に伝達される
アドレス情報はデイスプレイＲＡＭｌｌ４から得られる
。このようにプレイフイールド・グラフイツク・シフト
レジスタ１２２に転送されたグラフイツク情報は、レジ
スタ制御装置１２１により供給されるクロツク信号に応
じて、プレイフイールド・エンコード論理装置１２４に
伝達される。

タイミング装置５８から２ＣＬＫ信号（約７．２ＭＨｚ
）を受信したレジスタ制御装置１２１は、ＤＭＡ制御装
置９０の管理のもとで、この２ＣＬＫ信号又はこの２Ｃ
ＬＫ信号の３つの２分割の１つ（すなわち、ほぼ３．６
ＭＨｚの２ＣＬＫ／２すなわちＣＬＫ信号、又はほぼ１
．８ＭＨｚ（７）ＣＬＫ／２信号、又はほぼ０．９ＭＨ
ｚのＣＬＫ／４信号）をプレイフイールド・グラフイツ
ク・シフトレジスタ１２２に伝達する。４つの信号２Ｃ
ＬＫ，ＣＬＫ，ＣＬＫ／２，ＣＬＫ／４の１つがプレイ
フイールド・グラフイツク・シフトレジスタ１２２に伝
達される場合、含まれているグラフイツク情報は、そこ
からプレイフイールド・エンコード論理装置１２４に、
レジスタ制御装置１２１によりプレイフイールド・グラ
フイツク・シフトレジスタ１２２に供給される各クロツ
ク・パルスごとに１ビット又は２ビツトずつシフトされ
る。

これを以下に詳しく説明する。プレイフイールド・グラ
フイツク・シフトレジスタから、その内容が、一度に２
ビット送られる場合、その情報は信 ｂ号ライン１２３
ａを経てプレイフイールド・エンコード論理装置１２４
に送られる。この時、信号ライン１２３ｂは論理ゼロに
保持されている。プレイフイールド・グラフイツク・シ
フトレジスタから、その内容が、一度に２１ビツト送ら
れる場合には、信号ライン１２３ａと１２３ｂの両方が
用いられる。以下に述べるように、これらシフトオペレ
ーシヨンの一方か他方かの選択は、インストラクシヨン
・レジスタ８８が受信するインス １トラクシヨンに応
じてＤＭＡ制御装置９０により発生される管理信号によ
り行なわれる。

信号ライン１２３ａと１２３ｂの情報信号に応じて、プ
レイフイールド・エンコード論理装置は、４つの信号ラ
インＰＦＯ，ＰＦｌ，ＰＦ２，ＰＦ３の１つを選択し、
ビデオ情報をオブジエクト・グラフイツク・ジエネレー
タ４４の可動オブジエクト・ジエネレータ４４Ｂ（第４
Ｂ図）に伝達する。

以下に述べるように選択された信号ラインＰＦＯ〜ＰＦ
３２とそこに現われる情報は、デイスプレイ装置２２（
第３図）にデイスプレイされるプレイフイールド・オブ
ジエクトに対応する８つの輝度値の１つと１６のカラー
値の１つとを選択するのに用いられる。第４Ｂ図は、プ
レイフイールド・オブジエクト・ジエネレータ４４Ａと
ともに第３図示のオブジエクト・グラフイツク・ジエネ
レータ４４を構成する可動オブジエクト・ジエネレータ
４４Ｂを示している。

本実施例では、 こ８つの可動オブジエクトを発生する
ことができる。デイスプレイ装置２２にデイスプレイさ
れる時これら可動オブジエクトの相対水平位置及び水平
位置は、プレーヤ・コンソール１８又はキーボード及び
コンソール・スイツチ２４からのユーザにより発生され
る入力信号に応じて変えることができる。８つの可動オ
ブジエクトの４つは、システム１０がゲーム・モードに
ある場合、プレーヤ・オブシェクトであり、残りの４つ
の可動オブジエクトはミサイル・オブジエクトで、プレ
ーヤ・オブジエクトの各々に１つのミサイル・オブジエ
クトが対応する。

各プレーヤ・オブジエクト用のグラフイツク情報は、メ
モリ装置４２（第３図）に記憶されかつ多くの順次オー
ダーされるバイトに含まれる。

ここで、各バイトは、デイスプレイ装置２２の水平ライ
ン走査の少くとも各１つに対応する。同様に、各ミサイ
ル・オブジエクト用のグラフイツク情報は、メモリ装置
４２に記憶された多くの順次オーダーされるバイトに記
憶されるが、各バイトは、各ミサイル・オブジエクト用
のグラフイツク情報の２つのビツトを含んでいる。可動
オブジエクト・ジエネレータ４４Ｂは、各プレーヤ・オ
ブジエクトに対応するグラフイツク情報の順次オーダー
されるバイトを、デイスプレィ装置２２のデイスプレイ
・スクリーン（図示せず）に図示（Ｍａｐ）する。グラ
フイツク情報のこの図示（Ｍａｐｐｉｎｇ）は、垂直コ
ラムとして表われる。同様にして、ミサイル・オブジエ
クト・グラフイツク情報が、デイスプレイされる。各垂
直コラムがデイスプレイ装置２２によりデイスプレイさ
れるべき水平位置は、プレーヤ・コンソール１８又はキ
ーボード及びコンソール・スイツチ２４により与えられ
る情報信号に応じて、ＭＰＵ４Ｏによつて計算される。

ＭＰＵ４Ｏは、各可動オブジエクト用の水平位置情報を
可動オブジエクト・ジエネレータ４４Ｂに供給する。こ
の水平位置情報は、アクテイブ水平ライン時間中、正し
い時刻に可動オブジエクト・グラフイツク情報をデイス
プレイ装置２２に有効に伝達するのに用いられる。これ
は以下に詳細に述べられている。第４Ｂ図には、可動オ
ブジエクト・ジエネレータ４４Ｂが、複数の接続素子に
より、データバス６０に接続されているのが示されてい
る。

データバス６０に接続されているのが示されている。デ
ータバス６０ほ、最初８つの可動オブジエクト位置（バ
ツフア）レジスタ１４０の各々に接続される。各レジス
タ１４０は、そこにＭＰＵ４Ｏから転送され、デイスプ
レイ装置２２にデイスプレイされるべき対応オブジエク
トの水平位置を表わす情報を、一時的に記憶する。

各位置レジスタ１４０の内容は、８つの信号ライン１４
４の対応するラインを経て、８つのデイジタル比較器１
４２の対応する比較器に伝達される。

シンク（ＳｙｎＯ）．ジエネレータ装置１４６により発
生された水平カウント信号も、信号ライン１４８を経て
比較器１４２に伝達される。シンク・ジエネレータ装置
１４６は、入力 １端子１５０において、タイミング装
置５８（第３図）により与えられた２ＣＬＫ信号を受信
する。

シンク・ジエネレータ装置１４６は直列に接続された複
数の通常のデイジタル・カウンタを含み、このカウンタ
はタイミング １装置５８により発生された２ＣＬＫ信
号をカウントし、水平および垂直のシンク信号を作る。
水平および垂直のシンク信号は、結合されて複合シンク
を作る。水平及び垂直のシンク・カウンタは、結合論理
回路から成る通常 〉のデコード回路に接続され可動オ
ブジエクト・ジエネレータ４４Ｂの種々の論理装置及び
回路構成のタイミングをとりかつ制御をするのに用いら
れる予定の水平及び垂直（Ｈ−カウント及びＶ−カウン
ト）信号を発生する。 ２第４Ｂ図において、データ
バス６０は、８つの通常の並列一直列グラフイツク・シ
フトレジスタ１５２に接続されている。

グラフイツク・シフトレジスタ１５２の４つは、４つの
プレーヤ・オプジエクト・グラフイツク情 ３報で、各
々の大きさは８ビツトである。残りの４つのグラフイツ
ク・シフトレジスタ１５２は、２ビットの大きさで、ミ
サイル・オブジエクト・グラフイツク情報用である。

これらグラフイツク・レジスタ１５２はデ一 ３タバス
６０から並列にグラフイツク情報を受け取り、その情報
を直列ビデオ信号に変換する。４つのプレーヤ・グラフ
イツク・シフトレジスタ１５２の各々からのビデオ信号
は、４つの信号ライン１５４ａの各々に現われる。

４信号ライン１５４ａはプレーヤ・グラフイツク・シフ
トレジスタ１５２の各々に対応し、同様に４つの信号ラ
イン１５４ｂの１つはミサイル・グラフイツク・シフト
レジスタ１５２の１つに対応する。

グラフイツク・レジスタ制御装置１５６は、８つのグラ
フイツク・レジスタ１５２の選択された１つに供給され
るシフト・パルスを、信号ライン１５８に発生する。

シフト・パルスが受信されると、シフトレジスタ１５２
はその内容をその対応ビデオ信号ライン１５４ａ又は１
５４ｂに順次シフトする。信号ライン１４８の水平カウ
ント信号（デイスプレイ装置２２を走査する電子ビーム
の水平位置に対応する）が、位置レジスタ１４０のどれ
かの水平位置情報に等しい場合、シフトレジスタ・コマ
ンド信号が、適当な比較器１４２によりレジスタ制御装
置１５６に伝達される。

次いで、レジスタ制御装置１５６は、シフトパルスを対
応するグラフイツク・レジスタ１５２に供給し、選択さ
れたグラフイツク・レジスタは、その内容を信号ライン
１５４ａ（プレーヤ・グラフイツクの場合）又は１５４
ｂ（ミサイル・グラフイツクの場合）の１つに順次供給
する。

グラフイツク・レジスタ１５２に含まれているグラフイ
ツク情報は、ビデオ・データに変換されて信号ライン１
５４ａ−１５４ｂで衝突検出装置１６４と優先エンコー
ダ１６６とに伝達される。

また衝突検出装置１６４と優先エンコーダ１６６に、プ
レイフイールド・グラフイツクが、信号ラインＰＦＯ−
ＰＦ３を経て供給される。８つのビデオ信号ライン１５
４ａおよび１５４ｂと、４つのプレイフイールド・グラ
フイツク・ビデオ信号ラインＰＦＯ−ＰＦ３とは、どれ
か２つのラインでのビデオ・データの同時発生を検出す
る衝突検出装置１６４により、互いに比較される。

このようにして可動オブジエクトのいずれか間の衝突や
可動オブジエクトとプレイフイールド・オブジエクトの
いずれか間の衝突が検出される。このような衝突が検出
された場合、衝突を表わす信号は、１６個の４−ビット
・バツフア・レジスタ１６５の１つに伝達される。この
レジスタに、前記信号は、ＭＰＵ４Ｏによつてアクセス
されるまで、一時的に記憶される。

可動オブジエクトの１つが、他の可動オブジエクト又は
プレイフイールド・オブジエクトに重なるような場合、
優先エンコーダ１６６は、同時に発生するオブジエクト
のどちらが他のオブジエクトの上に現われる（すなわち
他のオブジエクトの前にデイスプレイ装置２２に現われ
る）かを決定する。

このように可動オブジエクト（たとえば飛行機）は、ま
るでそれらがプレイフイールド・オブジエクト（たとえ
ば雲）の背後に移動し、それらによつて消去されるが、
他のものの前面に現われるようになつている。この決定
は、ＭＰＵ４Ｏによりデータバス６０を経て優先レジス
タ１６８に送られる情報に応じて行なわれる。

優先レジスタ１６８は、他のレジスタ同様データバス６
０に接続されているが、以下に述べるように、レジスタ
選択装置２００により発生されたレジスタ選択信号に応
じて情報を受信する。

プレーヤ・オブジエクトとそれに対応するミサイル・オ
ブジエクト間では、このような Ｃ決定は必要ない。

すなわち、プレーヤ・オブジエクトとそれに対応するミ
サイル・オブジエクトは、通常互いに間隔があけられて
いるからである。逆に言つて、以下に詳細に記載するよ
うに、プレーヤ・オブジエクトとそれ 二に対応するミ
サイル・オブジエクトは、たとえそれらが重なつても区
別する必要がないので同じ色で同じ輝度特性を有してい
る。従つて、４つのプレーヤ・グラフイツク信号ライン
１５４ａの各々は、０Ｒゲート１７０によ ，りそれと
対応するミサイル・グラフイツク・ライン１５４ｂと０
Ｒ結合されている。ゲート１７０により行なわれる論理
０Ｒ結合により、４つのライン１７２を経て優先エンコ
ード１６６に伝達される。優先エンコード１６６は、そ
こに供給される８つの入力ライン（すなわち、４つのプ
レイフイールド・グラフイツク・ラインＰＦＯ−ＰＦ３
と４つの可動オブジエクト・グラフイツク・ライン１７
２）をモニタし、ライン ｑのどれにグラフイツク・ビ
デオが現われるかにより、前記エンコード１６６は、ラ
イン１７２又はＰＦＯ−ＰＦ３の１つだけを選択して相
互排他エンコーダ出力ライン１−８を経て色一輝度選択
装置１７８に伝達する。

よつて優先エンコーダは、２つ又はそれ以上の同時発生
オブジエクト・ビデオのどれをデイスプレイすべきかを
決定する。グラフイツク情報が優先エンコーダ１６６に
供給されない場合、又はＰＦＯ信号ラインのみがアクテ
イブな場合、エンコーダ出力ライン１はアクテイブとな
り色一輝度情報を選択する。色一輝度レジスタ選択装置
１７８は８つの色一輝度（バツフア）レジスタ１７６の
１つを選択するように働く。

各色一輝度レジスタ１７６は、ＭＰＵ４Ｏによつてデー
タバス６０を経て送られてきた情報、すなわち、デイス
プレイ装置２２にデイスプレイされるオブジエクトの輝
度（８つの選択し得るレベルを与える３ビツト）及び色
（１６の選択し得る色を与える４ビツト）を表わす情報
を含んでいる。

色一輝度レジスタ選択装置１７８により選択された色一
輝度レジスタ１７６は、レジスタ選択装置１７８によつ
て（周知の方法により）アナログ電圧レベルに変換され
るべき輝度を表わす３ビツト部分を有している。

この電圧レベル（輝度）は、輝度ライン１８０を経てビ
デオ合計装置５２に伝達され、最終的にはＲ．Ｆ．モジ
ユレータ５４（第３図）を経てデイスプレイ装置２２に
送られる。色を表わす選択されたレジスタ１７６の４ビ
ツトの内容は、装置１７８により４つの信号ライン１８
４を経て遅延ラインタップ選択装置１８２に伝達される
。

タツプ選択装置１８２は、４−１６デコーダである。

信号ライン１８４に現われる情報は、タツプ選択装置１
８２の１６の相互排他出力ライン１８６の１つを選択す
る。アナログ・デイレイ・ライン回路１９０は、タイミ
ング装置５８（第３図）により発生された色クロック信
号を、入力端子１９１で受信する。

遅延ライン回路１９０は、多くの周知アナログ遅延装置
を含み、入力端子１９１で受信した信号の相対位相シフ
トを行なう。位相をシフトされた信号は、遅延ライン回
路１９０の１６の出力ライン１９２に現われる。各出力
ラインは、色クロックや他の出カラーンに関して、予定
量だけシフトされた位相の信号を有している。これら出
力ライン１９２はＡＮＤゲート１９４に供給される。各
出力ライン１９２は、タツプ選択出力ライン１８６の対
応する１つとＡＮＤ接続されており、よつて位相シフト
された信号の１つを選択する。

これらのＡＮＤゲート１９４は０Ｒゲート１９６に接続
され、続いて、選択された信号をビデオ合計装置５２に
送る。色信号は、ライン１８０に現われる輝度信号とシ
ンク・ジエネレータ１４６によつて発生された合成シン
ク信号と組み合わされて複合デイスプレイ信号を形成し
、この信号はＲ．Ｆ．モジユレータ５４と端子ライン２
０とを経てテイスプレイ装置２２に送られる。ＭＰＵ４
Ｏから可動オブジエクト・ジエネレータに送られる情報
は、レジスタ選択装置２００によつて管理される。

通常、選択されるべきレジスタを示すアドレスは、アド
レスバス６２からレジスタ選択装置２００へ接続され、
そこでアドレスがデコードされる。選択装置２００は、
デコードされたアドレスとＭＰＵ４Ｏからの読出し一書
込み（Ｒ／Ｗ）信号とを結合して、データを、選択され
たレジスタへ書込み又はレジスタから読み出す。たとえ
ば、Ｒ／Ｗ信号の第１バイナリ・レベルで指定される“
書込み”コマンドの場合、データバス６２のアドレスに
より指定されたレジスタ（たとえば水平位置レジスタ１
４０の１つ）は、レジスタ選択装置２００によつて、デ
ータバス６０に存在する情報を、Ｒ／Ｗ信号がそのまま
である間、受信しかつ記憶するようにされる。

又、第２バイナリレベルのＲ／Ｗ信号によつて指定され
る“読出じコマンドの場合、選択されたレジスタ（たと
えば１６個の衝突検出レジスタ１６５の１つ）の内容は
、データバス６０によりＭＰＵ４Ｏに送られる。

グラフイツク情報は、前述のようにＭＰＵ４Ｏによつて
及びＭＰＵ４Ｏとは無関係に、プレイフイールド・オブ
ジエクト・ジエネレータにより各グラフイツク・レジス
タ１５２に転送される。

一般に、ＭＰＵ４Ｏとは無関係の場合は次のとおりに行
なわれる。水平帰線消去期間それぞれの中に、プレイフ
イールド・ジエネレータがメモリ装置４２からグラフイ
ツク・レジスタ１５２に、グラフイツク情報の転送を行
なうために、５つの予定の期間が設定されている。この
期間のうちの４つは、４つのプレーヤ・レジスタヘグラ
フイツク・データを転送するためのもので、残りの１つ
の期間では、４つの２−ビツト・ミサイル・グラフイツ
ク・レジスタへ並列に１−バイト（８ビツト）の転送が
行なわれる。ＤＭＡ制御装置９０（第４Ａ図）は、シン
ク・ジエネレータ装置４６からのデコードされた水平カ
ウント情報に対して、ＨＡＬＴ信号をＭＰＵ４ＯとＤＭ
Ａレジスタ選択論理装置２０２とに供給する。

ＨＡＬＴ信号は、メモリ装置４２のすぐ次のメモリ・サ
イクル時間にプレイフイールド・オブジエクト・ジエネ
レータによるフエツチが行なわれることを、ＭＰＵ４Ｏ
に知らせる。従つて、可動オブジエクト・ジエネレータ
のＤＭＡレジスタ選択論理装置２０２は、ＨＡＬＴコマ
ンドを水平カウンタ（Ｈ−カウンタ）デコード信号と組
み合わせて用い、前記の予定の期間に対応するレジスタ
がデータバス６０に現われる情報を受け入れることがで
きるようにする。その後ＤＭＡ制御装置９０は、可動オ
ブジエクトＤＭＡカウンタ８６の内容をアドレスバス６
２に供給し、かつ、メモリ装置４２に読出しコマンドを
出すことにより、メモリ“フェッチルーチンを開始する
。

それによりメモリ装置４２は、アドレスバス６２に現わ
れるアドレスにより示されるメモリ場所の内容を、デー
タバス６０に送る。

同時に、ＤＭＡレジスタ選択論理装置２０２は、５つの
選択ラインの１つに信号を発生し、それを０Ｒ論理装置
２０４を経て選択されたグラフイツク・レジスタ１５２
に送り、選択されたグラフイツク・レジスタはデータバ
ス６０に現われる情報を受け入れて一時的に記憶する。
３）オーデイオ・ジエネレータ 第５図は、本発明のオーデイオ・ジエネレータ４６を示
している。

オーデイオ・ジエネレータは、たとえば、信号音のよう
な多くの可聴音を発生するために用いられる。このよう
な音は、たとえば銃声、爆発音、モータ、コンク等の効
果を出す。オーデイオ・ジエネレータ４６は、多項式カ
ウンタ・セクシヨン２１０と、Ｎ分割（Ｄｉｖｉｄｅ−
Ｂｙ−Ｎ）カウンタ・セクシヨン２１２と、オーデイオ
制御 ５装置２１４ａ−２１４ｄと、データバス６０を
経てＭＰＵ４Ｏにより情報が供給される８ビット・デー
タ・レジスタ２１６とを含んでいる。データ・レジスタ
２１６の内容はオーデイオ・ジエネレータ４６により発
生される １・べき特定のオーデイオを選択するのに用
いられる。多項式カウンタ・セクシヨン２１０は３つの
多項式カウンタ２２０，２２２，２２４を含み、これら
は各々４、１７、５段階多項式 １カウンタで、各々ノ
イズジェネレータとして用いられる。

各カウンタは、タイミング装置５８（第３図）により入
力端子２２６へ供給されるＣＬＫ／２信号（約１．８Ｍ
Ｈｚ）により駆動される。各カウンタ２２０，２２２，
２２４は、各々ゲート２２０ａ，２２２ａ，２２４ａを
含むフイードバツクループを有する。各カウンタは、本
質的には、ゲート２２０ａ−２２４ａに接続された２段
階を伴つたシフトレジスタである。

好ましくはゲ一 乏ト２２０ａ−２２４ａに接続される
べき前記段階は、カウンタが最大数のカウント段階２Ｎ
−１を得るように選択される。

ここでＮはカウンタ段階の数である。たとえば４一段階
カウンタ２２０は最終の２段階が用いられ ５るのに対
して、５一段階カウンタ２２４は最終と第３（すなわち
中間）段階が用いられる。１７一段階カウンタ２２２で
は最終段階と″最終段階から第５番目（すなわち１２番
目）の段階がゲート２２２ａに接続されている。

さらに１７一段階多項式カウンタ２２２は、レジスタ２
１６のビツトＤ７がバイナリ１の時、カウンタ（シフト
レジスタ）２２２の内側段階の１つの入カへのゲート２
２２ａの接続により、フイードバツク・ループを短かく
するスイッチ２２２ｂを、そのフイードバツク・ループ
に有している。各多項式カウンタの出力は、各オーデイ
オ宙？装置２１４ａ２１４ｄに供給される。

Ｎ分割カウンタ・セクシヨン２１２は、本質的に同一の
４つのＮ分割カウンタ回路 ２２６ａ−２２６ｄを含んでいる。

各回路は、Ｎ分割カウンタ２２８を有し、このカウンタ
２２８の分割は、ＭＰＵ４Ｏからの情報を受信するため
データバス６０に接続された８−ビツト・データ・レジ
スタ２３０により制御される。各データ・レジスタ２３
０は、それに対応するカウンタ２２８に接続されて自己
の内容を供給し、カウンタの最終周波数出力を決定する
。各Ｎ分割カウンタ２２８を，駆動するのに用いられる
クロツク周波数は、選択スイッチ２３１ａ−２３１ｄに
より選択される。

これらのスイツチは、レジスタ２１６の出力Ｄ３，Ｄ４
，Ｄ５，Ｄ６のバイナリ状態により制御される。たとえ
ば回路２２６ａのＮ分割カウンタ２２８は、（データ・
レジスタ２１６のＤＯ，！ｌ：．Ｄ３出力が論理ゼロの
時）クロツク入力ライン２３２に供給されるクロック一
Ａ（ＣＬＫ−Ａ）信号によつて駆動され得る。

また、入力端子２２６のＣＬＫ／２信号は、レジスタ２
１６のＤ３出力が論理１の時、カウンタ回路２２８を駆
動するため選択される。本実施例では、ＣＬＫ−Ａ信号
は約６４ＫＨｚで、一方クロツク一Ｂ（ＣＬＫ−Ｂ）信
号は約１５ＫＨｚである。

ＣＬＫ−ＡとＣＬＫ−Ｂ信号とは、タイミング装置５８
（第３図）から供給される。

各Ｎ分割回路２２６ａ〜２２６ｄの最終周波数出力は、
各々ライン２３６ａ−２３６ｄを経て図示のように１つ
又はそれ以上のオーデイオ制御装置２１４ａ−２１４ｄ
に接続される。

各オーデイオ制御装置２１４ａ〜２１４ｄに供給される
信号は、選択的に混合され、オーデイオ信号ライン２１
８を経てＲ．Ｆ．モジユレータ５４（第３図）に送られ
る。

各オーデイオ制御装置の構造と機能は、以下に詳細に記
載されている。オーデイオ・ジエネレータ４６は、アド
レスバス６２とＲ／Ｗ信号ラインの信号を入力として受
信するアドレス・デコード装置２３８を含んでいる。

アドレス・デコード装置２３８は、アドレスをデコード
し、レジス夕選択装置２００が行なうのと同じようにデ
ータバス６０からの情報の指定されたレジスタへの転送
を管理する。アドレス及びＲ／Ｗ信号はアドレス・デコ
ード装置２３８により用いられ、オーデイオ・ジエネレ
ータのデータ・レジスタの１つ（たとえば８−ビツト・
データ・レジスタ２３０の１つ）を選択し、かつ、選択
されたレジスタは、データバス６０の情報を受信しかつ
記憶する。

第６図は、より詳細なオーデイオ制御装置２１４ａを示
している。

各オーデイオ制御装置２１４ａ−２１４ｄの構造は、本
質的に等しいので、オーデイオ制御装置２１４ａの説明
は、他のオーデイオ制御装置にも適用できる。もつとも
、オーデイオ制御装置２１４ｃと２１４ｄの回路構造は
、互いに等しいが、以下に指摘するように、オーデイオ
制御装置２１４ａ，２１４ｂの構造とは少々異なつてい
る。第６図のオーデイオ制御装置２１４ａは、出力ライ
ン２４０ａ−２４０ｈを有する８ビツトデータ・レジス
タ２４０を含んであり、前記ラインにより前記レジスタ
の内容は種々の制御回路へ送られる。

多項式カウンタ２２０−２２４（第５図）は、各々信号
ライ トン２４２，２４４，２４６により、オーデイオ
制御装置２１４ａに接続されている。

入力ライン２４２，２４４は、２路選択スイツチ２４８
に接続され、一方信号ライン２４６は、Ｄ−タイプ・フ
リツプフロツプ２５０のデ一 （夕（Ｄ）入力に接続さ
れている。Ｎ分割回路２２６ａ（第５図）からのローパ
ス・クロツク周波数は、信号ライン２３６ａを経て、フ
リップフロップ２５０のクロック（Ｃ）入力に供給され
る。フリツプフロツプ２５０のＱ５出力は、２路選択ス
イッチ２５４を経てＡＮＤゲート２５２に送られる。

信号ライン２３６ａに現われるローパス・クロック信号
を他の入力として有するゲート２５２は、Ｄ−タイプ・
フリツプフロツプ２５６のクロツ ４ク（Ｃ）入力に接
続される。フリツプフロツプ２５６のデータ（Ｄ）入力
は、２路選択スイッチ２５８に接続されている。ハイパ
ス・クロツクは、Ｎ分割回路２２６ｃから信号ライン２
３６ｃによりオーデイオ制御装置２１４ａに送られ、フ
リツプフロツプ２６０のクロツク（Ｃ）入力に送られる
。

フリツプフロツプ２６０のデータ（Ｄ）入力は、フリツ
プフロツプ２５６のＱ出力に接続されている。フリツプ
フロツプ２６０のＱ出力は、ゲート２６２，２６４を経
てポリユーム制御回路に接続されている。ここがオーデ
イオ制御装置２１４ａ，２１４ｂとオーデイオ制御装置
２１４ｃ，２１４ｄとの相違点である。特にオーデイオ
制御装置２１４ｃ，２１４ｄは、ハイパス・クロツク入
力、フリツプフロツプ２６０、ゲート２６２、又はスイ
ッチ２６６を有していない。

すなわち、フリップフロツプ２５６の出力（Ｑ）は、ゲ
ート２６４に直接送られる。

ゲート２６４は、ＭＯＳ型トランジスタ ２６８ａ−２６８ｄを１駆動するＡＮＤゲート２６６ａ
−２６６ｄから成るポリユーム制御回路に、接続されて
いる。

ポリユーム制御回路は、振幅を制御するのに選択的に用
いられるゲートと抵抗Ｒ，２Ｒ，４Ｒ，８Ｒの組合せを
用いた有効なデイジタルーアナログコンバータであつて
、デイジタル入力に応じてアナログ出力をＡＮＤゲート
２６６ａ−２６６ｄに供給する。選択ぱ、信号ライン２
４０ａ−２４０ｄを経てＡＮＤゲート２６６ａ２６６ｄ
に伝えられるデータ・レジスタ ２４０の当該部分の内容に、依存して行なわれる。

カウンタ２２０，２２２，２２４のような多項式カウン
タの出力は、非常に広帯域な周波数スペクトルを有し、
一般に１“ホワイトノイズを供給する。

最初にオーデイオ制御装置２１４ａ−２１４ｄは、ロー
パス・フイルタとして働き、オーデイオ・ライン２１８
に供給される信号の周波数内容を選択的に限定する。フ
リツプフロツプ２５０，２５６に関連し信号ライン２３
６ａに現われるローパス・クロックは、入力ライン２４
２，２４４，２４６に現われる多項式カウンタ信号を、
“サンプル゛するように働く。

各７リップフロツプ２５０，２５６の出力（Ｑ）は、サ
ンプリング速度（すなわちローパス・クロック）より速
く変えることはできない。従つてフリツプフロツプによ
りゲート２６４に送られる周波数は、フリツプフロツプ
がクロツクされる速度により限定される。この速度はＮ
分割回路２２６ａによつて決定される。さらに、全オー
デイオ制御装置は、このローパス・フイルタ機能を有し
、オーデイオ制御装置２１４ｂ−２１４ｄのサンプリン
グ速度はＮ分割カウンタ回路２２６ｂ−２２６ｄにより
各々供給される。

さらにオーデイオ制御回路２１４ａ， ２１４ｂは、フリツプフロツプ２６０とゲート２６２と
から成るハイパス・フイルタを有している。

フリツプフロツプ２５６のＱ出力は、信号ライン２３６
ｂに現われるハイパス・，クロツク信号により決定され
る速度で、フリツプフロツプ２６０によりサンプルされ
る。さらに、フリツプフロツプ２５６，２６０のＱ出力
は、排他０Ｒゲート２６２に供給される。フリツプフロ
ツプ２６０のデータ（Ｄ） ２入力に供給される信号が
クロック（Ｃ）入力に供給される信号よりかなり速く変
わる場合、ゲート２６２は、データ入力（すなわちフリ
ツプフロツプ２５６のＱ出力）を選択スィッチ２６６に
送る。しかしながら、フリップフ ２ロップ２６０のク
ロック（Ｃ）入力に供給される信号が、そのデータ（Ｄ
）入力（すなわちフリツプフロツプ２５６のＱ出力）に
供給される信号より高い周波数の場合、フリップフロツ
プ２６０のＱ出力は、そのデータ（４）） ３入力に続
く傾向にあり、排他０Ｒゲート２６２の両入力はほとん
ど等しいので非常に少ない出力を出す。

フリツプフロツプ２６０の回路と排他０Ｒゲート２６２
は、単一のハイパス・フイルタとして働き、ノイズを通
す。３前記ノイズの最小周波数は、信号ライン２３６ｂ
に現われるハイパス・クロツク信号によりセツトされる
。

オーデイオ制御装置２１４ａ，２１４ｂだけが、このよ
うなハイパス・フイルタを有している。

各オーデイオ制御装置２１４ａ−２１４ｄ（第５図）に
より選択された信号は、４チャンネル・オーデイオ・ラ
イン２１８に送られる。

４チヤンネル・オーデイオ・ライン ２１８は、選択された信号をＲ．Ｆ．モジユレータ５４
（第３図）に送る。

Ｒ．Ｆ．モジユレータ５４は、複合ビデオ信号とオーデ
イオ信号を受信してラジオ周波数信号を形成し、ビデオ
情報とオーデイオ情報をデイスプレイ装置２２に送る。
前記信号がデイスプレイ装置２２に送られると、オーデ
イオ信号は、周知方法でラジオ周波数から抽出されて通
常のオーデイオ変換装置（たとえばスビーカ一図示せず
）に送られる。オーデイオ信号は、オーデイオ変換装置
（図示せず）により音に変換される。（４）周辺インタ
ーフエース装置 第３図の周辺インターフエース装置５０は、ＭＰＵ４Ｏ
が情報信号を受信する準備ができるまで、プレーヤの制
御装置及びキーボードとコンソール・スイッチ２４によ
り自己に送られる情報を、サンプルしかつ一時的にホー
ルドするように働く。

たとえばキーを押すことにより与えられる情報は、情報
が現在利用できる旨をＭＰＵ４Ｏに知らせるのに周辺イ
ンターフエース装置を必要とする。従つて、周辺インタ
ーフエース装置５０は、割込みバス６６を経てＭＰＵ４
Ｏに送られる割込み信号を発生する。その後ＭＰＵ４Ｏ
は、割込みルーチンを実行して割込みを行ない、かつ、
情報をホールドしている周辺インターフエース装置５０
の適当なバツフア・レジスタ（図示せず）を読む。周辺
インターフエース装置５０は、シリアル（１／０）バス
を経て周辺装置１４，１５，１６と周辺インターフエー
ス装置５０間で情報を転送するための論理回路をさらに
含んでいる。

（５）メモリ装置 第７図は、メモリ装置４２の代表的な構成を示している
。

アドレスは、アドレスバス６２によりメモリ装置に結合
されている。

インストラクシヨン又はデータは、データバス６０を経
てメモリ装置へ又はそこから転送される。メモリ装置４
２は、リード・オンリー・メモリ（ＲＯＭ）及びランダ
ム・アクセス・メモリ（ＲＡＭ）の両方を含むメモリ記
憶セクシヨン２８０を有している。

一般的には、上記のＲＯＭとＲＡＭ両タイプのメモリの
一部分が、システムに常駐している。ＲＯＭタイプ・メ
モリの常駐部分は、ＲＯＭ場所２８２に記憶されたオペ
レーテイング・システム・インストラクシヨンを含んで
いる。これらオペレーテイング・システム・インストラ
クシヨンは、周辺インターフエース装置と、これに設け
られた周辺装置１４−１６、または、キーボード若しく
はコンソール・スイツチ２４との間でデータを処理する
のに必要なインストラクシヨンを含んでいる。

この常駐ＲＯＭは、プログラムＲＯＭカートリツジ３３
（第２図）を補足し、このカートリツジ３３は、全シス
テムの特定の使用目的のため １のオペレーテイング・
システム・インストラクシヨンを含んでいる。

同様に、ＲＡＭセクシヨン２８４は、ＲＡＭモジユール
３６により補足される常駐部分を有し、前記モジユール
３６はメモリ装置４２のメモリ容量を拡げ 二るために
加えられている。さらに、これまで述べてきた種々の回
路には、たとえば、キヤラクタ・ネーム及びベース・レ
ジスタ１１０，１１２（第４Ａ図）、グラフイツク・レ
ジスタ１５２、衝突検出レ ５ジスタ１６５（第４Ｂ図
）及びオーデイオ・ジエネレータ４６の８−ビットデー
タ・レジスタ２１６，２３０，２４０（第５及び６図）
のような多くのデータ・レジスタがある。

ＭＰＵ４Ｏからは、これらレジスタは、あたかも特定の
１６−ビット・アドレスにより各各特定し得るメモリ装
置４２の一部分のように見える。

それらのレジスタのいくつかはＭＰＵ４Ｏからデータバ
ス６０により情報を受信でき、他はＭＰＵ４Ｏにより読
出され得、一いくつかはデータバスを経てＭＰＵ４Ｏか
ら情報を受信しかつＭＰＵ４Ｏへ情報を転送できる。

従つて、これらのレジスタは、メモリ装置４２の連続し
た各メモリ場所のセクシヨン２８１として第７図に示さ
れている。セクシヨン２８１の各メモリ場所は、特定の
アドレスにより特定できる。このようにＭＰＵ４Ｏは、
メモリ装置４２のセクシヨン２８０へのデータの書込み
及びセクシヨンからのデ４Ｕータの読出しと同様に、セ
クシヨン２８１のメモリ場所（すなわちレジスタ）への
書込み（メモリ場所へのデータの転送）又はメモリ場所
からの読出し（メモリ場所からのデータの転送）を行な
う。

すなわちＭＰＵ４Ｏによリアドレスバス６２に送られた
アドレスによつてメモリ場所をアドレスし、Ｒ／Ｗ信号
ライン（第３図）により読出し又は書込みコマンドを送
る。メモリ装置４２のセクシヨン２８０は、前述のよう
にＲＯＭ及びＲＡＭ型メモリから成り、かつ、連続した
メモリ場所のプロックすなわちグループに任意に分割さ
れて関連したインストラクシヨン、グラフイツク又は他
の情報を順々に記憶する。

たとえば、メモリ・プロック２８２から成るメモリ場所
は、オペレーテイング・プログラム・インストラクシヨ
ンを含む。これらの場所は、一般的には、゛一ＭＰＵ４
Ｏによりアドレスされる。同様に、メモリ・プロツク２
８４から成るメモリ場所は、ＤＭＡデイスプレイ・イン
ストラクシヨンを記憶している。すなわち、これらのイ
ンストラクシヨンは、グラフイツク・ジエネレータ４４
のプレイフイールド・オブジェクトジェネレーター・セ
クシヨンに用いられて、１フイールドのデイスプレイ・
オブジエクト（すなわちキヤラクタ等）を選択し、フオ
ーマットし、かつ、デイスプレイ装置２２に送る。同様
に、実際のグラフイツク情報、すなわち、プレイフイー
ルド・オブジエクト・グラフイツク、可動オプジエクト
・グラフイツク及びキヤラクタ・グラフイツクは、メモ
リ・プロツク２８６，２８８，２９０を各々形成してい
る連続したメモリ場所へ記憶される。キヤラクタ・ネー
ムを表わすグラフイツクを得るため、キャラクタ・グラ
フイツク・プロック２９０のメモリ場所をアドレスする
のにプレイフイールド・ジエネレータによつて用いられ
るキヤラクタ・ネームのリストは、メモリ・プロツク２
９２として表わされる連続したメモリ場所に記憶されて
いる。これらのメモリ場所は、一般的には、ＭＰＵ４Ｏ
によるのと同様にプレイフイールド・オブジエクト・ジ
エネレータ（第４Ａ図）によつてアトレスされる。メモ
リ装置４２の種々のＲＡＭメモリ場所すなわち種々のデ
ータ・レジスタは、情報をメモリ装置の特定の場所へ又
はこの場所から転送するため、通常の方法で操作される
。

た ．″とえば１６ビット・アドレスがアドレスバス６
２にゲートされ、８ビツト・データ・ワードがデータバ
ス６０に送られ、かつＲ／Ｗ信号ラインが書込み状態に
置かれた場合、情報はメモリ装置４２に転送される。同
様に、読 １出し（すなわち“フエッチ５′）オペレー
シヨンはほぼ同様に行なわれる。読出しが、オブジエク
ト・グラフイツク・ジエネレータ４４（すなわち、プレ
イフイールド・オブジエクト・ジエネレータ）により行
なわれるときは、１この読出しにＨＡＬＴ信号ラインの
信号が先行して、ＭＰＵ４Ｏにより同時に読出しオペレ
ーシヨンが起らないようにする。（６）シリアル（１／
Ｏ）データバス 第３図に示す周辺装置１４−１６と周辺イ ２ンターフ
エース装置５０は、シリアル（１／０）バス７０により
相互に接続されている。

このバスは、情報がこのバスにより各装置へ又は装置か
ら転送されるような可逆導通バスである。第８図にさら
に詳細に示すよ 乏うに、バス７０は、特定の目的のた
めのいくつかの信号ワイヤから成る。ワイヤ３００と３
０２は、周辺装置からの割込み信号を周辺インターフエ
ース装置５０を経てＭＰＵ４Ｏへ転送する。信号ワイヤ
３０４は、テープ駆 Ｊ動モータ（図示せず）を作動す
るため、モータ制御信号を力セツト周辺装置１６に送る
。オーデイオ信号ワイヤ３０６は、力セツト周辺装置１
６からの電子オーデイオ信号を周辺インターフエース装
置５０へ送る。残りの信号ワイヤは、バス７０に接続さ
れた周辺インターフエース装置５０と周辺装置１４−１
６間でデイジタル・データと状態情報を直列状態で、Ｍ
ＰＵ４Ｏ又は周辺装置のどれかにより選択されたデータ
速度（ボ一） １で送る。

特に、信号ワイヤ３０８は、第１バイナリ状態のコマン
ド信号を周辺装置１４，１５に送り、シリアル（１／Ｏ
）バス７０のコマンド・データ情報の存在を周辺装置１
４，１５に知らせる。信号ワイヤ３１０は、周辺インタ
ーフエース装置５０と周辺装置１４１６間で、可逆デー
タ・クロツク信号を送る．信号ライン３１０により送ら
れる可逆データ・クロツク信号は、周辺装置１４−１６
で生じ、周辺インターフエース装置５０によつて送られ
る。

信号ワイヤ３１２は、周辺装置１４１６からの直列デー
タを周辺インターフエース装置５０に送る。

信号３１６の直列データを周辺装置１４−１６へ転送す
る際に用いるため、信号ライン３１４は、データ・クロ
ツク信号を周辺装置１４−１６へ送る。最後に、ＲＥＡ
ＤＹ信号を周辺装置１４−１６へ送り、周辺インターフ
エース装置５０が周辺装置１４−１５からの情報を受け
る状態にあることを示す。

３．オブジエクト・グラフイツク・ジエネレータ本発明
を十分に理解するため、オブジエクトグラフイツク・ジ
エネレータ４４の動作のインストラクシヨン・セツトに
ついて先ず説明する。

各インストラクシヨンはオペレーシヨン・コード、いく
つかのフラツグ・ビット、及び２−バイト・アドレス（
あるインストラクシヨンからは省略されている）から成
り、これは、メモリの他の（デイスプレイ・インストラ
クシヨン又はグラフイツク情報を更に含む）セクシヨン
に、オブジエクト・グラフイツク・ジエネレータを直結
するのに用いられる。これらインストラクシヨンにより
オブジエクト・グラフイツク・ジエネレータ４４は、Ｍ
ＰＵ４Ｏに実質的に何ら依存せずに、グラフイツク情報
を生じる。デイスプレイ・インストラクシヨンのオペレ
ーシヨン、アドレス・モード及びグラフイツク・ジエネ
レーシヨン・コードは、互いに関連し、インストラクシ
ヨンがデコードされる時プレイフイールド・オブジエク
ト・ジエネレータのＤＭＡ制御装置９０の主信号を構成
する。１．デイスプレイ・インストラクシヨン デイスプレイ・インストラクシヨンは、グラフイツク・
ジエネレータ４４のみによつて、作用されて実行される
。

これらは、マイクロプロセサ・インストラクシヨンでは
ない。これらのインストラクシヨンで適切にプログラム
されると、オブジエクト・グラフイツク・ジエネレータ
４４は、デイスプレイ装置２２に表示のための所望のデ
イスプレイ・フオーマツトを生じる。ライン、境界、キ
ャラクタ等のプレイフイールド・オブジエクトは、グラ
フイツク発生過程においてあつたとしてもほんの少しの
ＭＰＵ４Ｏの介入で、デイスプレイ装置２２にデイスプ
レイされ得る。その結果、ＭＰＵ４Ｏは、その通常のオ
ブジエクト・グラフイツク発生の仕事から解放され他の
処理オペレーシヨンを行なえる。ィンストラクシヨンは
、１バイト又は３バイトである。

１バイト・インストラクシヨンは、プレイフイールド・
オブジエクト・グラフイツク情報がデイスプレイ装置２
２によりデイスプレイされる方法、モードを決定するの
に使用されるもので、代表的には、デイスプレイ・モー
ド制御インストラクシヨンである。

３バイト・インストラクシヨンは、代表的には、１バイ
トのインストラクシヨンに、ジエネレータ４４が“ジア
ップ゛する他のリストのデイスプレイ・インストラクシ
ヨンの場所、又は、メモリ装置４２中のグラフイツク情
報の場所を、オブジエクト・ジエネレータ４４に指定す
るアドレス情報の２バイトが続いたものである。

特定のインストラクシヨンが、インストラクシヨン・レ
ジスタ８８へ送られ、ＤＭＡ制御装置９０（第４Ａ図）
によりデコードされると、出力信号が発生されて、メモ
リ装置４２の予定のメモリ場所からビデオ合計器５２へ
のグラフイツク情報の選択及び転送を制御する。その後
この情報は、Ｒ．Ｆ．モジユレータ５４によりデイスプ
レイ装置２２へ送られる（第３図）。インストラクシヨ
ンは、表１に示すように形成されている。

Ｊ表１−プレイフイールド
・オプジエクト・ジエネレータ・インストラクシヨンＡ
．デイスプレイ・モード・インストラクシヨン゛これら
インストラクシヨンは、グラフイ ツク情報がメモリ装置４２から（すなわちキヤラクタ・
ネームを用いて間接的にアドレスすることにより又は直
接的にアドレスすることにより）得られてプレイフイー
ルド・オブジエクト・ジエネレータ（第４Ａ図）へ送ら
れ更にデイスプレイ装置２２へ送られるが、その方法を
決定するものである。

デイスプレイ・モード・インストラクシヨンは、レジス
タ制御装置１２１によりグラフイツク・シフトレジスタ
１２２に供給されるクロツク信号を選択し、それにより
グラフイツク情報の水平ラインがデイスプレイ装置２２
の多数水平ラインとしてデイスプレイされるか、又は、
グラフイツク情報がグラフイツク・レジスタ１２２から
プレイフイールド・エンコード論理回路 １２４へ１度に１ビツト若しくは１度に２ビツト転送さ
れるかする。

インストラクシヨン番号１は、１又はそれ以上の帰線消
去水平ラインを発生する。

インストラクシヨン番号２−９は、メモリ装置４２から
デイスプレイ装置２２へグラフイツク情報を直接送るこ
とにより、プレイフイールド・オブジエクトを発生する
。

インストラクシヨン番号１０−１５は、間接アドレス方
法で、キヤラクタ・ネームのリストを用いて、キャラク
タの水平プロツクを発生する。

包含的なデータビツトＤＯ−Ｄ３は、インストラクシヨ
ンのオペレーシヨン・コードを形成している。

インストラクシヨンの何れかのビツト位置の［Ｘ」は、
そのビットが問題にされていないか又は他の用途を有す
るかを表わしている。

インストラクシヨンＪｆ）．１ 説明：このインストラクシヨンは、ブランク・ビデオの
１乃至８つの水平ラインを 発生する。

水平ラインの数は、データ・ビツトＤ４−Ｄ６により示
される。

（たとえば０００は１水平帰線消去ラインで、１１１は
８つの水平帰線消去ラインであ る）。

各ラインの色と輝度は、色一輝度レジスタに含まれる情
報により決定され る。

色一輝度レジスタは、プレイフイールド・オブジエクト
・ジエネレータ ４４Ａ（第４Ａ図）から可動オブジエク ト・ジエネレータ４４Ｂ（第４Ｂ図）へ 送られるラインＰＦＯの信号により、選 択される。

プレイフイールド・エンコード論理回路１２４（第４Ａ
図）から優先 エンコーダ１６６（第４Ｂ図）へは、グ ラフイツク情報は送られない。

この状態で、可動オブジエクト・グラフイツクが ない場合、優先エンコーダ１６６は、そ の出力９をして、発生されるべきライン 数に対応してバツクグランド色一輝度レ ジスタ（レジスタ１７６の１つ）を連続 的に選択する状態にする。

インストラクシヨン黒２ 説明：グラフイック情報ぱ、メモリ装置 ４２（第３図）からプレイフイールド・ １オブジエク
ト・ジエネレータのプレイフイールド・グラフイツク・
シフトレジス タ１２２（第４Ａ図）へ、水平ラインの アクテイブ走査中に１度に１バイト転送 される。

その後情報は、シフトレジスタ ２から１度に１ビット
ずつシフトされ、信号ライン１２３ａのビデオ・データ
とし て現われ、プレイフイールド・エンコー ド論理回路１２４から優先エンコーダへ ＰＦＯ又はＰＦｌ信号ラインを経てデー タビットの論理状態に従つて転送される。

シフトレジスタへ送られるクロック信号 は、２−ＣＬＫ（ほぼ７．２ＭＨｚ）である〇インスト
ラクシヨン洗３説明：このインストラクシヨンは、グラ
フイツク・シフトレジスタ１２２がレジス タ制御装置１２１によりそこに供給され るＣＬＫを有していること及びグラフイ ツク情報がレジスタ１２２から１度に２３ビツト転送さ
れることを除いては、本質 的には前述のインストラクシヨン黒１と 同じである。

このようにプレイフイールド・エンコード論理回路１２
４の４つの 出力ラインＰＦＯ−ＰＦ３のどれかがア クテイブになる。

インストラクシヨＺ蚤４ 説明：１つの水平ラインすべてのためのグラフイツク情
報が、第１水平ラインの発 生中にグラフイツク・シフトレジスタ １２２へ送られるように、デイスプレイ ＲＡＭｌｌ４に記憶されていることを除 けば、インストラクシヨン蒸４は、イン ストラクシヨン應２とほぼ同じである （すなわち、シフト・クロツク一ＣＬＫ：データはシフ
トレジスタ１２２から１度 に２ビツトシフトされる）。

すぐ後に続く水平ラインは、デイスプレイＲＡＭに 記憶されたグラフイツクを用いて発生さ れる。

インストラクシヨＺ廠５ 説明：データを１度に１ビツト送ることを除けば、本質
的にインストラクシヨ７黒木２と同じである。

インストラクシヨン黒６ 説明：シフト・クロツクーＣＬＫ；データは、１度に１
ビツトシフトされ、２つの 連続水平ラインにデイスプレイされる。

インストラクシヨＺ蚤７ 説明：シフト・クロツクーＣＬＫ／２：データは、１度
に２ビツトシフトされ、４ つの連続ラインにデイスプレイされる。

インストラクシヨンＸ）．８ 説明：シフト・クロツク＝ＣＬＫ／２；データは、１度
に１ビツトシフトされ、４ つの連続水平ラインにデイスプレイされ る。

インストラクシヨン黒９ 説明：シフト・クロツク＝ＣＬＫ／４；データは、１度
に２ビツトシフトされ、８ つの水平連続ラインにデイスプレイされ る。

インストラクシヨンＪｆ）．１０ 説明：これとこれに続くインストラクシヨン黒１１乃至
１５により、インストラク シヨン黒２−９と同様に、メモリ装置 ４２からグラフイツク・ジエネレータ ４４に転送されるグラフイツク情報は変 換される。

インストラクシヨン洗１０一１５は、メモリ装置４２か
らグラフイツ ク情報を得るのに用いられる手順におい ては、前のインストラクシヨンとは異な る。

本質的には、これとインストラクシヨン１０−１５は、
デイスプレイ装置 ２２にデイスプレイされるビデオの水平 列（Ｓｗａｔｈ）を発生するのに用いられる。

各水平列は２０又は４０キヤラクタを含み、各キヤラク
タ列（Ｓｗａｔｈ）は８、１０又は１６の垂直ラインの
高さで ある。

さらに、これらインストラクシヨンは、（前述のインス
トラクシヨン遥２ −９と同様に）グラフイツク・シフトレ ジスタ１２２（第４Ａ図）に対してクロ ック速度を指定し、かつ、情報がレジス タ１２２からエンコード論理回路１２４ へ１度に１ビツト又は２ビツト送られる かどうかを指定する。

インストラクシヨン黒１０−１５は、メモリ装置４２か
ら 以下に述べる可逆アドレス構成を経てグ ラフイツク情報をアクセスする。

インストラクシヨＺ屋１０により、（１）グラフイツク
・シJャgレジスタ１２２にＣＬＫ信号を送り、（２）レ
ジスタ１２２から信号ライン１２３ａを経て情報を一度
に１ピツト送り、（３）水平列（Ｓｗａｔｈ）当り２０
キヤラクタを発生し、（４）各列に対して１６の連続水
平ラインをデイスプレイし、（５）グラフイツク・デイ
スプレイの２つの連続水平ラインを同じにする。

（たとえば、一対のラインのうちの第２ラインは、第１
ラインと同じグラフイツクビデオを 含む。

）インストラクシヨメ黒１１ 説明：このインストラクシヨンは、グラフイツク情報の
どの水平ラインも対になつ ていないことを除けば、インストラクシ ｌ！ヨンＪｆ
ｆ）．１０と同じである。

このインストラクシヨンは、列（Ｓｗａｔｈ）当り８つ
の連続水平ラインしか用いていない。

インストラクシヨン洗１２ 説明：シフト・クロツク＝ＣＬＫ；グラフイツク情報は
、グラフイツク・レジスタ １２２から１度に２ビツト送られる。

各２つの連続水平ラインは同じである。

１６の連続水平ラインがデイスプレイさ れる。

インストラクシヨン黒１３ 説明：このインストラクシヨンは、グラフイツク情報の
どの水平ラインも重複にな つていないことを除けば、インストラグ シヨン黒１２と同じである。

８つの連続 水平ラインのみがデイスプレイされる。

インストラクシヨンＪ６．ｌ４ 説明：シフト・クロツク＝２ＣＬＫ；グラフイツク情報
は、１度に１ビットシフト される。

１０連続水平ラインがデイスプ レイされる。

インストラクシヨン黒１５ 説明：シフト・、クロック＝２ＣＬＫ：グラフイツク情
報は１度に１ビツトシフトされ、８連続水平ラインがデ
イスプレイさ れる。

Ｂ．ジアップインストラクション インストラクシヨＺ屋１６ 説明：これは３バイト・インストラクシヨンである。

オペレーシヨン・コードを含むバイトには、更に２バイ
トが続き、こ の２バイトは、グラフイツク・ジエネレ ータ４４により実行されるべき次の連続 ィンストラクシヨンを含む（メモリ装置 ４２の）メモリ場所のアドレスを構成す る。

ＤＭＡ制御装置９０（第４Ａ図）によりデコードされる
時、制御及びタイミ ング信号がそこから出て、そのインスト ラクシヨンに続く２つのバイトはメモリ 装置４２からデイスプレイ・リスト・カ ウンタ８２に送られる。

Ｃ．フラツグ・ビツト いずれのインストラクシヨンのデータ・ ビツトＤ７−Ｄ４も、オペレーシヨン・コード（データ
・ビットＤ３−ＤＯ）により指定される動作に加えて、
インストラクシヨンのビツトＤ７−Ｄ４の論理状態に従
つてさらに別の動作をとることを指示する。

フラツグ・ビツトは、ブランク・インストラクシヨン（
インストラクシヨン黒１）と、ジアップ・インストラク
シヨン（インストラクシヨン屈１６）では、無視されて
いる。

データ．ビットＤ４−１説明：デイスプレイの水平スク
ローリングを開始する。

データ・ビットＤ５＝１ 説明：デイスプレイの垂直スクローリングを開始する。

データ・ビツトＤ６−１ 説明：デイスプレイ・モード・インストラクシヨン黒２
−１５の１つが用いられる 場合、このフラッグ・ビツトは、３バイ ト・インストラクシヨンとしてのインス トラクシヨンを表わし、かつ、インスト ラクシヨン・バイト（フラツグ・ビツト を含む）に連続して続く２バイトがメモ リ走査カウンタ８４に送られることを表 わす。

ジアップ・インストラクシヨン（インストラクシヨンＪ
６．ｌ６のみ）が用いられる場合、論理１（Ｄ６−１）
は、ジアップが行なわれた後、メモリ装置 ４２からの次のインストラクシヨンをイ ンストラクシヨン・レジスタ８８（第 ４Ａ図）へ送る前に、次の垂直帰線消去 期間の終了までオブジエクト・ジエネレ ータ４４が待つことを表わす。

データ・ビットＤ７−１ 説明：グラフイツク・ジエネレータにより発生される割
込みをエネーブルにする。

２．デイスプレイ・グラフイツク発生 インストラクシヨン・データ・ビツトのこの概説に加え
て、オブジエクト・グラフイツク・ジエネレータ４４に
より種々のインストラクシヨンに応じて発生されるグラ
フイツクについてより詳細に説明する。

Ａ．プレイフイールド・オブジエクト発生一般に、イン
ストラクシヨン・セツトに 応じて、かつ、その管理下で発生されるのは、プレイフ
イールド・オブジエクトだけである。

インストラクシヨンは、デイスプレイ装置２２に送られ
るべきグラフイツク情報がメモリ装置４２のどこに配置
されるか、又、転送がどのような方法で行なわれるか、
又情報がいかにデイスプレイされるかを指令する。

代表的には、プレイフイールド・オブジエクト（たとえ
ば、アルフアベット、水平及び垂直ライン等）は、２つ
の異なる方法の１つを用いて発生される。

以下にオブジエクト・グラフイツク発生のこれら２つの
方法は“メモリマツプ”及び“キャラクタディスプレイ
・モードとし て説明される。

本質的には、両デイスプレイ・モードは、メモリ装置４
２に記憶されるグラフイツク情報を用いる。

両デイスプレイ・モードによりグラフイツク情報は、メ
モリ装置からプレイフイールド・ジエネレータ４４Ａに
送られ、プレイフイールド・ジエネレータにおいてプレ
イフイールド・グラフイツク・シフトレジスタ１２２（
第４Ａ図）により直列ビデオ情報に変換される。

しかしなが 之ら、グラフイツク情報がメモリ装置４２
からアクセスされる方法において技術が異つているので
、別々に説明する。

（１）メモリマツプ・デイスプレイ・モードグラフイツ
ク情報は、たとえば、プレ １．イフイールド・グラフ
イツク・プロツク２８６（第７図）のような連続アドレ
ス 可能メモリ場所のプロツクで、メモリ装 置４２に記憶される。

第４Ａ図において、プレイフイールド・オブジエクト．
ジェ １ネレータ・オペレーシヨンは、ＭＰＵ４Ｏ（第
３図）がデイスプレイ・リスト・カウンタ８２に２−バ
イト（１６−ビッ ト）アドレスを書込む時開始する。

又ＭＰＵ４Ｏは、ＤＭＡ制御レジスタ １０１に８ビット・データ・ワードを転 送し、プレイフイールド・オブジエクト・ジエネレータ
４４Ａはエネーブルになり 動作を開始する。

ＭＰＵ４Ｏによりデイスプレイ・リス ２ト・カウンタ
８２へ送られるデータは、 第１インストラクシヨンを含む（メモリ 装置４２の）メモリ場所のアドレスであ る。

一旦プレイフイールド・オブジエクト・ジエネレータが
エネーブルされると、３ＨＡＬＴ信号を発生するように
制御及びタイミング信号がＤＭＡ制御装置から出 され、引きつづいて、読出しオペレーシ ヨンが、デイスプレイ・リスト・カウン タ８２により出されたアドレスで指定さ ３れたメモリ
場所の内容を、データバス６０を経てインストラクシヨ
ン・レジス タ８８へ送る。

代表的には、この第１インストラクシヨンにより、多く
の帰線消 去水平ライン（すなわちインストラクシ ４ヨン黒１）
が発生される。

各水平ラインが発生されると、ラインカウンタ９６は、
ＤＭＡ制御装置９０によりインクリメン トされる。

インストラクシヨンにより発生が指定された最後の水平
ラインの終了 において、インストラクシヨンのデータ・ビツトＤ６−
Ｄ４とラインカウンタ９６ 間の比較が比較回路９８により行なわれ る。

（データ・ビツトＤ６−Ｄ４は、ＤＭＡ制御装置９０か
らの信号の制御及 び管理下で、マルチプレクサ（ＭＰＸ） ９５を経て比較回路９８に送られる。

）比較回路９８はラスト・ライン信号を出 力し、この信号は信号ライン１００を経 てＤＭＡ制御装置９０へ送られる。

最後に発生された水平ラインにすぐ続く水平 帰線消去期間中、ＤＭＡ制御装置９０は 信号を発生し、この信号は、デイスプレ イ・リスト・カウンタ８２の内容を１つ だけインクリメントし、メモリ装置４２ をアドレスし、丁度完了したブランク・ インストラクシヨンに続く次の順次イン ストラクシヨンを得る。

代表的には、プレイフイールド・オブ ジエクト・インストラクシヨンがデイス プレイされる場合、次のインストラクシ ヨンは、論理１にセツトされたフラツグ・ビットＤ６を
伴うインストラクシヨン黒 ２−６のうちの１つである。

そのインストラクシヨンにより、２つのことが指定 される。

ＤＭＡ制御装置９０は、インストラクシヨンがインスト
ラクシヨンレジ スタ８８にいつ送られ、かつ、制御装置 ９０によりいつデコードされるかを認識 し始める。

（１）インストラクシヨンは、メモリ装置４２中で今送
られたインストラクシヨン・バイトのメモリ場所にすぐ
続 くメモリ場所に配置されており、２つの 付加バイトを伴つた３−バイト・インス トラクシヨンである。

（２）これら２つのバイトは、デイスプレイされるグラ
フイツク情報を含み、多くの他のメモリ場所が 連続して続くメモリ場所を示している。

一旦インストラクシヨンが３−バイト、 メモリマップ・モード・インストラクシ ヨンに決定されると、デイスプレイ・リ スト・カウンタ８２は適切にインクリメ ントされ、そして、第１インストラクシ ？ ？ ？ ？ ヨンに続くデータの２−バイトは、メモ リ装置４２からデータバス６０を経てメ モリ走査カウンタ８４へ連続して転送さ れる。

デイスプレイ・リスト・カウンタのインクリメントを含
む、２バイトの転 送はＤＭＡ制御装置９０により発生され た信号の制御と管理下で行なわれ、また この転送に先立つて、ＨＡＬＴコマンド が行なわれている。

メモリ走査カウンタ８４は、グラフイ ツク・データを含むバイトの一連のリス トの第１のアドレスを含む。

ＤＭＡ制御装置９０は、メモリ走査カウンタ８４の 内容を（アドレスバス６２を経てメモリ 装置４２に送られる）アドレスとして用 いて、メモリ読出しオペレーシヨンを開 始する。

そのようにアクセスされたインフオメーシヨンのバイト
は、メモリ装置 ４２からデータバス６０を経てデイスプ レイＲＡＭｌｌ４に送られ、このＲＡＭＳｌｌ４に当該
バイトが記憶される。

同時に、ＤＭＡ制御装置９０の制御下で、情 報は、マルチプレクサ１２０を経てプレ イフイールド・グラフイツク・シフトレ ジスタ１２２に送られる。

ＤＭＡ制御装置９０からの制御信号に従つて、レジス タ制御装置１２１は、シフトレジスタ １２２へ送るため、４つのクロツク信号 の１つ（２ＣＬＫ．ＣＬＫ．ＣＬＫ／２、又はＣＬＫ／
４）を選択する。

その後、グラフイツク情報のバイトは、 プレイフイールド・グラフイツク・シフ トレジスタ１２２からクロツクアウトさ れ、かつ、信号ライン１２３ａ又は両信 号ライン１２３ａ，１２３ｂ（１度に１．１又は２ビツ
トシフトされるべきかどうかに依存する）を経てプレイ
フイールド・ エンコード論理回路１２４へ送られる。

プレイフイールド・エンコード論理回路 １２４で、そこに供給されるビツト又は ・バイトの状
態に従つて、４つの出力ラインＰＦＯ，ＰＦｌ，ＰＦ２
又はＰＦ３の １つが活性化される。

オペレーシヨンは、次のように引き続 き行なわれる。

グラフイツク情報の一連に配列された複数のバイトは、
メモリ装 置４２からプレイフイールド・ジエネレ ータ４４Ａに転送される。

プレイフイールド・ジエネレータが各バイトを受取る と、それはデイスプレイＲＡＭｌｌ４ （各バイトが記憶される）を経てシフト レジスタ１２２に配置され、そこで出力 ラインＰＦＯ−ＰＦ３の１つに現われる ビデオ情報に変換される。

このビデオ情報は優先エンコーダ１４４（第４Ｂ図） に送られ、以下に詳細に述べるように色 −輝度レジスタ１７６の１つを選択する のに用いられる。

実行されているインストラクシヨンが、 メモリマツプ・グラフイツクの１つのラ インだけを発生するインストラクシヨン （たとえ工インストラクシヨン黒２、 ３又は５）の場合、新しいインストラク シヨンは、完了した水平ラインに続く水 平帰線消去期間中インストラクシヨン・ レジスタ８８に送られなければならない。

一方、実行されているインストラクシヨ ンが、デイスプレイの２、４又は８ライ ンを必要とする場合（たとえばインスト ラクシヨンＪｆ）．４、６又は７一９）、デイスプレイ
ＲＡＭｌｌ４に現在含まれているグラフイツク情報が用
いられる。

この手順は第９図に示されている。

第４Ａ図及び第９図では、表１のイン ストラクシヨン洗８が実行されていると 仮定する。

さらにインストラクシヨンのフラツグ・ビツトＤ６が論
理１にセツト されていると仮定する。

この論理１は、インストラクシヨンが３バイト・インス トラクシヨンで、２つの付加バイトに、 用いられるグラフイツク情報のアドレス が含まれていることを示す。

メモリ装置４２のセクシヨン４２′に配置されているの
は、多くの連続配列の１−バイト・メ モリ場所で、このメモリ場所はメモリ場 所３５０ａ−３５０ｅを含み、各メモリ 場所はグラフイツク情報を含む。

インストラクシヨンがインストラクシヨン・レ ０′ ジスタ８８に送られ、アドレスの２−バ イトがメモリ走査カウンタ８４に送られ た後、プレイフイールド・オブジエクト・ジエネレータ
は、メモリ走査カウンタ ８４により送られたアドレス信号を用い ５て、メモリ
装置４２の連続アクセスを開始する。

メモリセクシヨン４２′のメモリ場所の内容は、１度に
１バイト、デイス プレイＲＡＭｌｌ４に連続して送られ、 かつ、そこに一時記憶される。

各バイト ｌがデイスプレイＲＡＭｌｌ４に送られると
、バイトは、すぐ読出されマルチプレ クサ１２０を経てシフトレジスタ１２２ に送られる。

シフトレジスタ１２２は、前述のように信号ライン１２
３ａを経て １プレイフイールド論理回路１２４に情報
を転送し、そこで第９図示のコードを用 いて出力ラインＰＦＯ又はＰＦｌの１つ が選択される。

グラフイツク情報は、選択された ＰＦＯ又はＰＦｌラインにより特定され た色一輝度値として、デイスプレイ装置 ２２に現われる。

一旦インストラクシヨンの第１すなわち最初の水平ライ
ン ３５４が完了されると、ラインを発生す ２るのに用い
られたグラフイツク情報は、それらがメモリ装置４２に
あつた時と同 様の配列で、デイスプレイＲＡＭｌｌ４ に記憶されたままとなる。

次の３つのライン３５６，３５８，３６０は、デイス
３プレイＲＡＭｌｌ４からグラフイツク情報を連続して
アクセスすることにより発 生される。

このように、ライン３５６，３５８，３６０のアクテイ
ブ走査中、デ イスプレイＲＡＭｌｌ４は、ＤＭＡ制御 ３装置９０か
らの適当なタイミング及び制御信号に応じて、ＲＡＭア
クセス・カウ ンタ１１６によりアドレスされる。

インストラクシヨンにより発生される最終水 平ライン３６０の完了で、ラスト・ライ ４ン信号が比
較回路９８により発生され新しいインストラクシヨンの
フエツチを開 始する。

前述のように、インストラクシヨン （インストラクシヨンＪｆ６．８）により、シフトレジ
スタ１２２から信号ライン１２３ａを経てプレイフイー
ルド・エン コード論理回路１２４へ、グラフイツク と各バイトが１度に１ビツトだけ送られ る。

次に、エンコード論理回路１２４は、信号ラインＰＦＯ
又はＰＦｌを経て、グ ラフイツクを優先エンコーダ１６６と衝 突検出装置１６４（第４Ｂ図）へ送る。

ＰＦＯ又はＰＦｌのうち選択されるのは、信号ライン１
２３ａに現われる信号のバ イナリ状態に依存する。

４つの出力信号 ライン１７２に可動オブジエクトを表わ すグラフイツク情報がない時点を仮定す ると、信号ラインＰＦＯ又はＰＦｌに送 られるプレィフイールドグラフイツク情 報は、色一輝度レジスタ選択装置１７８ のいずれかを選択するのに用いられ、使 用される色及び輝度の値を得る。

第１０図は、プレイフイールド・グラ フイツク信号ラインＰＦＯ−ＰＦ３に対 する色一輝度レジスタ１７６ａ−１７６ｄを伴つた、色
一輝度選択装置１７８の回 路の１部を示している。

第１０図は信号ラインＰＦＯ−ＰＦ３に用いられる選択 論理回路のみを示しているが、可動オブ ジエクト・グラフイツクやそれらに対応 する色一輝度レジスタ１７６用に、同じ ような論理回路を用い得ることは明らか である。

第１０図の選択装置１７８は、レジス タ１７６ａ−１７６ｄの１つに含まれる 色情報の４ビツトを選択するのに用いら れるＡＮＤゲート３７２ａ−３７２ｄを 含んでいる。

同様に、各ＡＮＤゲート３７４ａ−３７４ｄは、それぞ
れへ色 輝度レジスタ１７６ａ−１７６ｄから送 られる輝度情報の３ビツトを有している。

簡単のために、第１０図に示される ＡＮＤゲート及び０Ｒゲートは、個々の ゲートとして表わされている。

しかしながら、当業者には明らかなように、前記 個々のゲートは並列構成の多重ゲートで もよい。

たとえばＡＮＤゲート３７２ａが単一２一人力ＡＮＤゲ
ートとして表わ されているが、ＡＮＤゲート３７２ａは ４並列２一人力ＡＮＤゲートでもある。

これはＡＮＤゲート３７２ｂ−３７２ｄ においても同様である。

同様に、各ＡＮＤゲート３７４ａ−３７４ｄは３並 列２入力ＡＮＤゲートである。

各０Ｒゲート３７５ａ−３７５ｂは同様に簡単化 されている。

しかしながら、０Ｒゲート３７５ａ，３７５ｂは、ＡＮ
Ｄゲート ３７２ａ−３７２ｄと３７４ａ−３７４ｄによつて表わ
されるような同様のエネー プリング回路を経て、プレイヤー・ミサ イル色一輝度レジスタ１７６ｅ−１７６ｈ（第１４図）
からの情報を受ける。

従つて、０Ｒゲート３７５ａは４並列８一人 力０Ｒゲートで、一方０Ｒゲート３７６ｂは３並列８一
人力０Ｒゲートである。

ＡＮＤゲート３７２ａ−３７２ｄは、 色一輝度レジスタの１つの４ビツト色情 工報を０Ｒゲ
ート３７５ａに選択的に送り、その後４信号ライン１８
４の色情報を遅 延ラインタツプ選択回路１８２に送る。

同様に、ＡＮＤゲート３７４ａ−３７４ｄは、レジスタ
１７６ａ−１７６ｄの１つ 闘の輝度値を示す３ビツト
内容を０Ｒゲート３７５ｂに選択的に送り、そこから３ −ピツト・デイジタルーアナログ変換器 （ＤＡＣ）３７６に送る。

ＤＡＣ３７６は３ビツト情報を電圧レベルに変換し、 信号ライン１８０を経てビデオ合計器 ５２に送る。

優先エンコーダ出力ライン１−８の１ つだけがいつでもアクテイブである。

優先エンコーダ出力ライン１−８の何れが アクテイブかは、受けとる情報に依存す る。

たとえば、プレイフイールド・グラフイツク信号ライン
ＰＦＯ−ＰＦｌのい ずれかの情報により、優先エンコーダ出 力１−４の１つがアクテイブになる。

次に、アクテイブな優先エンコーダ出力は、ＡＮＤゲー
ト３７２ａ−３７２ｄを経て、どの色−輝度レジスタ１
７６ａ−１７６ｄの４−ビツト部分（色情報を含む）が
４ ０Ｕ 信号ライン１８４で遅延ラインタップ選 択回路１８２に送られるかを選択する。

同様に、色一輝度レジスタ１７６の１つ の３−ビツト部分（輝度情報を含む）は、ＤＡＣ３７６
に送られ、信号ライン １８０に供給される輝度を表わす電圧レ ベルに変換される。

プレイフイールド・グラフイツク・ラ インは、各々優先エンコーダ出力ライン １−４に対応する。

このように、第４Ａ図、第４Ｂ図、第９図、第１０図に
おい て、グラフイツク情報が、グラフイツク・シフトレジス
タ１２２から１度に１ビツ ト送られる場合、プレイフイールド・グ ラフイツク・ラインＰＦＯ又はＰＦｌの １つが、アクテイブになる。

次に（再び、可動グラフイツク情報がないと仮定する）
、信号ラインＰＦＯ又はＰＦｌに各々対応する優先エン
コーダ１６６の出力ライン １−２は、ＡＮＤゲート３７２ａ， ３７４ａ又は３７２ｂ，３７４ｂをエネ ーブルして対応レジスタ１７６ａ又は １７６ｂの内容を選択する。

このように第９図の４デイスプレイ・ライン部分 ２２′に関して、グラフイツク情報が論理ゼロの場合、
ＰＦＯとして示される色及 び輝度は、ＰＦＯレジスタ１７６ａの内 容により指令される。

同様に、論理１は第９図のＰＦＶに示すようなオブジエ
ク トをデイスプレイし、このオブジエクト はＰＦｌレジスタ１７６ｂの内容により 指定される色一輝度を有する。

インストラクシヨン（黒８）（とイン ストラクシヨン遥２、５、６）は、一度 に１ビツト、デイスプレイ装置２２に、 メモリ装置４２のセクシヨンを送りすな わちマツプする。

ここで各ビツトは、デイスプレイされるべき色及び輝度
特徴を 含む２つの対応するレジスタの１つを示 している。

しかしながら表１の他のインストラクシヨン（たとえば
インストラク シヨン黒３、４、７、９）も、このメモ リ・マツプ・モードでプレイフイールド．グラフイツク
を発生する。

もつとも、この表に示すように、情報の各バイトは、 一度に２ビツト、プレイフイールド・エ ンコード論理回路１２４に送られる。

この内容は第１１図に示されている。

３つ のバイト３７７ａ−３７７ｃは、これら がメモリ装置（第３図）からシフト・レ ジスタ１２２（第４Ａ図）へ連続して送 られるように示されている。

すなわちバイト３７７ａが最初に送られ、続いてバ イト３７７ｂ、その後にバイト３７７ｃ が送られる。

ブレイフイールド・オプジエクト・ジエネレータ４４Ａ
が、現在表 Ｉのインストラクシヨン黒３、４、７又 は９のうち１つの制御下にある場合、各 バイトは、グラフイツク・シフトレジス タ１２２から一度に２ビツト、データ ３７８ａ−３７８ｃの圧縮した２×４プ ロツクとして、プレイフイールド・エン コード論理回路へ送られる。

送られた個個のビツトの論理状態に依り、出力ライ ン１２３ａ，１２３ｂに表われる論理信 号は、いつでも４つの可能な状態の１つ になることができる。

第１１図に示すように、これらの状態は、コード化され
、 プレイフイールド・エンコード論理回路 １２４の４つの出力ラインＰＦＯ−ＰＦ３の１つを選択
するのに用いられる。

次に、プレイフイールド・エンコード 論理回路１２４（第４図）に送られるグ ラフイツク情報の各２−ビツト・セグメ ントは、そこ１２４から優先エンコーダ １６６と色一輝度レジスタ選択装置 １７８（第４Ｂ及び１０図）とに送られ る。

後者で情報は、色一輝度レジスタ１７６の１つ（レジス
タ１７６ａ １７６ｄの１つ）の内容を、信号ライン １８４とＤＡＣ３７６へ送るのに用いら れる。

ここで注目すべきことは、第９及び１１図に示された両
例において、論理 ゼロは、１又は２ビットのいずれにしろ、ＰＦＯレジス
タ１７６ａを選択するとい うことである。

インストラクシヨＺ廠１が実行されている時のように、
水平ライ ンのアクテイブ走査中、優先エンコーダ に可動又はプレイフイールド・オブジエ クト・グラフイツク情報が送られない場 合には、レジスタ１７６ａの内容により 指定される色一輝度特性がデイスプレイ される。

本実施例では、デイスプレイ装置２２ によりビデオの特定の水平ラインの構成 に用いられる連続基本ビーム位置の数は、ＣＬＫ信号の
１期間に対応する１６０に 選択されている。

しかしながら、いくつかの画素はこの数字の倍数又は約
数（た とえば、３２０、８０又は４０）から成 り、この目的のために、以下に述べるよ うに複数の倍数クロック速度が使用でき る。

情報は、プレイフイールド・グラフイ ツク・シフトレジスタ１２２から、一度 に１ビット又は２ビツト、４つの可能速 度の１つで、オブジエクト・ジエネレー タ４４により実行されるインストラクシ ヨンに従つて送られる。

使用できる速度は、２ＣＬＫ．ＣＬＫ，．ＣＬＫ／２及
びＣＬＫ／４であり、そのうちＣＬＫは、 タイミング装置５８により発生され、各 ビーム位置指定に関するタイミング信号 である。

このように、どのアクテイブ水平ライ ンも、色一輝度プレイフイールド情報の ３２０、１６０、８０又は４０インクリ メントをデイスプレイする。

たとえば、２ＣＬＫ周波数（約７．２ＭＨｚ）でのシフ
トレジスタ１２２からのデータ転送を 指定するインストラクシヨンｆ）．２は、デイスプレイ
装置２２に示される各アクテイブ水平ライン中に、３２
０色−輝度イ ンクリメントを生じさせる。

一方、インストラクシヨン黒３−６により、シフト レジスタ１２２は、ＣＬＫ（ほぼ３．６ ＭＨｚ）周波数でデータを転送し、情報 の１６０インクリメントまでをデイスプ レイする。

インストラクシヨン黒７と黒８は、ＣＬＫ／２のデータ
転送速度を用 いて、水平（アクテイブ）ライン当り色 −輝度情報の（最大）８０インクリメン トをデイスプレイする。

一方、ＣＬＫ／４を指定するインストラクシヨン黒９は
、 色一輝度情報の４０インクリメントまで をデイスプレイ装置２２に送りデイスプ レイする。

グラフイツク情報がグラフイツク・シフトレジスタ１２
２から転送さ れる速度と、水平ラインにおいて使用で きる色一輝度インクリメントの最大数と の間の相互関係を考察する他の方法は、 デイスプレイ解像度によるものである。

そうすると、インストラクシヨン黒２は、走査されるラ
イン当り３２０インクリメ ントの水平解像度を指定する。

インストラクシヨン黒３−６は、ライン当り １６０インクリメントの解像度を指定す る。

インストラクシヨン黒７と黒８は、ライン当り８０イン
クリメントの解像度 を指定する。

インストラクシヨン黒９は、ライン当り４０インクリメ
ントの解像度 を指定する。

各インストラクシヨンに対して発生さ れるライン数は、インストラクシヨン・ オペレーシヨン・コードすることにより 決定される。

従つて、各インストラクシヨンのオペレーシヨン・コー
ドはＲＯＭ ９４に供給され、水平デイスプレイ・ラ インの数をインストラクシヨンについて 指定するデイジタル情報の４ビツトを含 むＲＯＭのメモリ場所をアドレスする。

ＲＯＭ９４のアドレスされたメモリ場所 の内容は、比較回路９８に送られる。

各ラインが発生された後更新されるライン カウンタ９６は、発生されたラインの数 を計数し、その計数を比較回路に送る。

一致が得られた時、ラスト・ライン信号 ，［が比較回
路９８により発生され、これが、現在のインストラクシ
ヨンの実行が完了 したこと、及び、新しいインストラクシ ヨンが、デイスプレイ・オペレーシヨン を継続するのに得られなければならない ことを示す。

ラスト・ライン信号は、信号ライン１００を経てＤＭＡ
制御装置 ９０へ送られ、それによつてデイスプレ イ・リスト・カウンタ８２の内容を１つ だけインクリメントする。

その後ＤＭＡ制御装置は、メモリ装置４２からインス トラクシヨン・レジスタ８８（第４Ａ図）への次に続く
インストラクシヨンの転送 を管理する。

そのインストラクシヨンはデコードされ、タイミング及
び制御信号 はインストラクシヨンによつて指定され るようにＤＭＡ制御装置９０により発生 され、プレイフイールド・グラフイツク 発生を継続する。

表１のインストラクシヨン黒２−９の １つを用いるメモリ・マップモードは、 次の方法の１つ又はそれ以上を用いるこ とにより、デイスプレイ装置２２に表わ れるプレイフイールド・オブジエクトの 発生を指示することができる。

Ａ．グラフイツクは、インストラクシヨ ン（インストラクシヨン洗２、３、５） 当り１水平ライン、インストラクシヨ ン（インストラクシヨン黒４、６）当 り２ライン、インストラクシヨン（イ ンストラクシヨン，蚤７、８）当り４ラ イン、又は、インストラクシヨン（イ ンストラクシヨン黒９）当り８ライン、 メモリ装置４２からデイスプレイ装置 ２２へ写像（Ｍａｐ）される。

多重ライン発生において、後続ラインは、第１ 水平ラインの複写である。

グラフイツク情報は、第１ライン中デイスプレイ ＲＡＭｌｌ４に記憶されかつ後続ライ ンのためにＲＡＭから引き続き出され る。

Ｂ．メモリ装置４２からのグラフイツク 情報は、一度に２ビツト、ビデオ情報 に変換される。

前者の場合には、デイスプレイするため、２つの可能な
色 輝度特性の１つ（インストラクシヨン 黒２、５、６、８）を選択するのに用 いられる。

後者の場合には、４つの可能な色一輝度特性の１つ（イ
ンストラ クシヨン黒３、４、７、９）を選択す るのに用いられる。

Ｃ．インストラクシヨンに従つて発生さ れる各ラインの水平解像度は、ライン （インストラクシヨンＸ）．１）当り ３２０エレメント、ライン（インスト ラクシヨンＪｆ）．２−６）当り１６０エレメント、ラ
イン（インストラクシヨン屋７及び８）当り８０エレメ
ント、又 は、ライン（インストラクシヨン遥９） 当り４０エレメントとなる。

すべてのプレイフイールドは、メモリ マツプ・モード・インストラクシヨンを 用いてこれを発生することができる。

し １０かしながら、アルフアニユメリツクのようなプ
レイフイールド・オブジエクトに おいては、メモリ装置４２においてメモ リ場所のアドレス可能なプロツクに、グ ラフイツク情報を記憶することが好まし １ｔい。

ここで、各プロツクぱ、デイスプレイされるべき予定の
キヤラクタを示すグ ラフイツク情報を含む。

このモードは“キヤラクタ・ネーム゛モードとして表 わされ以下に述べられている。

（１１）キヤラクタ・ネーム・モード プレイフイールド・グラフイツク情報 は、オペレーシヨン・モードに関係なく 前述の方法でプレイフイールド・オブジ エクト・ジエネレータ４４Ａからデイス ２．プレイ装
置２２へ送られる。

しかしながら、キヤラクタ・ネーム・モードにおい て、グラフイツク情報をメモリ装置４２ からアクセスする方法は、前述のメモリ マップ・モードにおいて用いられる方法 ３とはいくぶ
ん異つている。

さらに、キヤラクタ・ネーム・モードで用いられる各 インストラクシヨン（たとえば、インス トラクシヨンｆｌ）．１０−１５の１つ）により、デイ
スプレイ装置２２上に１つの完 ｊ全な水平行（ＲＯｗ
）アルフアニユメリツク・キヤラクタ情報をデイスプレ
イする ことができる。

デイスプレイされる水平行の各々は、少くとも８つの水
平走査ラ インから成る。

第１２図は、このモードでのオブジエ クト・ジエネレータ４４の動作の図表で ある。

説明上、キヤラクタ・インストラクシヨン３８０（イン
ストラクシヨン黒 １０−１５の１つ）が、メモリ装置４２ （たとえば、メモリ場所２８４（第７図））に記憶され
たインストラクシヨンのリストの次に続くインストラク
シヨンで、ア クテイブ水平走査がデイスプレイ装置 ２２で丁度完了したと仮定する。

ラスト・ライン信号は、前述のように発生され、 ＤＭＡ制御装置９０（第４Ａ図）に送ら れる。

ＤＭＡ制御装置９０の管理と制御下で、水平ラインカウ
ンタ９６はクリア され、そしてインストラクシヨン３８０ は、フエツチされ、インストラクシヨン・レジスタ８８
に記憶され、かつ、デコー ドされて３−バイト・インストラクシヨ ン（たとえば、フラッグ・ビツトＤ６は 論理１にセツトされている。

表１参照）を得る。

３バイト・インストラクシヨン が得られるのは、このインストラクシヨ ンがインストラクシヨン・リスト内で第 １のタイプ（たとえば、キヤラクタ・モ ード）のときで、それは以下の理由から 明らかになろう。

ＤＭＡ制御装置９０の管理下で、かつ、 デイスプレイ・リスト・カウンタ８２の 内容を用いてメモリ装置４２をアドレス し、インストラクシヨン・バイトにすぐ 続いている２バイト３８０ａ，３８０ｂ は、１６−ビツト・メモリ走査カウンタ ８４に送られる。

２つのバイト３８０ａ と３８０ｂは、メモリ場所２９２（第７ 図）のプロツクのアドレスを含む。

プロック２９２の、たとえばＣＮ−Ａとして 示されているメモリ場所は、キヤラクタ・ネームと称さ
れるデータ・ワードを含み、このデータ・ワードは、メ
モリ装置４２ からバイト３８２の連続して配列された ブロツクをフエツチするため、プレイフ イールド・オブジエクト・ジエネレータ ４４Ａにより用いられる。

バイト３８２は、デイスプレイ装置２２に送られるグ ラフイツク情報を含む。

次の水平ライン用のアクテイブ走査が 開始すると、メモリ・プロック２９２を アドレスするためメモリ走査カウンタ ８４の内容を用いて、メモリのバイト ＣＮ−Ａは、ＤＭＡ制御装置９０の管理 下で、それが記憶されるデイスプレイ ＲＡＭｌｌ４とキヤラクタ・ネーム・レ ジスタ１１０へ送られる。

このインストラクシヨンの開始前に、ＭＰＵ４Ｏは、 情報をキヤラクタ・ベース・レジスタ １１２へ送る。

今、ラインカウンタ９６、キヤラクタ・ネーム・レジス
タ１１０． キヤラクタ・ベース・レジスタ１１２の 組合わされた内容を用いて、第１バイト ３８２ａは、メモリ装置４２からグラフ イツク・シフトレジスタ１２２に送られ、かつ、そこか
ら信号ライン１２３ａでプ レイフイールド・エンコード論理回路 １２４へ送られる。

キャラクタ・ベース・レジスタ１１２ はベース・アドレスを含み、このベース・アドレスは、
メモリ装置４２のセクシヨ ンであつて、グラフイツク情報のほぼ １２８個の（８バイト・プロツク３８２ のような）８、１０又は１６−バイト・ プロツク２９０（第７図）を含むセクシ ヨンを、配置するのに用いられる。

代表的にはアスキ（ＡＳＣＩ）フオーマツ トトにおい
て、キヤラクタ・ネーム・レジ スタ１１０は、特定のキヤラクタを表わ す１２８個のプロツク２９０の１つのア ドレスを含む。

最後に、ラインカウンタ９６は、指定されたプロツクの
アドレス こを完成させ、又たとえばプロツク３８２の
バイト３８２ａ−３８２ｈのような各 ブロツクの８つのバイトの１つを指定す るのに用いられる。

インストラクシヨンの第１水平ライン Ｏのアクテイブ
走査中、メモリ走査カウン タ８４は連続してインクリメントされ、 キャラクタ・ネームは、メモリ装置４２ から、記憶のためにデイスプレイＲＡＭ ｌｌ４と、キャラクタ・ネーム・レジス ４夕１１０と
へ送られ、かつ、レジスタ１１０，１１２とラインカウ
ンタ９６の 内容により指定されるメモリ場所の１バ イトのグラフイツク情報は、グラフイツ ク・レジスタ１２２へ送られる。

第１走査ラインの完了で、ラインカウンタ９６ はインクリメントされる。

インストラクシヨンにより要求される残りのデイスプ レイ・ラインの発生に用いられるキヤラ クタ・ネームはデイスプレイＲＡＭ ｌｌ４に今連続して記憶される。

このように（インストラクシヨンの）残りの水 平ライン走査中、キヤラクタ・グラフイ ツク情報は、単にデイスプレイＲＡＭ ｌｌ４の内容をアクセスすることにより 得られ、キヤラクタ・ネーム・レジスタ １１０を更新する。

グラフイツク情報は、第１ラインと同様にして転送され
る。

各水平ラインの終りで、ラインカウンタ ９６は、インクリメントされる。

前記表のインストラクシヨン．／Ｆ６ｌＯを実行すると
仮定すると、８つの連続水 平デイスプレイ・ラインから構成され、 ２０キヤラクタから成る水平列３８６が、デイスプレイ
装置２２にデイスプレイさ れる。

このインストラクシヨンの完了で、次に続くインストラ
クシヨン３８１は、 インストラクシヨン・レジスタへ送られ、これは表１の
インストラクシヨンの１つ でよく、たとえば、他のキャラクタ・モ ード・インストラクシヨンＡ６．ｌＯでもよい。

インストラクシヨンのフラツグ・ビツトが論理ゼロ（１
−バイト・インスト ラクシヨンを示す）にセツトされている と、キヤラクタ・ネーム２９２のリスト は、最終インストラクシヨン３８０がな くなつた点から継続する。

他方、インストラクシヨン３８１がメモリ装置４２の どこか他の場所に記憶された、配列され たキヤラクタ・ネームのリストを示す場 合は、インストラクシヨンのフラツグ・ ピツトＤ６は論理１にセツトされる。

これは、インストラクシヨン３８１にすぐ 続き、メモリ走査カウンタ８４へ送られ る２バイトの存在を示す。

本発明のもう１つの特徴に注意された い。

すなわち、同じアドレス及びグラフイツク情報が、１つ
以上のインストラグ シヨンにより操作され得る点であつて、 このときデイスプレイされシりは同じグ ラフイツク情報だが、デイスプレイ装置 ２２上の寸法が異なつている。

たとえば、キヤラクタの水平列（ Ｓｗａｔｈ）３８６
が、インストラクシヨン魔１１の実行により発生される
鳴合、列（ Ｓｗａｔｈ）３８６の垂直寸法は引き伸ば
され得るので、同じ情報はデイスプレイ装置２２に水平
列 ３８８として表わされる。

グラフイツク情報の各バイトは、１度だけデイスプレ イされる。

これは、１行おきの水平ラインごとに、ラインカウンタ
９６を牟にイ ンクリメントすることにより簡単に行な われる。

オプジエクト・グラフイツク・ジエネ レータ４４（第３図）は、デイスプレイ・リスト・カウ
ンタ８２（第４Ａ図）から 出力のアドレス信号により示されたメモ リ場所に記載のデイスプレイ・インスト ラクシヨンのリストを、メモリ装置４２ から連続的にアクセスする。

オブジエクト・グラフイツクのデイスプレイ・フイ ールドの終りが、通常底部水平ライン走 査に又はこの近くに到達すると、デイス プレイ・リスト・カウンタ８２は、オブ ジエクト・グラフイツクの次のデイスプ レイ・フィールドの発生を開始するため、リストの第１
デイスプレイ・インストラ クションに戻されなければならない゜従 つて、この目的のために、ジアップ・イ ンストラクシヨン（インストラクシヨン 慮１６）が用いられる。

オブジエクト・グラフイツク・ジエネレータ４４の直接 動作用のデイスプレイ・インストラクシ ヨンのリストは、すべて、その最後イン ストラクシヨンが３−バイト・ジアップ・インストラク
シヨンである。

最後の２−バイトιＫこのリストの第１デイスプレ イ・インストラクシヨンのアドレスを含 む。

ジアップ・インストラクシヨンの実行中、２バイトのア
ドレスは、メモリ装 置４２からデイスプレイ・リスト・カウ ンタ８２のバツフアレジスタ（図示せず）に送られる。

バツフア・レジスタの内容は、その後デイスプレイ・リ
スト・カウ ンタ８２に送られて、アドレス・カウン タ８２により出力されるアドレス信号と なり、メモリ４２のメモリ場所をアドレ スする。

このメモリ装置４２は、オブジエクト・グラフイツク・
のデイスプレイ・フイールドを発生し、かつ、これをデ
ィ スプレイ装置２２にデイスプレイするの に用いられるリストの第１デイスプレイ・インストラク
シヨンを含んでいる。

場合によりオブジエクト・グラフイツ クのデイスプレイ・フイールドが早く終 ると、つまりいくつかの水平ラインが早 く終了すると、論理１にセツトされたフ ラツグ・ビツトＤ６を有するジアップ・ ィンストラクシヨン（インストラクシヨ ンＡ６．ｌ６）が用いられる。

この場合、ジアップは前述したように行なわれる。しか
しながら、オブジエクト・グラフイツ ク・ジエネレータのそれ以上のオペレー シヨンは、デイスプレイ装置２２の垂直 帰線期間の終了まで停止（Ｈａｌｔ）される。

ＤＭＡ制御装置９０によるモニタによつて垂直帰線期間
の終了が検出されると、 ＤＭＡ制御装置９０は、タイミング及び 制御信号を出力し始め、デイスプレイ・ インストラクシヨン・リストを連続して 送りかつこれを実行し、再びオブジエク ト・グラフイツクのデイスプレイ・フイ ールドが発生される。

Ｂ．可動オブジエクト発生 グラフイツク情報は、ＭＰＵ４Ｏ又はメ モリ装置４２の何れかから、可動オブジエクト・ジエネ
レータ４４Ｂ（第４Ｂ図）のグラフイツク・レジスタ１
５２へ、送られる。

後者の場合、プレイフイールド・オプジエクト・ジエネ
レータ４４Ａ（第４Ａ図）は、その転送を管理かつ匍脚
する。

第４Ａ図、第４Ｂ図、第１４図において、可動オブジエ
クトＤＭＡカウンタ８６（第１３図により詳細に示され
ている）は、３つのセクシヨンから成り、このセクシヨ
ンの内容は、プレーヤ及びミサイル・グラフイツク情報
用にメモリ装置４２をアドレスするのに用いられる１６
ビツト・アドレスを構成する。

第１３図に示すように、カウンタ８６は６一ビツト・ラ
ツチ８６ａ１モジユロ一５カウンタ８６ｂ、７ービツト
・カウンタ ！８６ｃとから成る。

６−ビツト・データ・ ラツチ８６ａの内容は１６−ビツト・アドレスの最上桁
ビツトを構成し、一方モジユロ一５カウンタ８６ｂと７
ービツト・カウンタ８６ｃの内容は各々残りのアドレス
を構成する。

カウンタＧζモジユロ５カウンタ８６ｂ を５つの可能論理状態、０００、００１、０１０、０１
１、１００を通して、インクリメントするクロツクパル
スを、信号ライン８７ａから受けることにより作動する
。

カウンタ８６ｂが、その最大（１００）に到達しかつ次
の（初期）状態（０００）にインクリメントされると、
信号ライン ８７ｂでケタ上げが行なわれ、７ービツト゜ニカウンタ
の内容をインクリメントする。

プレーヤ及びミサイル・オブジエクト用 グラフイツク情報は、メモリ装置４２のメモリ・セクシ
ヨン２８８に配置され、かつ、５つの連続配置された２
５６−バイト・ブ ンロツク２８８ａ−２８８ｅに含ま
れる。

各プロツク２８８ａ−２８８ｅのバイトは、デイスプレ
イ装置２２の水平ライン走査に対応するように、連続的
に配列される。

前述の可動オブジエクト・カウンタ８６Ｊの構成は、次
のように機能する。

６ビツト・データ・ラツチ８６ａの内容は、可動オブジ
エクト・グラフイツクを含むメモリ装置４２のメモリ場
所の特定のセクシヨン ２８８（第７図）を、アドレスする。

モジユ ，口５カウンタ８６ｂは、メモリ・セクシヨン
２８８の５個の２５６−バイト・プロツク２８８ａ−２
８８ｅの１つを順次選択し、一方７ービツト・カウンタ
８６ｃは特定のアドレスされたプロツクから使用できる
ィ２５６バイトの１つを順次選択する。

各プロツク２８８ａ−２８８ｅの各バイトは、デイスプ
レイ装置２２の水平ライン走査に対応する。

２５６−バイト・プロツクの各バイトは、ミサイル・グ
ラフイツク情報Ｍ１−Ｍ４の２−ビツトを含む。

２５６−バイト・プロ ツク２８８ｂ−２８８ｅの各々哄プレー ヤ・オブジエクト４２０−４２６用のグラフイツク情報
を含む。

たとえば、全プロツク２８８ｂは、デイスプレイ装置２
グに送られる０プロツク２８８ｂの各バイトは、配列さ
れた順序でデイスプレイされ、垂直列（Ｓｗａｔｈ）４
３０を形成する。

プレーヤ・オブジエクト４２０を示すグラフイツク情報
は、デイスプレイ装置２７にオブジエクト４２０′とし
てデイスプレイされ、２５６バイト・プロツク２８８ｂ
のその位置に対応する、デイスプレイ上の垂直位置を有
する。

プレーヤ・オブジエクト４２２，４２４，４２６につい
ても同様で、垂直列（Ｓｗａｔｈ）４３２，４３４，４
３６に各々デイスプレイされる。

前述のように、各ミサイル・オブジエク トは、水平デイスプレイ・ライン当り２ビツトだけを必
要とする。

このように、メモリ・プロツク２８８ａから成る各１−
バイト・メモリ場所は、ミサイル・オブジエクトＭ１−
Ｍ４用の２ビツトのグラフイツク情報を含む。

プレーヤ・オブジエクトのデイスプレイと同様の方法で
、ミサイル・グラフイツクＭ１−Ｍ４を示す２５６個の
２−ビツト部分は、垂直列（Ｓｗａｔｈ）としてデイス
プレイされる。

第１３図では、プレーヤ・オブジエクト４２７と４２６
７（デイスプレイ装置２７上）のみが、それらに対応す
るミサイルＭ７とＭ４′を発射したと仮定している。

従つて、ミサイルＭ２ｌとＭ４′用のフロツク２８８ａ
のメモリ場所に含まれているグラフイツク情報は、各々
垂直列（Ｓｗａｔｈ）４３８，４４０としてデイスプレ
イされる。

第４Ａ図、第４Ｂ図、第１３図において、垂直帰線消去
期間申、可動オブジエクト ＤＭＡカウンタ８６は、データバス６０を経てＭＰＵ４
Ｏにより初期アドレスが供給される。

その上、ＭＰＵ４Ｏは、１バイトのデータを８つの水平
位置レジスタ１４０の各々に転送する。

レジスタ１４０の４つは、プレーヤ・オブジエクトの１
つに対応し、そして、レジスタ１４０の残りの４つは、
ミサイル・オブジエクトの各々に対応する。

レジスタ１４０艮デイスプレイ装置２２′上のプレーヤ
又はミサイル・オブジエクトの水平位置を示す情報を含
んでいる。

第１水平アクテイブ・ライン走査に先立つ水平帰線消去
期間（及び後に続く全水平帰線消去期間）中、プレイフ
イールド・オブジエクト・ジエネレータ４４Ａぱ、可動
オブジエクトＤＭＡカウンタ８６の内容をアドレスとし
て用いて、メモリ装置４２の読出しを開始する。

各読出しは、水平帰線消去期間の予定時間中に行なわれ
、かつ、前記読出しに先立つてＤＭＡ匍脚装置９０によ
り発生されるＨＡＬＴコマンドが行なわれる。

可動オブジエクト・ジエネレータ４４Ｂｆ）ＤＭＡレジ
スタ選択論理回路 ２０２は、シンク・ジエネレータ装置 １４６により供給されたＨ−カウンタからのデコードさ
れた出力とともに、ＨＡＬＴコマンドを受け、５つの信
号ラインの１つを経て選択すなわちセレクト信号を０Ｒ
ゲート２０４を介してグラフイツク・レジスタ１５２に
順次発生する。

セレクト信号は、４っの８−ビット（プレーヤ）グラフ
イツク・レジスタ１５２の１つ（すなわち第 １３図示のレジスタ１５２ｂ−１５２ｃ）を選択かつエ
ネーブルして、データバス ６０を経てメモリ装置４２からのグラフイツク情報を受
ける。

ミサイル・オブジエクト用のグラフイツク情報は、一度
に１バィト転送される。

同時に４つの２−ビツト・ミサイル・グラフイツク・レ
ジスタ１５２（第１３図にレジスタ１５２ａとして示す
）は、各水平帰線消去期間毎に一度ロードされる。

各読出しオペレーシヨン（プレーヤ・ミ サイル・グラフイツク用）の終了で、可動オブジエクト
ＤＭＡカウンタ８６（すなわちモジユロ一５カウンタ８
６ａ）Ｇζ信号ライン８７ａを経てＤＭＡ制御装置９０
から送られたインクリメント信号によりインクリメント
される。

可動オブジエクトＤＭＡカウンタ８６の内容哄各水平帰
線 消去期間中、各プロツク２８８ａ−２８８ｅから１つの
メモリ場所をアドレスする。

各アドレスされたメモリ場所の内容は、データバス６０
を経て選択されたグラフイツク・レジスタ１５２（第１
３図の組合わされた４つの２−ビツト・レジスタ１５２
ａ又はプレーヤ・グラフイツク・レジスタ１５２ｂ一１
５２ｅ）に送られる。

各水平ラインのアクテイブ走査中、各水 平位置レジスタの内容は、比較器１４２の対応する１つ
に送られて、信号ライン １４８を経てシンク・ジエネレータ装置 １４６により出された水平カウントと比較される。

水平位置レジスタの内容が、シンク・ジエネレータ装置
１４６により出された水平カウントと整合する時、対応
する比較器１４２はシフト・コマンドを開始しこれをグ
ラフイツク・レジスタ制御装置 １５６へ送る。

次に、レジスタ匍御装置１５６は、対応するグラフイツ
ク・レジスタ１５２（すなわち第１３図に示す４つのミ
サイル・レジスタ１５２ａの１つ又はプレーヤ・レジス
タ１５２ｂ−ｅの１つ）に信号ライン１５４ａ（プレー
ヤ・ビデオ・グラフイツク）又は１５４ｂ（ミサイル・
ビデオ・グラフイツク）の１つを経て、衝突検出装置１
６４にその内容を連続的に送ることをコマンドする。

このビデオ・グラフイツクは又０Ｒゲート１７０を経て
優先エンコーダ１６６に送られる。

優先エンコーダ１６６の機能は、２つ以 上のオブジエクトのグラフイツク情報が、同時にオーバ
ーラツプした場合に、どれをデイスプレイするかを決定
することである。

すなわち、決定は、どのオブジエクトが、他のどのオブ
ジエクトに、オーバーラツプするかについてなされる。

たとえば、第１０図で特に説明したように、プレイフイ
ールド・ジエネレータ４４Ａから信号ラインＰＦＯ−Ｐ
Ｆ３を経て優先エンコーダ １６６に送られるグラフイツク情報は、各各エンコーダ
出力ライン１−４をアクテイ― ― ブにする。

次に、エンコーダ１６６のアクテイブな出力は、色一輝
度レジスタ１７６ａ一１７６ｄの１つの内容を選択する
。

可動オブジエクト・グラフイツクのため の色一輝度選択ｌζ同様の方法で行なわれる。

第１４図に示すように、エンコーダ出力ライン５−８は
、色一輝度レジスタ選択装置１７８に供給され、１つの
プレーヤ・ミサイルの組合わせに対応する色一輝度レジ
スタ１７６ｅ−１７６ｈの１つの内容を選択する。

各ミサイル・オブジエクトは、それに対 応するプレーヤ・オブジエクトの色及び輝度特性を有す
る。

第３図、第４Ａ図、第４Ｂ図、第７図、 第１４図において、垂直帰線消去期間中、ＭＰＵ４Ｏは
、水平位置情報を水平位置レジスタ１４０へ送る。

さらに可動オブジエクトＤＭＡカウンタ８６１ζメモリ
・セクシヨン２８８の第１バイトを示すアドレスを有し
ている。

前記第１バイトは、２５６バイト・プロツク２８８ａの
第１バイト でもある。

各アクテイブ水平ライン走査のすぐ前の各水平帰線消去
期間中、グラフイツク情報の５バイトは、可動オブジエ
クトＤＭＡカウンタ８６により出力されたアドレスを用
いてメモリ装置４２からフエツチされる。

５つのバイトの各々は、５つのプ ロツク２８８ａ−２８８ｅの異る１つから選択される。

水平ラインの連続的なアクテイブ走査中、ウインドウが
作られてグラフイツク情報が選択装置１７８に送られる
。

この選択装置で、この情報は、色一輝度情報に変換され
、その後デイスプレイ装置 ２２に送られる。

前述のメモリ場所の各プロツク２８８ａ −２８８ｅ内に含まれたグラフイツク情報のこの転送方
法は、デイスプレイ装置２７上に各プロツクを有効に写
像（Ｍａｐ）している。

この方法でデイスプレイされたオブジエクトの水平移動
は、それに対応する水平位置レジスタ１４０の内容を単
に変えることにより行なわれる。

これは、オブジエクトーグラフイツクの移動を行なうだ
けでなく、オブジエクトに伴う全垂直列を移動する。

たとえばメモリ場所のプロツク２８８ｂに対応する列（
Ｓｗａｔｈ）４３０について考えると、プレーヤ入力制
御装置１８（第３図）の操作に応じて、ＭＰＵ ４Ｏは、デイスプレイ装置２７上のプレーヤ・オブジエ
クト４２０に対する新しい相対水平位置を計算する。

次の垂直帰線消去期間中、ＭＰＵ４Ｏは、新しい水平位
置情報を、オブジエクト４２０７に対応する水平位置レ
ジスタ１４０の１つに書込む。

各デイスプレイ・フイールド中、グラフイツク情報のプ
ロツク２８８ｂは、可動オブジエクト・ジエネレータ４
４ｂに順次送られ、その後、それが最終的にデイスプレ
ィ装置２７に送られ、そこで、列（Ｓｗａｔｈ）４３０
として再びデイスプレイされるが、右又は左に移動され
ている。

可動オブジエクト・グラフイツクの垂直 移動は、オブジエクトグラフイツクを、 そのプロツク中のある場所から除去し、かつ、同じプロ
ツクの新しい場所へそれを再び書込むことにより行なわ
れる。

たとえば、垂直帰線消去期間中、メモリ場所のプロツク
２８８ｂに含まれるオブジエクト・グラフイツク情報４
２０（第１３図）は、読出されて、オブジエクト・グラ
フイツク ４２１として示されるプロツクの新しい場所へ送られる
。

その後オブジエクト・グラフイツク４２０は、消去され
る。

次のアクテイブ・デイスプレイ・フィールド沖、新しい
オブジエクトグラフイツク４２１は、オブジエクト４２
１′としてデイスプレイ装置２２上に現われる。

Ｃ．衝突検出 各可動オブジエクト用のグラフイツク情 報は、相互間及びプレイフイールド・オブジエクトと、
時間的一致性について比較されて、衝突が決定される。

衝突検出装置１６４（第４Ｂ図）は、多くのＡＮＤゲー
ト（図示せず）を含み、このゲートは、可動及びプレイ
フイールド・オブジエクト間の時間の一致を決定するの
に用いられる。

このような決定は、１６個の４−ビツト衝突検出レジス
タ１６５の１つ又はそれ以上に送られる。

第４Ｂ図及び第１５図を参照して、特定の可動オプジエ
クト（ここではプレーヤ２）の衝突検出について述べる
が、この説明は、残りのプレーヤ及びミサイル・オブジ
エクトについても同様に適用できる。

図示されているように、プレーヤ２・グラフイツク・レ
ジスタ１５２ｃからのグラフイツク情報は、衝突検出装
置１６４に含まれる４つのＡＮＤゲート１６４ａ一 １６４ｄに送られる。

ＡＮＤゲート１６４ａ一１６４ｄの各々への第２入力は
、プレイフイールド・オブジエクトに対するグラフイツ
ク信号ラインＰＦＯ−ＰＦ３である。

グラフイツク・レジスタ１５２０からの グラフイツク情報信号が、プレイフイールド・グラフイ
ツク信号ラインＰＦＯ一 ＰＦ３の１つに現われるグラフイツク情報信号と、時間
的に１致すると、このような一致すなわち衝突を示す信
号は、４−ビツト・データ・レジスタ１６７に送られ、
そこで信号は一時記憶される。

データ・レジスタ１６２１に今記憶された時間一致情報
は、ＭＰＵ４ＯがＲＥＡＤコマンドを開始する時レジス
タ１６２′を読出されるべき“メモリ場所”として指定
するアドレスをアドレスバス６２に出すと、 ＭＰＵ４Ｏ（第３図）ぅ連続的に送られる。

データ・レジスタ１６７のアドレスは、レジスタ選択装
置２００（第４Ｂ図）に送られ、そこでアドレスをデコ
ードし、レジスタ１６７に供給されるエネーブル信号を
出力し、レジスタの内容がデータバス６０に出されてＭ
ＰＵ４Ｏへ送られる。

普通、ＭＰＵ４Ｏは、垂直帰線消去期間 ごとに、同様の方法で全１６イ段ｏ衝突検出レジスタ１
６５を読出す。

１６の衝突検出 レジスタ１６５に含まれる情報が、ＭＰＵ４Ｏに送られ
た後、書き込みコマンドを開始する。

アドレスバス６２に出されたアドレスは、レジスタ選択
装置２００によりデコードされてクリア（ＣＬＲ）信号
を発生し、この信号は衝突検出レジスタ１６５へ送られ
てそれらの内容を同時にクリアする。

ＭＰＵ４Ｏにより衝突検出レジスタ１６５から得られる
衝突情報は、システム・オペレーシヨンのモードに従つ
て種々の目的に用いられる。

たとえば、可動１ターゲツト”オブジエクト（たとえば
ボール）とプレイフイールド“境界線゛オブジエクト間
の衝突に関する情報は、ＭＰＵ４Ｏにターゲツト・オブ
ジエクトの移動の方向を変えさせる。

又プレーヤ・オブジエクトとミサイル・オブジエクト間
の衝突を示す情報【ζＭＰＵ４Ｏに、プレーヤを示すグ
ラフイツク情報を変更させて爆発したようにデイスプレ
イする。

衝突情報により、ＭＰＵ４Ｏは、適当なスコア表を作成
できる。

ｄ オペレーシヨン システム１０は、２本の基本モード・オ ペレーシヨンを有し、これはシステム１０に適当なオペ
レーテイング・プログラムを与えることにより選択され
る。

第１モードで動作する場合、システム１０は、プログラ
ム可能なはん用コンピユータとして機能する。

第２モードのオペレーシヨン（ζシステム１０にビデオ
・ゲーム装置として機能させる。

システム１０にオペレーテイング・プロ グラムを与えるいくつかの方法がある。

それによりオペレーシヨン・モードが選択される。

オペレーティング・プログラムを含むＲＯＭカートリツ
ジ３３は、カートリツジ容器３２（第２図）に挿入され
る。

又、オペレーテイング・システム・プログラムは、たと
えば、デイスク装置１５又は力セツト（テープ）装置１
６のような周辺装置に記憶される。

このように記憶された所望のオペレーテイング・プログ
ラムは、選択された周辺装置からメモリ装置４２の ＲＡＭセクシヨンに読出される。

しかし、システム１０が機能するオペレ ーシヨン・モードの如何に拘らず、第３図の内部回路の
動作は本質的に変りない。

たとえば、システム１０が、たとえば親類、友達の名前
及び他の適当なデータをリストするような、はん用コン
ピユータ情報マネジメントとして機能する時、オペレー
テイング・プログラムは、デイスプレイ装置 ２２にその情報の部分をデイスプレイすることができる
。

このように、オブジエクト゜ジエネレータ４４は、メモ
リ装置４２からデイスプレイ装置２２へグラフイツク情
報を送るように要求される。

オペレーテイング・プログラムは、デイスプレイ・イン
ストラクシヨンのあらかじめ決められたリストを、メモ
リ装置４２のＲＡＭセクシヨン２８４（第７図）に、送
るようＭＰＵ４Ｏに指示し、デイスプレイ・インストラ
クシヨンをＭＰＵ４Ｏが使用できるようにする。

このように、情報はデイスプレイ装置２２を介してユー
ザに示されるが、ＭＰＵ４Ｏは、デイスプレイ・インス
トラクシヨンの部分、主に３−バイト・インストラクシ
ヨンの２バイト・アドレスを修正することができ、それ
によつて、デイスプレイされるグラフイツク情報（たと
えばアルフアニユメリツク・キヤラクタ、ライン、見出
しマ ３ーク等）を含むメモリ装置４２のそれらセクシ
ヨンに、オブジエクト・ジエネレータ４４を指向させる
。

逆に、オペレーテイング・プログラムは、情報がグラフ
のような形態でディスプレイ ６されることを、要求す
ることもある。

従つて、直交座標システムの形態で、プレイフイールド
・デイスプレイがデイスプレイ装置２２を介してユーザ
へ、ディスプレイされ得る。

，さらに、オペレ
ーテイング・システムは、可動カーソルのデイスプレイ
を要求することもある。

このような場合、オペレーテイング・システムは、可動
オプジエクト・ジエネレータ４４Ｂがディスプレイ装置
２２，に構成する垂直コラム用の画像データを含むグラ
フイツク情報のプロツクを含む。

画像データには、カーソル・オプジエクト用のものも含
まれる。

その後ＭＰＵ４Ｏは、可動オブジエクトＤＭＡカウンタ
８６（第４Ａ図）に、カーソル画像データを含むグラフ
イツク情報のプロツクのメモリ装置 ４２内の場所のアドレスを書込む。

ＭＰＵ４Ｏは又ＤＭＡ制御レジスタ１０にゼータ・ソー
トを書込む。

ＤＭＡ制御レジスタの内容は、ＤＭＡ制御装置９０に送
られ可動オブジエクト・グラフイツクがデイスプレイさ
れる。

従つて、ＤＭＡ制御装置９０＆ζ可動オブジエクトＤＭ
Ａカウンタ８６に信号を供給し、前記信号によりＤＭＡ
カウンタ８６は、カーソル用グラフイツク情報を含むメ
モリ装置４２のメモリ場所を順次アドレスする。

ＤＭＡ制御装置は、可動オブジエクト・ジエネレータ４
４Ｂ（第４Ｂ図）のＤＭＡレジスタ選択論理回路２０２
に送られるＨＡＬＴコマンドを発生する。

ＨＡＬＴコマンドにすぐ続いて、ＤＭＡ制御装置９０は
、可動オブジエクトＤＭＡカウンタ８６により与えられ
メモリ場所を示すアドレス信号を用いて、メモリ装置４
２のアクセスを開始する。

同時に、シンク・ジエネレータ１４６により発生された
Ｈ カウンタデコードを用いて、ＤＭＡレジスタ選択論理回
路２０２＆ζ５つのラインの１つにセレクト（ＳＥＬＥ
ＣＴ）信号を発生し、このセレクト信号は、対応するグ
ラフイツク゜７ジスタ１５２に送られる。

セレクト信号は、データバス６０に存在する情報を受け
記憶するように、グラフイツク・レジスタ１５２の１つ
を選択する。

前述のように、グラフイツク・レジスタ１５６の特定の
１つの選択仄可動オブジエクト・ グラフイツクのためメモリ・アクセスが行なわれる水平
帰線消去期間内の特定の時間的区間により、決定される
。

各可動オブジエクトに民グラフイツク情報を受けるた め、各水平ブランク時間に予定の区間が与えられる。

従つて、ＤＭＡ制御装置８０は、これらの予定の時間区
間中にメモリ読出しを開始し、かつ、ＤＭＡレジスタ選
択論理回路２０２は、ＨＡＬＴコマンド及び適当なＨ−
カウンタ・デコードの受取りに応じて、予定の時間区間
に相当する信号ラインのセレクト信号を発生する。

第４Ｂ図に示された０Ｒゲート２０４は、５つの０Ｒゲ
ートとして示され、各々は５つのグラフイツク・レジス
タ１５２の１つに対応する（４つの２−ビツト・ミサイ
ル・グラフイツク・レジスタは、同時にロードされるの
で、そこへ情報を転送するためのシングル１−バイト・
レジスタとして処理される）。

さらに、０Ｒゲート２０４として示された谷０Ｒゲート
は、ＤＭＡレジスタ選択論理回路２０２から受けたセレ
クト信号と、レジスタ選択装置２００からのレジスタ選
択（ＲＥＧ．ＳＥＬＥＣＴ）信号とを有する。

この後者の信号は、グラフイツク情報がＭＰＵ４Ｏによ
りグラフイツク・レジスタ１５２の１つ又はそれ以上に
書込まれる時、用いられる。

デイスプレイ装置２２にデイスプレイさ れたカーソル・オブジエクトの相対水平及び垂直移動は
、ＭＰＵ４Ｏにより前述のような方法で行なわれる。

新しい水平位置情報は、垂直帰線期間中に、可動オブジ
エクト位置レジスタ１４０に書込まれる。

グラフイツク情報のプロツク内の新しい場所へのカーソ
ル・オブジエクト用画像データの書き直しは、垂直帰線
期間中に、ＭＰＵ ４Ｏにより行なわれる。

ＭＰＵ４Ｏにより用いられるデータは、 操縦桿１８又はユーザによるキー２４の動作により与え
られる。

代表的には、操縦桿１８はユーザにより発生される位置
情報を供給し、これは周辺インターフエース装置５０を
経てＭＰＵ４Ｏに送られる。

操縦桿１８は米国特許７ｆ６．４０９１２３４号に示さ
れているような方法で構成することができる。

本発明は、システムのプロセサ装置から ほとんど助けを受けることなく、メモリ装置からデイス
プレイ装置へのグラフイツク情報の転送ができる、プロ
グラム可能なオブジエクト・グラフイツク・ジエネレー
タを有するゼータ処理装置を提供する。

従つて、発生される可動オブジエクトは、水平移動用の
位置決め回路のみを必要とし、それによつて垂直位置決
めするための付加回路を必要としない。

以上本発明を実施するためのベスト・モードについて述
べてきたが、本発明に基づく改良及び変更は可能である
。

【図面の簡単な説明】

第１図は本発明のコンポーネント部分を示した概要図、
第２図は本発明に用いられるランダム・アクセス・モジ
ユールとリード・オンリー・メモリ・カートリツジを収
容するためのメモリ収容部分を、上部分を取りはずして
示したコンソール装置の概要図、第３図は本発明の回路
の全体的プロック図、第４Ａ図および第４Ｂ図は第３図
示のオブジエクト・グラフイツク・ジエネレータのプロ
ツク図、第５図は第３図図示のオーデイオ信号ジエネレ
ータ制御装置のプロツク図、第６図は第５図図示のオー
デイオ制御装置の１つの概要図、第７図は第３図図示の
メモリ装置の構成図、第８図は第３図図示のシリアル（
１／Ｏ）バスに転送される信号を示した図、第９図は第
３図及び第４図図示のオブジエクト・グラフイツク．ジ
エネレータによつてプレイフイールド・オブジエクト・
グラフイツクがいかに発生されるかを示した例、第１０
図は第３図及び第４図図示のオブジエクト・グラフイツ
ク・ジエネレータのカラーー輝度選択装置の概要図、第
１１図はグラフイツク情報のパツキングを示した図、第
１２図はプレイフイールド・キヤラクタを発生するのに
関連して用（・られる間接アドレス技術を示した図、第
１３図は第３図図示のデイスプレイ装置に記憶されかつ
転送される情報を記憶し、転送しかつ伝達するのに用い
られる方法と装置を示した図、第１４図は可動オブジエ
クトに対するカラーー輝度記憶レジスタを示した図、第
１５図リ第４Ａ図図示の衝突検出論理回路の部分を示し
た図である。 １０・・・・・・システム、１２・・・・・・コンソー
ノレ、１４・・・・・・プリンタ、１５・・・・・・フ
ロツピーデイスク、１６・・・・・・力セツト、１８・
・・・・・操縦桿、２２・・・・・・デイスプレイ装置
、３３・・・・・・ＲＯＭカートリツジ、３６・・・・
・吋加メモリ・パツケージ、２４・・・・・・キーボー
ド、４０・・・・・・ＭＰＵｌ４２・・・・・・メモリ
装置、４４・・・・・・オブジエクト・グラフイツク・
ジエネレータ、４６・・・・・・オーデイオ・ジエネレ
ータ、５０・・・・・・周辺インターフエース装置、５
２・・・・・・ビデオ合計器、５４・・・・・・ＲＦモ
ジユレータ、５８・・・・・・タイミング装置、８２・
・・・・・デイスプレイ・リスト・カウンタ、８４・・
・・・・メモリ走査カウンタ、８６・・・・・・可動オ
ブジエクトＤＭＡカウンタ、８８・・・・・・インスト
ラクシヨン・レジスタ、９０・・・・・・ＤＭＡ制御装
置、９４・・・・・・ＲＯＭ、９５，１０８・・・・・
・ＭＰＸ、９６・・・・・・ラインカウンタ、９８・・
・・・・比較回路、１０１・・・・・・ＤＭＡ制御レジ
スタ、１１０・・・・・・キヤラクタ・ネーム・レジス
タ、１１２・・・・・・キヤラクタ・ベース・レジスタ
、１１４・・・・・・デイスプレイＲＡＭｌｌｌ６・・
・・・・ＲＡＭアドレス．カウンタ、１２１・・・・・
・レジスタ制御装置、１２２・・・・・・プレイフイー
ルド・グラフイツク・シフトレジスタ、１２４・・・・
・・プレイフイールド・エンコード論理回路、１４０・
・・・・・可動オブジエクト水平位置レジスタ、１５０
・・・・・・シンク・ジエネレータ、１５６・・・・・
・グラフイツク・レジスタ制御装置、１６４・・・・・
・衝突検出装置、１６６・・・・・・優先エンコーダ、
１７８・・・・・・色一輝度レジスタ選択装置、１８２
・・・・・・遅延ラインタツプ選択装置、２００・・・
・・・レジスタ選択装置、２１６，２３０，２４０・・
・．．．８ビツト・データ・レジスタ、２２８・・・・
・・Ｎ分割カウンタ、２１４・・・・・・オーデイオ制
御装置、２５０，２５６，２６０・・・・・・フリツプ
フロツプ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のディスプレイ・インストラクションの制御に
   応じ且つこの制御のもとで、ディスプレイ・グラフィッ
   ク情報を処理し且つラスタ走査ディスプレイ装置上にデ
   ィスプレイするに適する装置において；複数のアドレス
   可能なメモリ場所を有して前記ディスプレイ・インスト
   ラクションおよびディスプレイされるべき前記グラフィ
   ック情報を記憶するメモリを備え、前記グラフィック情
   報は複数の所定ブロックのメモリ場所に配置されたデー
   タ・ワードとして記憶され、前記ディスプレイ・インス
   トラクションの各々は前記グラフィック情報のディスプ
   レイ特性を部分的に特定するオペレーション・コードを
   含み、前記ディスプレイ・インストラクションの所定の
   ものはディスプレイされるべき前記グラフィック情報を
   含むメモリ場所を示すスタート・アドレスを含んでおり
   ；前記ディスプレイ・インストラクションを実行し且つ
   前記データ・ワードのブロックの指定された部分を前記
   ディスプレイ・インストラクションに応じて選択的に前
   記ディスプレイ装置に転送するグラフィック・ジェネレ
   ータを備え；前記グラフィック・ジェネレータは、 （ｉ）前記メモリから前記ディスプレイ・インストラク
   ションを逐次アクセスする第１アドレス手段と、（ｉｉ
   ）前記ディスプレイ・インストラクションの各各のオペ
   レーション・コードを一時的に記憶するインストラクシ
   ョン・レジスタと、（ｉｉｉ）前記インストラクション
   ・レジスタに接続され、そこに記憶されたオペレーショ
   ン・コードをデコードし且つそれに応じてグラフィック
   発生用諸信号を生じる制御手段と、（ｉｖ）前記グラフ
   ィック発生用諸信号の少なくともいくつかに応じて、前
   記メモリから前記データ・ワードを逐次アクセスする第
   ２アドレス手段であつて、この第２アドレス手段が前記
   第１のアドレス手段により指定されたメモリ場所から前
   記制御手段に伝送された前記スタート・アドレスに前記
   制御手段によりプリセットされる特徴をもつ第２のアド
   レス手段と、（ｖ）前記グラフィック発生用諸信号に応
   じ、前記アクセスされたデータ・ワードを受け且つこの
   データ・ワードを前記オペレーション・コードにより指
   定されたビデオ・データに変換する変換手段とを含むグ
   ラフィック発生装置。 ２ 特許請求の範囲第１項記載の装置において、前記変
   換手段は、１つの水平走査線分の前記グラフィック情報
   を一時的に記憶するバッファ記憶手段と、すぐ後に続く
   複数の水平走査線の間に前記バッファ記憶手段をアクセ
   スし、前記一時的に記憶されたグラフィック情報を逐次
   得てビデオ・データへと変換するようにする手段とを含
   み、１つの水平走査線の前記グラフィック情報を、すぐ
   後に続く複数の水平走査線において複製することを特徴
   とするグラフィック発生装置。 ３ 特許請求の範囲第１項記載の装置において、前記デ
   ータ・ワードがマルチビット・データ・ワードであり、
   かつ、前記変換手段によつて、１度に、Ｎ個の２進並列
   ビットを有するビデオ・データへと変換され、Ｎは前記
   データ・ワードの各々中のビット数以下であることを特
   徴とするグラフィック発生装置。 ４ 特許請求の範囲第３項記載の装置において、Ｎは前
   記ディスプレイ・インストラクションのオペレーション
   ・コードにより指定されることを特徴とするグラフィッ
   ク発生装置。 ５ 複数のディスプレイ・インストラクションの制御に
   応じ且つこの制御のもとで、ディスプレイ・グラフィッ
   ク情報を処理し且つラスタ走査ディスプレイ装置上にデ
   ィスプレイするに適する装置において；複数のアドレス
   可能なメモリ場所を有して前記ディスプレイ・インスト
   ラクションおよびディスプレイされるべき前記グラフィ
   ック情報を記憶するメモリを備え、前記グラフィック情
   報は複数の所定ブロックのメモリ場所に配置されたデー
   タ・ワードとして記憶され、前記ディスプレイ・インス
   トラクションの各々は前記グラフィック情報の第１のデ
   ィスプレイ特性を部分的に特定するオペレーション・コ
   ードを含み、前記ディスプレイ・インストラクションの
   所定のものはディスプレイされるべき前記グラフィック
   情報を含むメモリ場所を示すスタート・アドレスを含ん
   でおり；前記ディスプレイ・インストラクションを実行
   し且つ前記データ・ワードのブロックの指定された部分
   を前記ディスプレイ・インストラクションに応じて選択
   的に前記ディスプレイ装置に転送するグラフィック・ジ
   ェネレータを備え；前記グラフィック・ジェネレータは
   、 （ｉ）前記メモリから前記ディスプレイ・インストラク
   ションを逐次アクセスする第１アドレス手段と、（ｉｉ
   ）前記ディスプレイ・インストラクションの各各のオペ
   レーション・コードを一時的に記憶するインストラクシ
   ョン・レジスタと、（ｉｉｉ）前記インストラクション
   ・レジスタに接続され、そこに記憶されたオペレーショ
   ン・コードをデコードし且つそれに応じてグラフィック
   発生用諸信号を生じる制御手段と、（ｉｖ）前記グラフ
   ィック発生用諸信号の少なくともいくつかに応じて、前
   記メモリから前記データ・ワードを逐次アクセスする第
   ２アドレス手段であつて、この第２アドレス手段が前記
   第１アドレス手段により指定されたメモリ場所から前記
   制御手段に伝送された前記スタート・アドレスに前記制
   御手段によりプリセットされる特徴をもつ第２のアドレ
   ス手段と、（ｖ）前記グラフィック発生用諸信号に応じ
   、前記アクセスされたデータ・ワードを受け且つこのデ
   ータ・ワードを前記オペレーション・コードにより指定
   されたビデオ・データに変換する変換手段と、（ｖｉ）
   前記ビデオ・データをディスプレイする為に使用される
   第２のディスプレイ特性を各々が含む複数の第１バッフ
   ァ記憶手段と、（ｖｉｉ）前記変換手段と前記複数の第
   １バッファ記憶手段とを相互に接続し、前記ビデオ・デ
   ータに応じて前記記憶手段の１つを選択する為の選択手
   段とを含むグラフィック発生装置。 ６ 特許請求の範囲第５項記載の装置において、前記変
   換手段は、１つの水平走査線分の前記グラフィック情報
   を一時的に記憶する第２バッファ記憶手段と、すぐ後に
   続く複数の水平走査線の間に前記第２バッファ記憶手段
   をアクセスし、前記一時的に記憶されたグラフィック情
   報を逐次得てビデオ・データへと変換するようにする手
   段とを含み、１つの水平走査線の前記グラフィック情報
   を、すぐ後に続く複数の水平走査線において複製するこ
   とを特徴とするグラフィック発生装置。 ７ 特許請求の範囲第５項記載の装置において、前記デ
   ータ・ワードがマルチビット・データ・ワードであり、
   かつ、前記変換手段によつて、１度に、Ｎ個の２進並列
   ビットを有するビデオ・データへと変換され、Ｎは前記
   データ・ワードの各々中のビット数以下であることを特
   徴とするグラフィック発生装置。 ８ 特許請求の範囲第７項記載の装置において、Ｎは前
   記ディスプレイ・インストラクションのオペレーション
   ・コードにより指定されることを特徴とするグラフィッ
   ク発生装置。 ９ 特許請求の範囲第５項、第６項、第７項、又は第８
   項記載の装置において、前記第２のディスプレイ特性の
   情報は、前記ビデオ・データをディスプレイする為に使
   用される色及び輝度値を定めることを特徴とするグラフ
   ィック発生装置。 １０ 複数のディスプレイ・インストラクションの制御
   に応じ且つこの制御のもとで、ディスプレイ・グラフィ
   ック情報を処理し且つラスタ走査ディスプレイ装置上に
   ディスプレイするに適する装置において；複数のアドレ
   ス可能なメモリ場所を有して前記ディスプレイ・インス
   トラクションおよびディスプレイされるべき前記グラフ
   ィック情報を記憶するメモリを備え、前記グラフィック
   情報は複数の所定ブロックのメモリ場所に配置されたデ
   ータ・ワードとして記憶され、前記ディスプレイ・イン
   ストラクションの各々は前記グラフィック情報の第１の
   ディスプレイ特性を部分的に特定するオペレーション・
   コードを含み、前記ディスプレイ・インストラクション
   の所定のものはディスプレイされるべき前記グラフィッ
   ク情報を含むメモリ場所を示すスタート・アドレスを含
   んでおり；前記ディスプレイ・インストラクションを実
   行し且つ前記データ・ワードのブロックの指定された部
   分を前記ディスプレイ・インストラクションに応じて選
   択的に前記ディスプレイ装置に転送するグラフィック・
   ジェネレータであつて、（ｉ）前記メモリから前記ディ
   スプレイ・インストラクションを逐次アクセスする第１
   アドレス手段と、（ｉｉ）前記ディスプレイ・インスト
   ラクションの各各のオペレーション・コードを一時的に
   記憶するインストラクション・レジスタと、（ｉｉｉ）
   前記インストラクション・レジスタに接続され、そこに
   記憶されたオペレーション・コードをデコードし且つそ
   れに応じてグラフィック発生用諸信号を生じる制御手段
   と、（ｉｖ）前記グラフィック発生用諸信号の少なくと
   もいくつかに応じて、前記メモリから前記データ・ワー
   ドを逐次アクセスする第２アドレス手段であつて、この
   第２アドレス手段が前記第１アドレス手段により指定さ
   れたメモリ場所から前記制御手段に伝送された前記スタ
   ート・アドレスに前記制御手段によりプリセットされる
   特徴をもつ第２アドレス手段と、（ｖ）前記グラフィッ
   ク発生用諸信号に応じ、前記アクセスされたデータ・ワ
   ードを受け且つこのデータ・ワードを前記オペレーショ
   ン・コードにより指定されたビデオ・データに変換する
   変換手段と、（ｖｉ）前記ビデオ・データをディスプレ
   イする為に使用される第２のディスプレイ特性を各々が
   含む複数の第１バッファ記憶手段と、（ｖｉｉ）前記変
   換手段と前記複数の第１バッファ記憶手段とを相互に接
   続し、前記ビデオ・データに応じて前記記憶手段の１つ
   を選択する為の選択手段とを含むグラフィック・ジェネ
   レータを備え；マイクロプロセサを備え、複数のオーデ
   ィオ信号を発生する手段であつて、前記マイクロプロセ
   サに応じて前記複数のオーディオ信号の１つを選択し且
   つ前記ディスプレイ装置へ伝える手段を含むオーディオ
   信号発生手段を備えたグラフィック発生装置。 １１ 特許請求の範囲第１０項記載の装置において、前
   記オーディオ信号発生手段は、各々が前記マイクロプロ
   セサによりプリセット可能な複数のＮ−分割カウンタを
   含むことを特徴とするグラフィック発生装置。 １２ 特許請求の範囲第１０項記載の装置において、前
   記オーディオ信号発生手段は、（ａ）複数の周波数を含
   む非周期性信号を発生する第１手段と、（ｂ）少なくと
   も第１及び第２の単一トーン・オーディオ信号を発生し
   、前記第１のオーディオ信号は前記第２のオーディオ信
   号よりも高い周波数である第２手段と、（ｃ）前記第１
   手段及び第２手段に接続され、前記マイクロプロセサに
   応じて、前記非周期性信号、第１オーディオ信号及び第
   ２オーディオ信号を前記ディスプレイ装置へ選択的に伝
   えるオーディオ制御手段とを含むことを特徴とするグラ
   フィック発生装置。 １３ グラフィック情報を処理し且つディスプレイする
   に適する装置において、マイクロプロセサと；マイクロ
   プロセサ・インストラクション、ディスプレイ・インス
   トラクション及びディスプレイ・グラフィック情報を記
   憶する為の複数のアドレス可能なメモリ場所を有するメ
   モリ手段と；ユーザーに対して前記グラフィック情報を
   ディスプレイする為、水平走査線のラスタを形成する画
   像形成ビームを利用する型のディスプレイ・ユニットと
   を含み；前記ディスプレイ・インストラクションは順序
   づけられた関係にて記憶されるとともに前記グラフィッ
   ク情報の第１のディスプレイ特性を指定するオペレーシ
   ョン・コードと前記グラフィック情報が位置するメモリ
   場所とを示すスタート・アドレスを含んでおり；更に、
   前記ディスプレイ・インストラクションを実行し且つそ
   れに応じて前記ディスプレイ・ユニットに対して見るこ
   とができるように前記ディスプレイ・グラフィック情報
   の部分を選択的に転送するグラフィック・ジェネレータ
   であつて、（ａ）前記メモリ手段に接続され、そこから
   前記ディスプレイ・インストラクションを逐次アクセス
   する第１のメモリ・アドレス手段と、（ｂ）前記メモリ
   手段に接続され、アドレスされた各インストラクション
   のオペレーション・コードを受け且つ一時的に記憶する
   インストラクション・レジスタと、（ｃ）前記メモリ手
   段に接続された第２のメモリ・アドレス手段と、（ｄ）
   前記インストラクション・レジスタに接続され、その内
   容に応じて、第１の制御信号を供給し、前記メモリ手段
   の前記第１のメモリ・アドレス手段により指定されたメ
   モリ場所から前記スタート・アドレスを前記第２のメモ
   リ・アドレス手段へと転送せしめ且つ前記第２のメモリ
   ・アドレス手段をして前記画像形成ビームに同期して前
   記グラフィック情報を逐次アクセスするようにさせる為
   の制御手段と、（ｅ）前記メモリ手段に接続され、前記
   インストラクション・レジスタの内容に応じて、前記デ
   ィスプレイ・グラフィック情報を受け且つこれを前記オ
   ペレーション・コードにより指定されたフォーマットの
   ビデオ・データへと変換する為の転送手段であつて、前
   記グラフィック情報の複数の第２のディスプレイ特性を
   示す情報を含んでいる第１バッファ記憶手段と、前記ビ
   デオ・データに応じて、前記複数の第２のディスプレイ
   特性の所定の１つを選択する選択手段とを含み、前記第
   １バッファ記憶手段は前記マイクロプロセサに接続され
   且つ前記マイクロプロセサからアドレス可能であつて、
   前記マイクロプロセサに前記ディスプレイ特性情報を転
   送する特性をもつ転送手段とを含むグラフィック・ジェ
   ネレータ を含むグラフィック発生装置。 １４ 特許請求の範囲第１３項記載の装置において、前
   記転送手段は１つの水平走査線分の前記グラフィック情
   報を一時的に記憶する第２バッファ記憶手段と、すぐ後
   に続く複数の水平走査線の間、前記第２バッファ記憶手
   段をアクセスし、前記一時的に記憶されたグラフィック
   情報を逐次得てビデオ・データへと変換するようにする
   手段とを含み、１つの水平走査線分の前記グラフィック
   情報を、すぐ後に続く複数の水平走査線において複製す
   ることを特徴とするグラフィック発生装置。 １５ 特許請求の範囲第１３項記載の装置において、グ
   ラフィック情報はＮ−ビット・データ・ワードの形式で
   あり、前記転送手段は前記グラフィック情報をＭ個の並
   列ビット（Ｍ≦Ｎ）のビデオ・データへと変換する手段
   を含むことを特徴とするグラフィック発生装置。 １６ 特許請求の範囲第１５項記載の装置において、前
   記Ｍは前記ディスプレイ・インストラクションのオペレ
   ーション・コードにより指定されることを特徴とするグ
   ラフィック発生装置。 １７ グラフィック情報を処理し且つディスプレイする
   に適する装置において；マイクロプロセサと；マイクロ
   プロセサ・インストラクション及びディスプレイ・グラ
   フィック情報を記憶する為の複数のアドレス可能なメモ
   リ場所を有するメモリ手段と；ユーザに対して前記グラ
   フィック情報をディスプレイするディスプレイ・ユニッ
   トと；前記デイスプレイ・グラフィック情報の部分を、
   可視化の為、前記ディスプレイ・ユニットに選択的に転
   送するグラフィック・ジェネレータであつて、前記メモ
   リ手段に記憶された複数のディスプレイ・インストラク
   ションであつて、前記グラフィック情報の転送およびデ
   ィスプレイを指定するオペレーション・コードを含むと
   ともに転送されるべき前記グラフィック情報が位置する
   メモリ場所を示すスタート・アドレスを含むディスプレ
   イ・インストラクションと、前記メモリ手段に接続され
   、そこから前記ディスプレイ・インストラクションを逐
   次アクセスする為の第１のメモリ・アドレス手段と、前
   記メモリ手段に接続され、アクセスされた各ディスプレ
   イ・インストラクションのオペレーション・コードを受
   け且つそれを一時的に記憶するインストラクション・レ
   ジスタと、前記メモリ手段に接続された第２のメモリ・
   アドレス手段と、前記インストラクション・レジスタに
   接続され、その内容に応じて、諸制御信号を供給し、前
   記第１のメモリ・アドレス手段により指定された前記メ
   モリ手段のメモリ場所から前記スタート・アドレスを前
   記第２のアドレス手段へ転送せしめ且つ前記第２のアド
   レス手段をして前記グラフィック情報を逐次アクセスさ
   せるようにする制御手段と、前記メモリ手段に接続され
   、前記インストラクシヨン・レジスタの内容に応じて、
   前記ディスプレイ・グラフィック情報を受け且つそれを
   、前記インストラクション・レジスタ内に含まれる前記
   オペレーション・コードにより指定されたフォーマット
   のビデオ・データへ変換する転送手段と、前記ビデオ・
   データを前記ディスプレイ・ユニツトへ伝える手段とを
   含むグラフィック・ジェネレータと から成るグラフィック発生装置。