JPS59225693A - 時分割通話路における時間スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はＰＣＭ時分割交換機の時分割通話路における時
間スイッチに関する。

一般に２この種の時分割通割路に適用される時間スイッ
テはりハイウェイ上に多重化された信号のタイムスロッ
トを移しがえる機能として，１フレーム上の各タイムス
ロットのｒ一夕全それぞれ書込むためのアドレスを有す
る通話メモリ回路を備えてーる。二方，タイムスロット
と同期しているパルスをチャンネルヵウンタで計数し，
その計数出力で上記の通話メモリ回路をアドレスし，前
記各タイムスロットのデータをアドレス順に順番に書込
む。チャンネルヵウンタが一周したら捷だ始めからシー
ケンシャルに書込みを行なう。通話メモリ回路からデー
タを読み出す場合は，別に設けられたアドレス制御メモ
リ回路の各アドレスに上記通話メモリ回路の所望のアド
レステ−タｆ予め書込んでおき，タイムスロットと同期
して読出したアドレスデータによシ通話メモリ回路をア
クセスする。これによって，通話メモリ回路のアｒレス
の内容が，そのタイムスロットにおいて読出され，いわ
ゆるランタゝム読出しが可能となシ，入ハイウェイのタ
イムスロットを出ハイウェイのタイムスロットに対して
入替えることができる。

しかし乍ら，このような従来の時間スイッテにおいては
，複数のハイウェイのデータをそれぞれシリアルーパラ
レルＣ以下Ｓ一Ｐという）変換した後，同時にハイウェ
イごとに備えた複数の通話メモリ回路に書き込んでいた
。そのために，ハイウェイと同数の通話メモリ回路およ
びその制御回路が必要とカシ，価格の上昇を招くという
欠点があった。

本発明の目的は，複数のハイウェイのデータを順次１ビ
ットずつ遅らせ，通話メモリ回路に書込むタイミングを
ずらすことによクて，複数のハイウェイに対し１つの通
話メモリ回路を共用させ，しかもメモリの高速化を必裂
とすることのない経済的な時分割通話路における時間ス
イッテを提供することにある。

本発明によれば，ＰＣＭ時分割交換機の時分割通話路に
おいて，複数の入ハイウェイのデータをこれ等人ハイウ
ェイ間で１ビッｌ・ずつ遅らせる遅延手段と，各ハイウ
ェイごとに設けられ，該遅延手段を介して得られたデー
タのタイムスロットをそれぞれシリアル信号からパラレ
ル信号に変換する複数のｓ−ｐ変換器と，これ等ｓ−ｐ
変換器の出力データをデークパスラインを介してそれぞ
れのフレーム中ノタイムスロットに書込む全アドレスを
有する通話メモリ回路と，該通話メモリ回路のアドレス
数と同数のアドレスを有し，これ等のアトＬ／スに出力
ハイウェイの番号とタイムスロットの番号とが記憶され
るアドレス制御メモリ回路と，１フレームのデータピッ
ト数トシて（１フレームノタイムスロット数）ｘ（１タ
イムスロット当９のデータピット数）をカウントして元
に戻る循環計数型のチャンネルヵウンタと，前記通話メ
モリ回路に対してアドレス指定するために，該チャンネ
ルカウンタの１カウントする時間の前半には該チャンネ
ルカウンタの出カをや後半には前記アドレス制御メモリ
回路の出方をそれぞれ切υ分けによシ選択するデータセ
レクタと，前記チャンネルカウンタの出力をデコードし
て，前記通話メモリ回路に対してリード／ライトするた
めのハイウェイ番号を選択するデコーダ′と，前記アド
レス制御メモリ回路に対してアドレス制御信号を力える
マイクロプロセッサと，各ハイウェイごとに設けられ，
前記通話メモリ回路からデータバスラインを介して読出
されたパラレル信号をそれぞれシリアル信号に変換する
複数のｐ−ｓ変換器と，これ等ｐ−ｓ変換器から得られ
たシリアル信号に対して，複数の出ハイウェイごとに前
記入ハイウェイ間で１ビットずつ遅らしたデニタずれを
揃える補正手段とからなることを特徴とする時間スイッ
チが得られる。

次に，本発明による時間スイッチについて実施例を挙げ
，図面を参照して説明する。

第１図は，本発明による実施例の構成を示すブロノク図
であり，１タイムスロット当りのデータヲ８ヒ７｝＋ハ
イウェイ数を入側と出側それぞれ８本づつにした場合の
例である。図中，ｉ−ｏ〜１−７は８本の入側ハイウェ
イ０〜７のそれぞれの端子であり，アナログーディノタ
ル（Ａ／Ｄ）変換後，時分割多重化されたデータが与え
られる。２−０〜２−７は出側ハイウェイ０〜７のそれ
ぞれの端子である。

３はチャンネルカウンタであり，図示されていない制御
装置から送られるフレームＩ？ルスに同期Ｌて１フレー
ムのデータピット数，即ち（１フレームのタイムスロッ
ト数）×（１タイムスロット当ｔ りのデータビノト数）２カウントして，元に戻る循環計
数型が用いられている。４は通話メモリ回路であシ，（
１フレーム中のタイムスロット数）×（ハイウェイの数
）に相当するアドレスを有し．あるタイムスロットのタ
イミングにおいて前記チャンネルカウンタ３が指定する
アドレスにデータの書込みを行い，その後アドレス制御
メモリ回路（後で述べる）の指定するアドレスからデー
タの読出しが行われる。５ｉ−１．アドレス制御メモリ
回路であ９，通話メモリ回路４と同数のアドレスを有し
，データの下位ビ，ト（実施例では３ビット）を出力ハ
イウェイの番号，上位ビットをタイムスロットの番号と
して書込まれておシ，チャンネルカウンタ３のカウント
に応じて順次読出される。

６はデータセレクタであシ，通話メモリ回路４のアドレ
ス指定のためにチャンネルカウンタ３の１カウントする
時間の前半（ライトサイクル）の出力をチャンネルカウ
ンタ３から与え，後半（リードサイクル）の出力をアド
レス制御メモリ回路５から与えるように切シ分けを行う
。７はデコーダであシ，チャンネルカウンタ３の出力の
下位ビットをデコードして，通話メモリ回路４に対して
リード，ライトするためのハイウェイ番号を選択する。

８はマイクロプロセッサであり，アドレス制御メモリ回
路５の各アドレスに通話メモリ回路４の所望のアドレス
データを書込むとともに，装置全体（図示されていない
）として必要な制御処理動作を行う。

９−０〜９−７はシリアルデータをＡ？ラレルデータに
変換するｓ−ｐ変換器群であシ，各ｓ−ｐ変換器はシリ
アル人力／ノクラレル出力型のシフトレノスタからなっ
ている。とのうち，ｓ−ｐ変換器９−０はハイウェイの
端子１−０に与えられたデータを入力し，Ｓ−Ｐ変換Ｆ
ｒ９−ｉ〜９−７は次に述べるシフトレノスタ群のそれ
ぞれの出力信号を入力とする。１ｏ−１〜１０−７は第
１のシフトレジスタ群１ｏであシ，それぞれの入側ハイ
ウェイ間でｓ−Ｐ変換するタイミングが上記チャンネル
ヵウンタ３の１クロック分ずつ遅れるように，各シフト
レジスタの段数’ｔｌ段，２段，・・・，７段というよ
うに１段づつ増やし，チャンネルカウンタ３のクロック
でシフト動作させるものである。この例では，シフトレ
ジスタ１０−１は１段のシフトレノスタ，ンフトレノス
タ１０−２は２浚のシフトレジスタ，以下同様にしてシ
フトレジスタ１０−７は７段のシフトレノスクである。

なお，端子１−０に与えられたデータのタイミングを：
ｌＪν準にするために，シフトレノスタ１０−ＯＶｉ使
用されていない．，。１１一〇〜１１−７はノやラレル
データをシリアルデークに変換するＰ−Ｓ変撲器群であ
り，各ｐ−ｓ変換器は・やラレル入力／シリアル出力型
のシフトレノスタからなっている。

これ等のｐ−ｓ変換器１１−０〜ｌ１−７は，後で述べ
るシフトレジスタ群のそれぞれに出力信号を与える。１
２−０〜１２−７は第２のシフトレノスタ群１２でちゃ
，前述の第１のシフトレジスタ群によシそれぞれのハイ
ウェイでチャンネルクロックの１クロック分ずつ遅れて
出力したデータのタイミングを一致させるために，シフ
トレジスタ１２−０〜１２−７の段数を．ｘ２Ｌｏ側を
基準にして順に１段ず・つ減らし，チャンネルカウンタ
３のクロノクでシフト動作させるものである。この例で
は，シフトレノスタ１２−０は８段のシフトレジスタ，
シフトレゾスタ１２−１は７段のシフトレジスタ，以下
同様にしてシフトレノスタ１２−７は１段のシフトレジ
スタである。ここで，入ハイウェイの端子１−１〜１−
７のそれぞれに接続された各シフトレジスタの段数と出
ハイウ，エイの端子１２−０〜１２−７のそれぞれに接
続された各シフトレジスタの段数は，同一のハイウェイ
上で両方のシフトレソスタの段数を加えると，いずれの
ハイウェイにおいても，シフトレジスタの加算段数は同
じになる。なお，１３はデータバスを示している。

上記のように構成された実施例の動作について２端子１
−０に接続された入側ハイウェイ０におけるタイムスロ
ットｔｉの通話データが，端子２−１の出側ハイウェイ
１におけるタイムスロットｔ。に出力される場合を例に
挙げて説明する。この場合，端子１−０に接続された入
側ハイウェイ０のタイムスロッ｝ｔ４によりアクセスさ
れるアドレス制御メモリ回路５のアドレスには，マイク
ロプロセノサ８のバスによ９端子２−１の出側ハイウェ
イ１におけるタイムスロットｔに割り当てられたアドレ
スデータが予め書き込まれている。ここで，端子１−０
の入ハイウェイにおけるタイムスロットｔ，０８ビット
の７リアルデータがｓ−Ｐ変換器９一〇によってパラレ
ルデータに変換されるタイミングを（ｔｉ，Ｏ）のタイ
ミングと呼ぶと，この（ｔ，，．０）のタイミングの前
半において，デコーダ７によシｓ−ｐ変候器９−０のダ
ートが開かれ，このＳ−Ｐ変換器９−０によって変換さ
れた／ｅラレルデータはデータバス１３を介して通話メ
モリ回路４に供給される。この時，通話メモリ回路４の
アドレスは，データセレクタ６がチャンネルカウンタ３
側に切替えられているために，チャンネルカウンタ３に
よシ指定される。そして，この指定されたアドレスには
，入ハイウェイ０のタイムスロットｔｉの通話データが
書込まれる。

引き続き，通話データの書込み動作についてのみ説明す
ると，端子１−１に接続されている入ハイウェイ１のデ
ータは，シフトレジスタ１０−１によってチャンネルカ
ウンタ３のｌクロ，ク分だけ端子１−０の入ハイウェイ
よシ遅れてｓ−Ｐ変換器９−１によシ変換が終了する。

この変換終了のタイミングを（ｔｉ．１）と呼ぶことに
する。この（ｔｉ，１）のタイミングでは，デコーダ７
によってＳ−ｐ変換器９−１のダートが開かれる。この
ときのチャンネルカウンタ３のクロックは１クロック分
だけ増加しているので，通話メモリ回路４の（ｔ，；，
０）で書き込まれたアドレスの次のアドレスに，端子１
−１の入ハイウェイのタイムスロッｌ−ｔｉの通話デー
タが書き込まれる。以下同様にして，（”ｔｊ，２）の
タイミングで入ハイウェイ２．（Ｌｉ＋３）のタイミン
グで入ハイウェイ３がら（ｔ，，７）のタイミングで入
ハイウェイ７まで，それぞれのハイウェイのタイムスロ
ットｔｉの通話データがチャンネルカウンタ３によシ順
次通話メモリ回路４のインクリメントされたアドレスに
書き込まれる。人ハイウェイ７のタイムスロットｔｉの
タイミングの書き込みが終了すると，循環的に入ハイウ
ェイ０のタイムス口．，トｔ，；＋＋の通話データがｓ
−Ｐ変ｊメ滞９−０によりパラレルデータに変換される
。この変換が終了するタイミングを（ｔｉ＋１，ｏ）と
すると，上記と同様の方法によ！）（ｔ７＋”ｔｏ）の
タイミングで通話メモリ回路４に書き込まれ，以下（ｔ
，；−＋−＋＞ｉ），（ｔｉ＋１＋２）＋・・・ｒＣｔ
ｉ＋１＋７）＋（ｔｉ＋２＋０）＋（ｔｉ＋２＋１）＋
・・，（ｔｉ＋２．７），・・・＋（ｔＺ＋ｎ＋７）と
いうようにテヤンネルヵウンク３が一巡する壕での間に
，通話メモ１ノ回路４には（タイムスロットの数）×（
・・イウエイの数）分の通話データが曹込まれる。

一方，通話データの読み出しは，前に仮定したごとく，
出Ｎｉ１ノ・イウエイ１に出力される場合について説明
すると，端子１−０に接続されている入ハイウェイＯの
タイムスロットｔｉの８ビットの７ルアルデータがＳ−
Ｐｉ換′器９−０によりノ？ラレルデータに変換される
（ｔ？，，Ｏ）のタイミングの，後半において，データ
セレクタ６はアドレス告１１御メモリ回路５側に切替え
られ，予めマイクロプロセッサ８によ９書込まれている
（ｔ０，１）のタイミングのアドレスデータが通話メモ
リ回路４のアトゝレスに与えられる。かくして，通話メ
モリ回路４のデータバス１３Ｋは，先に（ｔｉ．０）の
タイミングで書込まれていた入／１イウエイＯのタイム
スロットｔ．ｉ．のデータが読出され，とのデ′一夕７
５ｆデコータ″′７により選択されているＰ−Ｓ変換器
１１−０に与えられる。この通話データはｐ−ｓ変換器
１１−１により・ぐラレルからシリアノレ出力に変換さ
れた後，７段のシフトレジスタ１２−１に加えられる。

シフトレジスタ１２−１において，加えられたデークは
各ノ・イウェイ間のタイミングに合わせられた後，端子
２−１に接続された出ノ・イウエイ１のタイムスロット
ｔｉに出力される。他の出ノ・イウエイに対する通話デ
ータの胱出しも，上記と同様に，チャンネルカウンタ３
の１カウントする時間の後半のタイミングにおいて，ア
ドレス制御メモリ回路５に前以って書かれたアドレスデ
ータを通話メモリ回路４のアドレスに指定して行われる
。通話メモリ回路４から読出されたデータは所定のｐ−
ｓ変換器に加えられてシリアルデークに変換されたのち
，シフトレノスタにより各ノ・イウエイ間のタイミング
を合わせて該当する出ノ〜イウエイの端子に出力する。

このような方法によって，任意の入側ハイウェイの任意
のタイムスロットの通話データが所望の出側ノ・イウエ
イの所望のタイムスロットに出力出来ることがわかるで
あろう。

なお，上記の実施例では第１のシフトレノスタ群１０及
び第２のシフトレノスク群■２によって入ハイウェイと
出／１イウエイの間で１タイムスロット分だけ遅れるが
，マイクロプロセッサ８によりアドレス制御メモリ回路
５に書込むアドレスデータを予め１タイムスロット分だ
け進めておくことにより，入ノ・イウェイと出ノ・イウ
エイの時間位置を一致させることが出来る。′＝！だ，
８本の７・イウェイ相互の間のフレームｌ？ルスと予め
チャンネルカウンタ３の１クロック分だけ順に遅らせて
おくことによって，第１のシフトレジスタ群１０及び第
２のシフトレノスタ群１２を省くことができる。

以上この説明によシ明らかなように，本発明によれば，
復敢の入ノ・イウェイのタイムス口、ットを遅延手段に
よシ各７・イウェイ間で１ビノトずつ遅らせて，チャン
ネルカウンタのカウントに従ってただ１つの通話メモリ
回路に筈込み，他方アドレス制御メモリ回路にあらかじ
め書込まれたアドレスを通話メ毛り回路に指定すること
により，読出されたデータを出ハイウェイに出力するこ
とによって，従来，複数の人ノ・イウェイのそれぞれに
接続されたＳ−Ｐ変撲器ごとにそれぞれ通話メモリ回路
を備えねばならなかったのを，１個の通話メモリ回路で
実現することが出来，これによって得られる経済的およ
び実用的な効果は極めて太きい。

【図面の簡単な説明】

第１図は本発明による実施例の構成を示すブロック図で
ある。この図において，１一〇〜１−７は入側ハイウェ
イの端子，２−０〜２−７は出側ハイウェイの端子，３
はチャンネルカウンタ，４は通話メモリ回路，５はアド
レス制御メモリ回路１６はデータセレクタ，７はデコー
ダ，８はマイクロ７０ロセッサ，９−０〜９−７はｓ−
ｐ変換器，１０−１〜１０−７は第１の７７１・レノス
タ，Ｐ−．５ １１−０〜１１−７は学；千変換器，１２−０〜１２−
７は第２のシフトレジスタ，１３はデ−クパスである。 手続補正書（自発） 昭和４年Ｐ月２０日 特許庁長官志賀学殿 １．事件の表示 昭和５８年特許願第１００．６’２７号２．発明の名称 時分割通話路における時間スイッチ ６．補正をする者 事件との関係特許出願人 名称日本通信工業株式会社 ４．代理人〒１０５ 住所東京都港区西新橋１丁目４番１０号第三森ビルｕ５
９１−１５０７−１５２３芦５ 氏名（５８４１）弁理士芦田坦璽 （ほか２名） ５．補正の対象 イ）明細書の発明の詳細な説明の欄 口）明細書の図面の簡単な説明の欄 ／′一＼、 ハ）図面７′？゛一： ６．補正の内容 イ）次のとおり。 （１）明細書第８頁第１１行〜第１３行に「図示されて
いない・・・・・・同期して」とあるのを「パルス発生
回路１４から得られるクロノクパルスにより」と訂正す
る。 （２）明細書第９頁第５行〜第７行に「テータの・・・
・・・書込まれており，」とあるのを「パルス発生回路
１４から得られるクロツクパルスの周期の後半（低レベ
ル時）において，書込まれているアドレスデータが」と
訂正する。 （３）明細書第９頁第１４行に「与えるように切り分け
を行う。」とあるのを「与えるように，両者の出力がパ
ルス発生回路１４のクロノク周期のそれぞれ前半（高レ
ベル時）および後半（低レベル時）の期間に対応して切
り分けられる。」と訂正する。 （４）明細書第９頁第１５行〜第１６行に１下位ビノト
」とあるのを「下位６ビット」と訂正する。 （５）明細書第１０頁第１５行に［チャンネルカウンタ
３」とあるのを「パルス発生回路１４」と訂正する。 （６）明細書第１２頁第６行の「示している。」のあと
に「さらに，１５−０〜１５−７および１６−０〜１６
一７はそれぞれＳ−Ｐ変換器９−０〜９−７およびＰ−
Ｓ変換器１１−０〜１１−７を選択するためのゲートを
示している。このうち，ゲート１５−０〜１５−７のそ
れぞれ一方の入力端にはパルス発生回路１４のクロック
パルスが加えられ，それぞれの他方の入力端にはデコー
ダ７の出力が与えられるようになっており，クロックパ
ルスの移るごとに，その周期の前半でデコーダ出力の与
えられたゲートが開く。また．ゲー｝１６−０〜１６−
７のそれぞれ一方の入力端にはインバータ１７で反転さ
れたパルス発生回路１４の出力が加えられ，それぞれの
他方の入力端にはデコーダ７の出力が与えられるように
なっており，クロックパルスの移るごとに，その周期の
後半でデコーダ出力の与えられたゲー１−，４ｉ開＜，
ｌｅ追加する。 （７）明細書第１３頁第３行に１ゲート」とあるのを「
ゲート１５−ＯＪと訂正する。 （８）明細書第１３頁第２０行に「ゲート」とあるのを
「ゲート１５−１ｊと訂正する。 （９）明細書第１５頁第１２行にＩ（ｔｏ，１）ｊとあ
るのをｒ（ｔ，，１）ｊと訂正する。 （１０）明細書第１５頁第１７行に１このデータがデコ
ー時 ダ７に」とあるのを１このデータは，同Ｖに，ゲー｝１
６−１を介してデコーダ７に」と訂正する。 Ｑｌ）明細書第１５頁第８行に「ｐ−ｓ変換器１１−Ｏ
ｊとあるのを「Ｐ−Ｓ変換器１１−ＩＪと訂正する。 ろ （１２）明細書第１６頁第１８行の「わかるであｌう。 」のあとに「なお，チャンネルカウンタ３はフルカウン
トによりリセソトされると同時に，ストロープパルスＳ
Ｔを出力するムこのストローブバルスＳＴは，その送出
ごとに，図示されていない入ハイウェイ０〜７とそれぞ
れの端末装置との間に挿入されているインタフェースに
おける８つのラインコレクタを駆動する。そして，複数
のタイムスロットに割当てられたデイジタル変換された
データがそれぞれ８つのシインコレクタを介して順次全
ての入ハイウェイに送出され終わるごとに，１フレーム
期間が終了する。１を加入する。 口）次のとおり。 （１）明細書第１８頁第１６行に「バスである。」とあ
るのを「バス，１４はパルス発生回路，１５−０〜１５
−７．１６−０〜１６−７はゲート，１７はインバータ
である。」と訂正する。 ハ）図面の第１図を別紙のものと差替える。 −５７０−

Claims (1)

【特許請求の範囲】
1. １．ＰＣＭ時分割交換機の時分割通話路において，複数
   の入ハイウェイのデータをこれ等人ハイウェイ間で１ビ
   ットずつ遅らせる遅延手段と，各ハイウェイごとに設け
   られ，該遅延手段を介して得られたデータのタイムスロ
   ットをそれぞれシリアル信号からノ４ラレル信号に変換
   する複数のｓ−ｐ変換器と，これ等ｓ−Ｌｐ変換器の出
   力データをデータバスラインを介してそれぞれのフレー
   ム中のタイムスロットに書込む全アドレスを有する通話
   メモリ回路と，該通話メモリ回路のアドレス数と同数の
   アドレスを有し，これ等のアドレスに出力ハイウェイの
   番号とタイムスロットの番号とが記憶されるアドレス制
   御メモリ回路と，１フレームのデータピット数として（
   １フレームのタイムスロット数）ｘ（ｉタイムスロット
   当りのデータピット数）をカウントして元に戻る循環計
   数型のチャンネルカウンタと，前記通話メモリ回路に対
   してアドレス指定するために，該チャンネルカウン゛タ
   の１カウントする時間の前半には該チャンネルカウンタ
   の出力を，後半には前記アドレス制御メモリ回路の出力
   をそれぞれ切シ分けにより選択するデータセレクタと，
   前記チャンネルヵウンタの出力をデコードして，前記通
   話メモリ回路に対してリード／ライトするためのノ・イ
   ウェイ番号を選択するデコーダと，前記アドレス制御メ
   モリ回路に対してアドレス制御信号を与えるマイクロプ
   ロセッサと，各ハイウェイごとに設けられ，前記通話メ
   モリ回路からデータパスラインを介して読出されたパラ
   レル信号をそれぞれシリアル信号に変換する複数のｐ−
   ｓ変換器と，これ等ｐ−ｓ変換器から得られたシリアル
   信号に対して，複数の出ハイウェイごとに前記入ハイウ
   ェイ間で１ビットずつ遅らしたデータずれを揃える補正
   手段とからなることを特徴とする時間スイッチ。 ２，特許請求の範囲第１項に記載された時分割通話路に
   おける時間スイッチにおいて，前記遅延手段が前記複数
   の入ハイウェイのうち，多くとも１つを除くそれぞれに
   接続された複数の第１のシフトレジスタによって構成さ
   れ，これ等第１のシフトレジスタの段数を各人ハイウェ
   イ間ごとに１段ずつ増やし，かつ，前記補正手段が前記
   複数の出ハイウェイのうち，多くとも１つを除くそれぞ
   れに接続された複数の第２のシフトレジスタによって構
   成され，これ等第２のシフトレジスタの段数を各出ハイ
   ウェイ間ごとに１段ずつ減らすことによって，複数の入
   ハイウェイおよび出ハイウェイのうち，それぞれ同一ハ
   イウェイに接続された第１と第２のシフトレジスタのそ
   れぞれの段数の和が各ハイウェイごとに等しくなるよう
   にしたこと全特徴とする時閂スイッチ。