DE3720644A1 - Schaltungsanordnung zur vermittlung von pcm-kanaelen - Google Patents

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Vermittlung von PCM-Kanälen im Basisband gemäß Oberbegriff des Anspruches 1.

Eine solche Schaltungsanordnung ist bekannt geworden durch den Aufsatz "Baseband Switches and Transmultiplexers for use in an On-Board Processing Mobile/Business Satellite System" von Evans et al, ICDSC 7, Seiten 587 bis 592 sowie durch ESA, study of a Satellite Communication System for Wideband Communications (Executive Summary), Contrat Estec No. 4931/81/NL/GM (SC).

Die in der Literatur dargestellten Lösungen sind zum Teil so nicht realisierbar und zum Teil sehr aufwendig, wobei ein Steuerrechner erforderlich ist.

Der Erfindung lag die Aufgabe zugrunde, eine Schaltungsanordnung der eingangs genannten Art anzugeben, welche eine unaufwendige Steuerung aufweist.

Die Lösung dieser Aufgabe erfolgt durch die kennzeichnenden Merkmale des Anspruches 1.

Die erfindungsgemäße Schaltungsanordnung weist die Vorteile auf, daß sie lediglich eine aufwandsarme Steuerung benötigt, daß sie einen hohen Datendurchsatz gewährt, daß sie modular erweiterbar ist, daß sie hoch zuverlässig zu arbeiten im Stande ist, daß sie leistungsarm ist, daß sie hoch integrierbar ist und daß sie sowohl bei Leitungs- als auch bei Paketvermittlungen zu verwenden ist. Sie gestattet eine blockierungsfreie Vermittlung von PCM-Kanälen im Raum- und Zeitbereich.

Es folgt nun die Beschreibung der erfindungsgemäßen Schaltungsanordnung anhand der Figuren.

Die Fig. 1 zeigt das Blockschaltbild eines Ausführungsbeispiels für die erfindungsgemäße Schaltungsanordnung.

In Fig. 2 und in Fig. 3 sind Ausgestaltungen der Erfindung wiedergegeben.

Fig. 4 demonstriert die Vermittlung von 4 Datenblöcken die jeweils an 3 Eingangsports eingehen und an 3 Ausgangsports abgegeben werden.

In Fig. 1 sind die Eingangsports 1, 2 ... n der erfindungsgemäßen Vermittlungseinrichtung erkennbar, an welchen Eingangsports die seriell ankommenden zu vermittelnden Daten anstehen und anschließend in Serien-/Parallelwandlern S/P parallelgewandelt werden und danach in Registern R zwischengespeichert werden. Die zwischengespeicherten Datenblöcke werden nacheinander über eine Sammelleitung beispielsweise in einen linken Speicher 1 eingeschrieben und zwar unter einer Speicheradresse, die fortlaufend hochgezählt wird durch Inkrementbildung.

Mittels eines Zählers, dessen einer Ausgang über ein Tristate-Torelement auf den Adreß-Eingang des Speichers 1 führt, wird die Adressierung der sequentiellen Einspeicherung der Datenblöcke in den Speicher gesteuert.

Über den anderen Eingang des Tristate-Torelements werden die Zieladressen auf den Adreß-Eingang des Speichers eingegeben. Diese Zieladressen können extern geliefert werden, beispielsweise über einen besonderen Signalisierungskanal oder über eine Rahmeninformation (Kopfinformation), oder intern über im Datenblock enthaltene Informationsbits. Zum Auslesen werden nacheinander in Abhängigkeit der einzelnen Zeitschlitze die entsprechend zugeordneten Zieladressen bzw. die den letzteren zugeordneten Speicheradressen aufgerufen und die dort liegenden Datenblöcke in die ebenfalls entsprechende zugeordneten Ausgangs-Schieberegister R aus­ bzw. zwischengespeichert, um anschließend in nachfolgenden Parallel-/Serienwandlern P/S serialisiert zu werden, deren Ausgänge jeweils den entsprechenden Ausgangsports zugeordnet sind. Auf der rechten Seite der beschriebenen Anordnung ist ein weiterer Speicher 2 erkennbar, der auf dieselbe Weise wie der Speicher 1 mit den beiden Sammelleitungen sowie mit dem Zähler verbunden ist. Um einen kontinuierlichen Datenfluß zu ermöglichen, werden die Speicher 1 und 2 abwechselnd beschrieben bzw. gelesen. Dadurch, daß die Einspeicheradresse der Datenblöcke durch Inkrement gebildet werden kann, ist die Steuerung der erfindungsgemäßen Schaltungsanordnung durch einen modulo n-Zähler sehr aufwandsarm realisierbar, so daß kein Steuerspeicher benötigt wird.

Die Zieladresse ZA wird ebenfalls in unaufwendiger Weise in die entsprechende auszulesende Speicheradresse umgesetzt. Dies erfolgt in einem speicherfähigen Baustein ZAU, der über einen Anschluß zum Datenbus verfügt und somit die im Datenblock enthaltene Zieladresse extrahieren kann.

Die Anordnung ist aufgrund ihres modularen Aufbaus zu Systemen beliebiger Größe erweiterbar. Die Abtrennung der Zieladresse von den Informationsbits eines Datenblocks kann natürlich auch an anderer Stelle als der durch die Fig. 1 angegebenen Stelle erfolgen, beispielsweise an den Ausgängen des Serien-/Parallelwandlers S/P.

Eine praktische Realisierung zeigt die Fig. 2, wobei ein System beispielsweise aus 12 Ports besteht, an denen jeweils TDM-Signale mit einer Rahmendauer von 1 ms anliegen. Jeder Rahmen besteht beispielsweise aus etwa 2200 Sprachkanälen zu 64 Bit. Um die Zuverlässigkeit des Systems zu erhöhen, werden 4 Bausteine mit je 4 Eingangs- und 4 Ausgangsports verwendet. Erkennbar ist wiederum ein Doppelspeichersystem RAM, an dessen Datenein- bzw. -ausgang die Parallelein- bzw. -ausgangsschiene der 4 Bausteine zu einem Datenbus verbunden sind. Der Adreß-Eingang der beiden Speicher ist verbunden mit den Ausgängen des Zählers Counter sowie mit einem Zieladreßgeber ZA. Die beiden Speicher weisen beispielsweise eine Kapazität von etwa 1,7 MBit auf. Wie oben schon erwähnt, sind von den 4 identischen Bausteinen insgesamt 12 Ports aktiv, während die restlichen 4 Ports als Redundanz dienen.

Die Fig. 3 gibt ein detaillierteres Blockschaltbild eines Bausteins mit 4 Ein-/Ausgangsports wieder, wobei am Eingang jedes Ports ein Codierer Cod und vor dem Ausgang eines jeden Ausgangsports ein entsprechender Decodierer Dec eingeschleift ist, welcher Codierer einen fehlerkorrigierbaren bzw. korrigierenden Code erzeugt, so daß Einzelfehler korrigiert werden können. Die Serien-/Parallelwandlung bzw. Parallel-/Serienwandlung wird jeweils mit einem Schieberegister Shit-Reg realisiert, während die Register R nach Fig. 1 jeweils durch ein Latch L ausgebildet sind.

In Fig. 4 ist die Vermittlung von insgesamt 12 Datenblöcken DB, in denen die Zieladresse ZA enthalten ist, demonstriert, wobei jeweils 4 Datenblöcke DB an 3 Eingangs-Ports E-Ports eingehen und jeweils 4 Datenblöcke DB an 3 Ausgangs-Ports A-Ports abgehen. Die an den Eingangs-Ports eingehenden Datenblöcke sind numeriert von 1 bis 12; diese Nummern entsprechen beispielsweise der Reihenfolge des zeitlichen Eingangs, und in derselben Reihenfolge werden die Datenblöcke im Speicher unter der Speicheradresse SpA inkremental abgespeichert. Ausgelesen wird in Abhängigkeit von der Zieladresse ZA, jeweils links neben der Datenblock-Nummer DB stehend. Die Zuordnung ist dabei derart gewählt, daß jede 3. Zieladresse ZA = 1, 4, 7, 10 ... dem Ausgangs-Port 1, jede 3. Zieladresse ZA = 2, 5, 8, 11 ... dem Ausgangs-Port 2 und jede 3. Zieladresse ZA = 3, 6, 9, 12 ... dem Ausgangs-Port 3 zugeordnet sind. In entsprechender Weise werden nach einer Vermittlungszeit τ die Datenblöcke DB = 10, 12, 5, 3 ... in dieser Reihenfolge am Ausgangs-Port 1, die Datenblöcke DB = 4, 1, 6, 7 ... am Ausgangs-Port 2 und die Datenblöcke DB = 11 , 9, 2, 8 ... am Ausgangs-Port 3 gesendet.

Claims (8)

1. Schaltungsanordnung zur Vermittlung von PCM-Kanälen im Basisband, wobei die an n Eingangsports ankommenden seriellen zu vermittelnden Daten blockweise parallelgewandelt, in einem Speicher zwischengespeichert und nach dem Auslesen wieder serialisiert n Ausgangsports, die jeweils einer oder mehrerer Zieladressen zugeordnet sind, zugeführt werden, dadurch gekennzeichnet, daß eine erste Zwischenspeicherung der parallelisierten Datenblöcke in n den n Eingangsports zugeordneten Eingangsregistern R erfolgt, daß anschließend eine zweite Zwischenspeicherung in einem RAM-Speicher derart erfolgt, daß die Datenblöcke nacheinander entsprechend ihrer Eingangsreihenfolge unter einer Speicheradresse, die sequentiell hochgezählt wird (Inkrementbildung), eingeschrieben werden und daß die Datenblöcke nach Maßgabe der in der Zieladresse enthaltenen oder der Zieladresse zugeordneten Nummer des Ausgangsports bzw. der Zeitlage ausgelesen und wiederum in n Ausgangsregistern R zwischengespeichert werden, die jeweils den n Ausgangsports zugeordnet sind.

2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß der RAM-Speicher in 2 Hälften (Speicher 1 und 2) aufgeteilt ist, die jeweils abwechselnd ausgelesen bzw. eingeschrieben werden.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das sequentielle Einschreiben der Datenblöcke durch einen Zähler gesteuert wird.

4. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Zieladresse jeweils bei der Serien-/Parallelwandlung der ankommenden Datenblöcke oder bei der anschließenden ersten Zwischenspeicherung in den n Eingangsregistern R von den Informationsbits eines Datenblocks getrennt wird.

5. Schaltungsanordnung nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß die Zieladresse extern geliefert wird, beispielsweise über Signalisierungskanal oder über Rahmeninformation (Kopf-Information).

6. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die ankommenden seriellen Daten jeweils einer Codierung zur Erzeugung eines fehlerkorrigierbaren bzw. fehlerkorrigierenden Codes und die vermittelten abgehenden seriellen Daten jeweils einer entsprechenden Decodierung unterzogen werden.

7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die zu vermittelnden Daten jeweils als TDM-Signale mit einem Rahmen von etwa 2200 Sprachkanälen zu je 64 Bit und mit einer Rahmendauer von 1 ms an einem Eingangsort anliegen.

8. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Bausteine mit jeweils 4 Eingangsports und 4 Ausgangsports verwendet werden.