DE3641561C1

DE3641561C1 - Circuit arrangement for switching PCM channels

Info

Publication number: DE3641561C1
Application number: DE19863641561
Authority: DE
Inventors: Wolfgang Dipl-Ing Grassmann; Walter Dipl-Ing Berner; Guenter Dr-Ing Mueller
Original assignee: ANT Nachrichtentechnik GmbH
Current assignee: Robert Bosch GmbH
Priority date: 1986-12-05
Filing date: 1986-12-05
Publication date: 1988-07-14
Also published as: JPS63160497A

Abstract

The invention relates to a circuit arrangement for switching PCM channels in the base band, the serial data to be switched and arriving at n input ports being parallel-converted block by block, temporarily stored in a memory and, after the reading-out, being supplied serialised again to n output ports, and is characterised by the fact that the parallelised data blocks are first temporarily stored in n input registers allocated to the n input ports, that then a second temporary storage is effected in a RAM memory in such a manner that the data blocks are successively written in under a memory address which is equal to the respective destination address, and that the data blocks are sequentially read out as determined by the number of the output port or the time slot contained in the destination address and are again temporarily stored in n output registers which are in each case allocated to the n output ports (Figure 1). <IMAGE>

Description

Die Erfindung bezieht sich auf eine Schaltungsanordnung zur Vermittlung von PCM-Kanälen im Basisband gemäß Oberbegriff des Anspruches 1.The invention relates to a circuit arrangement for switching of PCM channels in the baseband according to the preamble of claim 1.

Eine solche Schaltungsanordnung ist bekanntgeworden durch den Aufsatz "Baseband Switches and Transmultiplexers for use in an On-Board Proces sing Mobile/Business Satellite System" von Evans et al, ICDSC 7, Seiten 587 bis 592 sowie durch ESA, study of a Satellite Communication System for Wideband Communications (Executive Summary), Contrat Estec No. 4931/81/NL/GM (SC).Such a circuit arrangement has become known through the article "Baseband Switches and Transmultiplexers for use in an on-board processes sing Mobile / Business Satellite System "by Evans et al, ICDSC 7, pages 587 to 592 and by ESA, study of a Satellite Communication System for Wideband Communications (Executive Summary), Contrat Estec No. 4931/81 / NL / GM (SC).

Die in der Literatur dargestellten Lösungen sind zum Teil so nicht reali sierbar und zum Teil sehr aufwendig, wobei ein Steuerrechner erforderlich ist.The solutions presented in the literature are sometimes not real sizable and sometimes very complex, a control computer required is.

Der Erfindung lag die Aufgabe zugrunde, eine Schaltungsanordnung der ein gangs genannten Art anzugeben, welche eine unaufwendige Steuerung auf weist. The invention was based, a circuit arrangement of the task Specify the type mentioned above, which is an uncomplicated control points.

Die Lösung dieser Aufgabe erfolgt durch die kennzeichnenden Merkmale des Anspruches 1.This problem is solved by the characteristic features of Claim 1.

Die erfindungsgemäße Schaltungsanordnung weist die Vorteile auf, daß sie le diglich eine aufwandsarme Steuerung benötigt, daß sie einen hohen Daten durchsatz gewährt, daß sie modular erweiterbar ist, daß sie hoch zuverlässig zu arbeiten im Stande ist, daß sie leistungsarm ist, daß sie hoch integrier bar ist und daß sie sowohl bei Leitungs- als auch bei Paketvermittlungen zu verwenden ist. Sie gestattet eine blockierungsfreie Vermittlung von PCM- Kanälen im Raum- und Zeitbereich.The circuit arrangement according to the invention has the advantages that it le diglich a low-effort control that it needs a high data throughput ensures that it is modularly expandable, that it is highly reliable It is able to work that it is low-performing, that it is highly integrated is bar and that it both in line and in packet switching use is. It allows non-blocking mediation of PCM Channels in space and time.

Es folgt nun die Beschreibung der erfindungsgemäßen Schaltungsanordnung an hand der Figuren. DieThere now follows the description of the circuit arrangement according to the invention hand of the figures. The

Fig. 1 zeigt das Blockschaltbild eines Ausführungsbeispiels für die er findungsgemäße Schaltungsanordnung. In Fig. 1 shows the block diagram of an embodiment for the inventive circuit arrangement. In

Fig. 2 und in Fig. 3 sind Ausgestaltungen der Erfindung wiedergege ben. Fig. 2 and in Fig. 3, embodiments of the invention are reproduced ben.

In Fig. 1 sind die Eingangsports 1, 2, . . . n der erfindungsgemäßen Ver mittlungseinrichtung erkennbar, an welchen Eingangsports die seriell an kommenden zu vermittelnden Daten anstehen und anschließend in Serien-/Pa rallelwandlern S/P parallelgewandelt werden und danach in Registern R zwi schengespeichert werden. Die zwischengespeicherten Datenblöcke werden nacheinander über eine Sammelleitung beispielsweise in einen linken Spei cher 1 eingeschrieben und zwar unter einer Speicheradresse, die gleichzeitig die Zieladresse ist, nämlich Ausgangsport und Zeitlage. Diese Zieladresse ist im Datenblock neben den Informationsbits enthalten, weshalb der Adres seneingang des Speichers 1 wie sein Dateneingang ebenfalls mit der Sammel leitung, die an sämtliche Ausgänge der Eingangsregister R führt, verbunden ist.In Fig. 1, the input ports 1, 2 ,. . . In the switching device according to the invention, it can be seen at which input ports the data to be transferred are coming in series and are subsequently converted in parallel in parallel / parallel converters S / P and are then temporarily stored in registers R. The buffered data blocks are written one after the other via a bus, for example in a left memory 1 , namely under a memory address which is also the destination address, namely the output port and the time slot. This destination address is contained in the data block in addition to the information bits, which is why the address input of the memory 1, like its data input, is also connected to the collecting line, which leads to all outputs of the input register R.

Mittels eines Zählers, dessen Ausgänge auf den Adreß-Eingang des Spei chers 1 führt, wird die sequentielle Ausgabe der Datenblöcke an die einzel nen Ausgangsports 1 bis n gesteuert, wobei der Datenausgang des Speichers 1 über eine weitere Sammelleitung jeweils mit dem Eingang der n Aus gangsregister R verbunden ist, in welchen Ausgangsregistern R die vermit telten Daten zwischengespeichert werden, um anschließend in nachfolgenden Parallel-/Serienwandlern P/S serialisiert zu werden, deren Ausgänge jeweils den Ausgangsports zugeordnet sind. Auf der rechten Seite der beschriebenen Anordnung ist ein weiterer Speicher 2 erkennbar, der auf dieselbe Weise wie der Speicher 1 mit den beiden Sammelleitungen sowie mit dem Zähler ver bunden ist. Um einen kontinuierlichen Datenfluß zu ermöglichen, werden die Speicher 1 und 2 abwechselnd beschrieben bzw. gelesen.By means of a counter, the outputs of the SpeI leads to the address input Chers 1, the serial output of the data blocks is controlled to the single NEN output ports 1 to n, the data output of the memory 1 via a further collecting line respectively to the input of n from gangsregister R is connected, in which output registers R the mediated data are temporarily stored, in order to be subsequently serialized in subsequent parallel / series converters P / S , the outputs of which are assigned to the output ports. On the right side of the arrangement described, a further memory 2 can be seen , which is connected in the same way as the memory 1 to the two collecting lines and to the meter. In order to enable a continuous flow of data, memories 1 and 2 are written or read alternately.

Dadurch, daß die Zieladresse der Datenblöcke gleichzeitig als Speicheradresse dient, wird die Steuerung der erfindungsgemäßen Schaltungsanordnung sehr aufwandsarm, so daß kein Steuerspeicher benötigt wird. Die Anordnung ist aufgrund ihres modularen Aufbaus zu Systemen beliebiger Größe erweiterbar. Die Abtrennung der Zieladresse von den Informationsbits eines Datenblocks kann natürlich auch an anderer Stelle als der durch die Fig. 1 angegebe nen Stelle erfolgen, beispielsweise an den Ausgängen des Serien-/Parallel wandlers S/P.The fact that the target address of the data blocks also serves as a memory address means that the control of the circuit arrangement according to the invention is very inexpensive, so that no control memory is required. Due to its modular structure, the arrangement can be expanded to systems of any size. The separation of the destination address from the information bits of a data block can, of course, also take place at a location other than that indicated by FIG. 1, for example at the outputs of the series / parallel converter S / P.

Eine praktische Realisierung zeigt die Fig. 2, wobei ein System beispiels weise aus 12 Ports besteht, an denen jeweils TDM-Signale mit einer Rah mendauer von 1 ms anliegen. Jeder Rahmen besteht beispielsweise aus etwa 2200 Sprachkanälen zu 64 Bit. Um die Zuverlässigkeit des Systems zu erhö hen, werden 4 Bausteine mit je 4 Eingangs- und 4 Ausgangsports verwendet. Erkennbar ist wiederum ein Doppelspeichersystem RAM, an dessen Datenein- bzw. -ausgang die Parallelein- bzw. -ausgangsschiene der 4 Bausteine zu ei nem Datenbus verbunden sind. Der Adreß-Eingang der beiden Speicher ist ebenfalls mit diesem Bus verbunden sowie mit den Ausgängen des Zählers Counter. Die beiden Speicher weisen beispielsweise eine Kapazität von etwa 1,7 Mbit auf. Wie oben schon erwähnt, sind von den 4 identischen Baustei nen insgesamt 12 Ports aktiv, während die restlichen 4 Ports als Redunanz dienen.A practical implementation is shown in FIG. 2, a system example consisting of 12 ports, each of which has TDM signals with a frame duration of 1 ms. For example, each frame consists of approximately 2200 64-bit voice channels. In order to increase the reliability of the system, 4 modules with 4 input and 4 output ports each are used. A double RAM memory system can again be seen, at the data input and output of which the parallel input and output rails of the 4 modules are connected to form a data bus. The address input of the two memories is also connected to this bus and to the outputs of the counter. The two memories have a capacity of approximately 1.7 Mbit, for example. As already mentioned above, a total of 12 ports of the 4 identical components are active, while the remaining 4 ports serve as redundancy.

Die Fig. 3 gibt ein detaillierteres Blockschaltbild eines Bausteins mit 4 Ein-/Ausgangsports wieder, wobei am Eingang jedes Ports ein Codierer Cod und vor dem Ausgang eines jeden Ausgangsports ein entsprechender Decodierer Dec eingeschleift ist, welcher Codierer einen fehlerkorrigierba ren bzw. korrigierenden Code erzeugt, so daß Einzelfehler korrigiert werden können. Die Serien-/Parallelwandlung bzw. Parallel-/Serienwandlung wird je weils mit einem Schieberegister Shift-Reg realisiert, während die Register R nach Fig. 1 jeweils durch ein Latch L ausgebildet sind. Fig. 3 shows a more detailed block diagram of a block with 4 input / output ports again, with an encoder cod inserted at the input of each port and before the output of each output port a corresponding decoder Dec is inserted, which encoder generates an error-correcting or correcting code so that individual errors can be corrected. The series / parallel conversion or parallel / series conversion is in each case implemented with a shift register shift reg, while the registers R according to FIG. 1 are each formed by a latch L.

Claims

1. Circuit arrangement for switching PCM channels in the baseband, where in the incoming serial n signals to n input ports to be converted block by block in parallel, buffered in a memory and serialized after reading out n output ports, characterized in that a first intermediate storage of parallelized data blocks occur in n input registers R assigned to the n input ports,
that a second intermediate storage in a RAM memory is then carried out in such a way that the data blocks are written in succession under a memory address which is equal to the respective destination address and
that the data blocks are read out sequentially in accordance with the number of the output port contained in the destination address or the time position and are in turn buffered in n output registers R which are each assigned to the n output ports.

2. Circuit arrangement according to claim 1, characterized in that the RAM memory is divided into two halves (memory 1, 2 ), which are alternately read or written.

3. Circuit arrangement according to claim 1 or 2, characterized in that the sequential reading of the data blocks by a counter ge is controlled.

4. Circuit arrangement according to one of the preceding claims, characterized in that the destination address is separated in each case in the series / parallel conversion of the incoming data blocks or in the subsequent first buffering in the n input registers R from the information bits of a data block.

5. Circuit arrangement according to one of the preceding claims, since characterized in that the incoming serial data one each Coding to generate an error-correctable or error corrective codes and the mediated outgoing serial Da corresponding decoding.

6. Circuit arrangement according to one of the preceding claims, characterized characterized in that the data to be conveyed each as TDM signals with a frame of about 2200 voice channels of 64 bits each and with with a frame duration of 1 ms at an input port.

7. Circuit arrangement according to one of the preceding claims, characterized characterized in that blocks with 4 input ports and 4 off gang sports are used.