JPS59207695A - 多層配線の形成方法 - Google Patents
多層配線の形成方法Info
- Publication number
- JPS59207695A JPS59207695A JP8607284A JP8607284A JPS59207695A JP S59207695 A JPS59207695 A JP S59207695A JP 8607284 A JP8607284 A JP 8607284A JP 8607284 A JP8607284 A JP 8607284A JP S59207695 A JPS59207695 A JP S59207695A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductor
- filling
- filling layer
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0237—High frequency adaptations
- H05K1/024—Dielectric details, e.g. changing the dielectric material around a transmission line
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/467—Adding a circuit layer by thin film methods
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0179—Thin film deposited insulating layer, e.g. inorganic layer for printed capacitor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0302—Properties and characteristics in general
- H05K2201/0317—Thin film conductor layer; Thin film passive component
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/09881—Coating only between conductors, i.e. flush with the conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/14—Related to the order of processing steps
- H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/14—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using spraying techniques to apply the conductive material, e.g. vapour evaporation
- H05K3/143—Masks therefor
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
- Manufacturing Of Printed Wiring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、それぞれ異なる層面に位置しかつ互いに交
差する導体路の間に絶縁性分離層を備えてなる多層配線
を製造するための方法に関する。
差する導体路の間に絶縁性分離層を備えてなる多層配線
を製造するための方法に関する。
上記したタイプの多層配線の製造方法は、ギュンスター
ｅケス他によるシヒトエレクトロニクーディックシヒト
ー・ラント・デュンシヒトテクニック、レキシカーフェ
アラーク、グラーフェナウ、１９７８，３０〜４５頁に
記載されている。
ｅケス他によるシヒトエレクトロニクーディックシヒト
ー・ラント・デュンシヒトテクニック、レキシカーフェ
アラーク、グラーフェナウ、１９７８，３０〜４５頁に
記載されている。
丑記文献において、厚膜技術に関して、導体路の交差部
分において、誘電率の低いガラスペーストを絶縁として
電流路間に形成することが提案されている。この場合、
ガラスペーストはスクリーン印刷により所望の形状に印
刷され、その後焼成により固化される。
分において、誘電率の低いガラスペーストを絶縁として
電流路間に形成することが提案されている。この場合、
ガラスペーストはスクリーン印刷により所望の形状に印
刷され、その後焼成により固化される。
薄膜技術に関しては、導体の交差のために酸化シリコン
を蒸着することが提案されている。しかいながら、蒸着
法によって多層配線を形成することは勧められていない
。マスク上での蒸着は無駄が大きいというのがその理由
である。
を蒸着することが提案されている。しかいながら、蒸着
法によって多層配線を形成することは勧められていない
。マスク上での蒸着は無駄が大きいというのがその理由
である。
この発明の目的は、蒸着技術を用いた多層配線の形成方
法であって、それぞれ異なる絶縁性（分離性を有する複
数の導体路面の形成を簡単な方法で可能ならしめるもの
を提供することにある。
法であって、それぞれ異なる絶縁性（分離性を有する複
数の導体路面の形成を簡単な方法で可能ならしめるもの
を提供することにある。
上記この発明の目的は、それぞれマスクを用いて、下地
の導体路間に第１の絶縁性充填層を蒸着し、この充填層
並びに下地導体路上に第２の絶縁性充填層もしくは分離
層を蒸着し、しかる後、上層の導体路を形成することに
よって達成できる。
の導体路間に第１の絶縁性充填層を蒸着し、この充填層
並びに下地導体路上に第２の絶縁性充填層もしくは分離
層を蒸着し、しかる後、上層の導体路を形成することに
よって達成できる。
この発明の利点は、特に、各面の導体路間に充填層を形
成することによって平坦な表面を有する多層配線層が形
成できるという点にある。この充填層がないと、導体路
の交差によって平坦でない表面が生じ□、このことは、
例えば個別素子を備えた最終多層配線を実装する上で不
都合である。
成することによって平坦な表面を有する多層配線層が形
成できるという点にある。この充填層がないと、導体路
の交差によって平坦でない表面が生じ□、このことは、
例えば個別素子を備えた最終多層配線を実装する上で不
都合である。
この発明の好ましい態様において、第１の工程において
、導体路の交差点を分離層の蒸着によって分離し、つい
で導体路間に第１の充填層を蒸着し、しかる後、該分離
層によって覆われていない表面を第２の充填層で覆う。
、導体路の交差点を分離層の蒸着によって分離し、つい
で導体路間に第１の充填層を蒸着し、しかる後、該分離
層によって覆われていない表面を第２の充填層で覆う。
分離層および充填層材料として高融点ガラスまたは酸化
物を用いることが好ましい。また、２つの導体路の間の
分離層として酸化アルミニウムを用いることが好ましい
。さらに、充填層として二酸化シリコンまたは窒化シリ
コンを用いることができる。
物を用いることが好ましい。また、２つの導体路の間の
分離層として酸化アルミニウムを用いることが好ましい
。さらに、充填層として二酸化シリコンまたは窒化シリ
コンを用いることができる。
以下この発明を図面に沿って詳しく説明する。
第１図ないし第４図には、蒸着によって多層配線を形成
するための方法の各工程が示されている。
するための方法の各工程が示されている。
第１図には、多層配線を形成するための第１の工程が示
されている。すなわち、基板ｌ上には、前段の工程によ
り第１層の導体路２が形成されている。導体路の所定の
交差部分に相当する導体路２の部分には、第１のマスク
４を用いて、第１の分離層３が蒸着されている。第１の
分離層の材料として、誘電率が低くかつ分離性能（Ｉｓ
ｏｌａｔｉｏｎｓ−マｅ ｒｍｏｏｇｅｎ）の高い高融
点ガラスもしくは酸化物が用いられる。
されている。すなわち、基板ｌ上には、前段の工程によ
り第１層の導体路２が形成されている。導体路の所定の
交差部分に相当する導体路２の部分には、第１のマスク
４を用いて、第１の分離層３が蒸着されている。第１の
分離層の材料として、誘電率が低くかつ分離性能（Ｉｓ
ｏｌａｔｉｏｎｓ−マｅ ｒｍｏｏｇｅｎ）の高い高融
点ガラスもしくは酸化物が用いられる。
はとんどの場合交差部分における導体路間の容重はでき
るだけ低くあるべきであるので、第１の分離層として低
い誘電率を持つ絶縁材料好ましくは二酸化シリコン（Ｓ
ｉ０２）または窒化シリコン（ｓｉ、 Ｎ＋）が用いら
れる。
るだけ低くあるべきであるので、第１の分離層として低
い誘電率を持つ絶縁材料好ましくは二酸化シリコン（Ｓ
ｉ０２）または窒化シリコン（ｓｉ、 Ｎ＋）が用いら
れる。
第２図には、第２の工程が示されている。導体路２によ
って覆われていない基板１表面部分−Ｌに、第１層の第
１の充填層５が蒸着される。この蒸着された充填層５の
厚さは導体路２の厚さに相当し、これによって充填層５
と導体路２とは同一表面を構成する。導体路の充填層５
によって覆われるべきでない部分は第２のマスク６によ
って保護されている。
って覆われていない基板１表面部分−Ｌに、第１層の第
１の充填層５が蒸着される。この蒸着された充填層５の
厚さは導体路２の厚さに相当し、これによって充填層５
と導体路２とは同一表面を構成する。導体路の充填層５
によって覆われるべきでない部分は第２のマスク６によ
って保護されている。
第３図には、多層配線を形成するための第３の工程が示
されている。分離層３によって覆われていない導体路２
部分上および第１の充填層５上には、第２層の第２の充
填層７が蒸着されている。
されている。分離層３によって覆われていない導体路２
部分上および第１の充填層５上には、第２層の第２の充
填層７が蒸着されている。
この第２の充填層７の厚さは、分離層３の厚さおよびほ
ぼ第１の充填層５の厚さに相当する。被覆されるべきで
ない、分離層３で覆われた表面は第３のマスク８で保護
されている。分離層３および充填層７は同一平面を構成
している。第１および第２の充填層５および７の材料と
しては、高融点ガラスまたは酸化物を用いることができ
るが、その際、分離層３の材料と充填層５および７の材
料とは一致してはならない。
ぼ第１の充填層５の厚さに相当する。被覆されるべきで
ない、分離層３で覆われた表面は第３のマスク８で保護
されている。分離層３および充填層７は同一平面を構成
している。第１および第２の充填層５および７の材料と
しては、高融点ガラスまたは酸化物を用いることができ
るが、その際、分離層３の材料と充填層５および７の材
料とは一致してはならない。
充填層５および７と分離層３との材料を選定するに当り
、特に誘電率、絶縁値および誘電正接を考慮すべきであ
る。充填層７が例えばコンデンサーの誘電体として用い
られるならば、その材料としてはより高い誘電率を持つ
材料好ましくは酸化アルミニウム（ＡＩ□０３）が用い
られる。
、特に誘電率、絶縁値および誘電正接を考慮すべきであ
る。充填層７が例えばコンデンサーの誘電体として用い
られるならば、その材料としてはより高い誘電率を持つ
材料好ましくは酸化アルミニウム（ＡＩ□０３）が用い
られる。
第１図ないし第３図に関して述べた工程に従って多層の
第１層の形成が完了する。次に第４図に示すように、第
２層の導体路９を蒸着する。その場合、被覆されるべき
でない第１層の表面部分は第４のマスク１０で保護ぶれ
る。
第１層の形成が完了する。次に第４図に示すように、第
２層の導体路９を蒸着する。その場合、被覆されるべき
でない第１層の表面部分は第４のマスク１０で保護ぶれ
る。
多層配線の第２層を形成するための工程は、第１図ない
し第３図に関して説明した蒸着法に従う。第３層および
それ以降の層も同様に形成できる。その場合、各層が平
坦な表面上に形成できるという利点がある。このことは
、例えば、大きな端部規定（Ｒａｎｄｓｃｈｉｒｆｅ）
と小ぎなトレランスを持つ導体路構造の形成を可能とす
る。
し第３図に関して説明した蒸着法に従う。第３層および
それ以降の層も同様に形成できる。その場合、各層が平
坦な表面上に形成できるという利点がある。このことは
、例えば、大きな端部規定（Ｒａｎｄｓｃｈｉｒｆｅ）
と小ぎなトレランスを持つ導体路構造の形成を可能とす
る。
個々の工程の順序は一部変更できる。例えば、第１の工
程で第１の充填層５を、第２の工程で分離層３を、そし
て第３の工程で第２の充填層７を蒸着させることができ
る。分離層３と第２の充填層７との材質は同じであるの
で、これら２つの層は１回の工程で一緒に蒸着できる。
程で第１の充填層５を、第２の工程で分離層３を、そし
て第３の工程で第２の充填層７を蒸着させることができ
る。分離層３と第２の充填層７との材質は同じであるの
で、これら２つの層は１回の工程で一緒に蒸着できる。
完成した多層配線は、好ましくは、混成配線を形成する
ために個別構造素子が実装される。その際、多層配線の
上部表面は平坦であるので有利である。
ために個別構造素子が実装される。その際、多層配線の
上部表面は平坦であるので有利である。
第１図ないし第４図はこの発明の多層配線の形成方法を
説明するための工程概略図。
説明するための工程概略図。
Claims (5)
- （１）それぞれ異なる層面に位置しかつ互いに交差する
導体路の間に絶縁性分離層を備えてなる多層配線を製造
するための方法であって、それぞれマスクを用いて、下
地の導体路間に第１の絶縁性充填層を蒸着し、この充填
層並びに下地導体路上に第２の絶縁性充填層もしくは分
離層を蒸着し、しかる後、上層の導体路を形成すること
を特徴とする多層配線の形成方法。 - （２）第１の工程において、導体路の交差点を分離層の
蒸着によって分離し、ついで導体路間に第１の充填層を
蒸着し、しかる後、該分離層によって覆われていない表
面を第２の充填層で覆うことを特徴とする特許請求の範
囲第１項記載の方法。 - （３）分離層および充填層材料として高融点ガラスまた
は酸化物を用いることを特徴とする特許請求の範囲第１
項または第２項記載の方法。 - （４）２つの導体路の間の分離層として酸化アルミニウ
ムを用いることを特徴とする特許請求の範囲第３項記載
の方法。 - （５）充填層として二酸化シリコンまたは窒化シリコン
を用いることを特徴とする特許請求の範囲第３項記載の
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833315615 DE3315615A1 (de) | 1983-04-29 | 1983-04-29 | Verfahren zur herstellung einer multilayer-schaltung |
| DE33156158 | 1983-04-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207695A true JPS59207695A (ja) | 1984-11-24 |
Family
ID=6197707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8607284A Pending JPS59207695A (ja) | 1983-04-29 | 1984-04-27 | 多層配線の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPS59207695A (ja) |
| DE (1) | DE3315615A1 (ja) |
| FR (1) | FR2545313B1 (ja) |
| GB (1) | GB2140628B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005530353A (ja) * | 2002-06-20 | 2005-10-06 | クラミック エレクトロニクス ゲーエムベーハー | 電気回路またはモジュール用の金属セラミック基板と、そのような基板およびそのような基板を含むモジュールを製作する方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0211180A3 (en) * | 1985-08-02 | 1989-08-09 | Shipley Company Inc. | Method for manufacture of multilayer circuit board |
| US6462107B1 (en) | 1997-12-23 | 2002-10-08 | The Texas A&M University System | Photoimageable compositions and films for printed wiring board manufacture |
| EP0958736A1 (en) | 1998-05-12 | 1999-11-24 | Garden Systems in 't kort GARSY | Assembly of stacked plant containers |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE1765013A1 (de) * | 1968-03-21 | 1971-07-01 | Telefunken Patent | Verfahren zur Herstellung von Mehrebenenschaltungen |
| FR2042059A5 (ja) * | 1969-04-02 | 1971-02-05 | Ibm | |
| DE2202077A1 (de) * | 1971-05-17 | 1972-11-30 | Hochvakuum Dresden Veb | Verfahren zur Herstellung von Mehrlagenleiterplatten |
| FR2204940B1 (ja) * | 1972-10-27 | 1976-01-30 | Thomson Csf Fr | |
| DE2822011B2 (de) * | 1978-05-19 | 1980-06-04 | Fujitsu Ltd., Kawasaki, Kanagawa (Japan) | Halbleiteranordnung und Verfahren zu deren Herstellung |
| FR2466103A1 (fr) * | 1979-09-18 | 1981-03-27 | Lerouzic Jean | Procede de realisation d'un reseau d'interconnexion de composants electroniques a conducteurs en aluminium et isolant en alumine et reseau d'interconnexion obtenu par ce procede |
| DE3013667C2 (de) * | 1980-04-09 | 1983-01-20 | Wilhelm Ruf KG, 8000 München | Leiterplatte und Verfahren zu deren Herstellung |
| GB2073951B (en) * | 1980-04-11 | 1984-10-03 | Hitachi Ltd | Multilayer interconnections for an integrated circuit |
-
1983
- 1983-04-29 DE DE19833315615 patent/DE3315615A1/de not_active Withdrawn
-
1984
- 1984-04-18 GB GB08410039A patent/GB2140628B/en not_active Expired
- 1984-04-27 FR FR8406667A patent/FR2545313B1/fr not_active Expired
- 1984-04-27 JP JP8607284A patent/JPS59207695A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005530353A (ja) * | 2002-06-20 | 2005-10-06 | クラミック エレクトロニクス ゲーエムベーハー | 電気回路またはモジュール用の金属セラミック基板と、そのような基板およびそのような基板を含むモジュールを製作する方法 |
| JP4804751B2 (ja) * | 2002-06-20 | 2011-11-02 | クラミック エレクトロニクス ゲーエムベーハー | 電気回路またはモジュール用の金属セラミック基板と、そのような基板およびそのような基板を含むモジュールを製作する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2545313A1 (fr) | 1984-11-02 |
| GB2140628A (en) | 1984-11-28 |
| FR2545313B1 (fr) | 1987-12-18 |
| DE3315615A1 (de) | 1984-10-31 |
| GB2140628B (en) | 1986-07-09 |
| GB8410039D0 (en) | 1984-05-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0213958B2 (ja) | ||
| US4563543A (en) | Ultra high-frequency circuit with metallized through hole | |
| JPS59207695A (ja) | 多層配線の形成方法 | |
| JPS62237714A (ja) | 積層セラミツクコンデンサ | |
| JP3070375B2 (ja) | 電子部品の製造方法 | |
| JPS60216599A (ja) | 厚膜ｈｉｃの製造方法 | |
| JPS58148498A (ja) | セラミツク厚膜印刷回路基板の歩留り向上パタ−ン | |
| JPS6149491A (ja) | セラミツク多層配線基板 | |
| JPS6037751A (ja) | 半導体装置の製造方法 | |
| JPS633478B2 (ja) | ||
| JPS62193298A (ja) | 多層配線基板 | |
| JPH01257397A (ja) | 金属プリント基板 | |
| JPS6025173U (ja) | 厚膜回路 | |
| JPS6313397A (ja) | コンデンサ内蔵厚膜回路基板 | |
| JPS5820159B2 (ja) | 交叉配線を有する薄膜回路基板の製造方法 | |
| JPH03104190A (ja) | 多層配線板およびその製造方法 | |
| JPS61179597A (ja) | 多層配線形成方法 | |
| JPS60126809A (ja) | 多層基板内蔵コンデンサ | |
| JPS5948078U (ja) | 薄膜混成集積回路 | |
| JPS6045095A (ja) | 厚膜多層基板の製造方法 | |
| JPS58186996A (ja) | 多層回路基板の製造方法 | |
| JPS60102763A (ja) | 多層厚膜混成集積回路基板 | |
| JPS6366951A (ja) | 半導体装置 | |
| JPS58202503A (ja) | 厚膜抵抗体の製造方法 | |
| JPH08125335A (ja) | 厚膜印刷多層回路の形成方法 |