JPH0213958B2 - - Google Patents
Info
- Publication number
- JPH0213958B2 JPH0213958B2 JP60505104A JP50510485A JPH0213958B2 JP H0213958 B2 JPH0213958 B2 JP H0213958B2 JP 60505104 A JP60505104 A JP 60505104A JP 50510485 A JP50510485 A JP 50510485A JP H0213958 B2 JPH0213958 B2 JP H0213958B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive pattern
- substrate
- electrical
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 32
- 239000000463 material Substances 0.000 claims description 17
- 238000004519 manufacturing process Methods 0.000 claims description 16
- 238000010304 firing Methods 0.000 claims description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 7
- 239000011256 inorganic filler Substances 0.000 claims description 6
- 229910003475 inorganic filler Inorganic materials 0.000 claims description 6
- 238000010292 electrical insulation Methods 0.000 claims description 4
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 239000011230 binding agent Substances 0.000 claims description 3
- 230000006835 compression Effects 0.000 claims description 3
- 238000007906 compression Methods 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 239000011521 glass Substances 0.000 claims description 3
- 239000002241 glass-ceramic Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 2
- 238000001704 evaporation Methods 0.000 claims 2
- 238000010438 heat treatment Methods 0.000 claims 2
- FRWYFWZENXDZMU-UHFFFAOYSA-N 2-iodoquinoline Chemical compound C1=CC=CC2=NC(I)=CC=C21 FRWYFWZENXDZMU-UHFFFAOYSA-N 0.000 claims 1
- LTPBRCUWZOMYOC-UHFFFAOYSA-N beryllium oxide Inorganic materials O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 claims 1
- 230000008020 evaporation Effects 0.000 claims 1
- 229910010272 inorganic material Inorganic materials 0.000 claims 1
- 239000011147 inorganic material Substances 0.000 claims 1
- 230000008018 melting Effects 0.000 claims 1
- 238000002844 melting Methods 0.000 claims 1
- 229910001220 stainless steel Inorganic materials 0.000 claims 1
- 239000010935 stainless steel Substances 0.000 claims 1
- 238000005979 thermal decomposition reaction Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 23
- 239000000919 ceramic Substances 0.000 description 7
- 239000003989 dielectric material Substances 0.000 description 6
- 238000013459 approach Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 3
- 238000007639 printing Methods 0.000 description 3
- 238000007650 screen-printing Methods 0.000 description 3
- 241000446313 Lamella Species 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000002715 modification method Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
- H01L23/142—Metallic substrates having insulating layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4867—Applying pastes or inks, e.g. screen printing
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4664—Adding a circuit layer by thick film methods, e.g. printing techniques or by other techniques for making conductive patterns by using pastes, inks or powders
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49163—Manufacturing circuit on or in base with sintering of base
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
- Y10T29/00—Metal working
- Y10T29/49—Method of mechanical manufacture
- Y10T29/49002—Electrical device making
- Y10T29/49117—Conductor or circuit manufacturing
- Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
- Y10T29/49155—Manufacturing circuit on or in base
- Y10T29/49165—Manufacturing circuit on or in base by forming conductive walled aperture in base
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Ceramic Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
発明の背景
1 発明の分野
この発明は、一般に多層厚膜内部接続回路板の
製造に関するもので、より詳細にはこれらの回路
に於いて改善された電気絶縁と寸法の安定を達成
するための新しい方法及びこの方法によつて作り
出される回路に関する。
製造に関するもので、より詳細にはこれらの回路
に於いて改善された電気絶縁と寸法の安定を達成
するための新しい方法及びこの方法によつて作り
出される回路に関する。
2 関連技術
内部接続回路板は、一般に基板上から電気的且
つ機械的に内部接続された多量の微細回路素子か
ら、電子回路またはサブシステムの物理的な性状
が決定されるものである。厚膜回路は、スクリー
ン印刷及び焼成によつて導電部及び抵抗部が作ら
れ、且つ絶縁成分が能動素子であるセラミツク基
板の上へ取付けられるものである。それは単一パ
ツケージに於いてもう一方の隣接した物理的な絶
縁と実装、及び前記パツケージから共通の接続延
長に対して互いに及び、または電気的に接続され
ることができるように、配置に於いてこれら別種
の型のエレクトロニツク要素を組合わせるため、
しばしば望まれるものとなる。例えば、これらの
共通接続は、共通基板上に置かれた所定の導電パ
ターンから成り、また前記基板は前記パツケージ
に於いて、全てのエレクトロニツク要素と内部接
続のための共通支持部材を供給する。このよう
に、前記基板の上方に据付けられた前記エレクト
ロニツク要素から絶縁しているこれらのパターン
と同様に、もう一方から前記基板の上に前記導電
パターンまたは複数のパターンの、電気的に絶縁
する隣接した部分のための媒体を供給するため、
しばしば必要になることもある。
つ機械的に内部接続された多量の微細回路素子か
ら、電子回路またはサブシステムの物理的な性状
が決定されるものである。厚膜回路は、スクリー
ン印刷及び焼成によつて導電部及び抵抗部が作ら
れ、且つ絶縁成分が能動素子であるセラミツク基
板の上へ取付けられるものである。それは単一パ
ツケージに於いてもう一方の隣接した物理的な絶
縁と実装、及び前記パツケージから共通の接続延
長に対して互いに及び、または電気的に接続され
ることができるように、配置に於いてこれら別種
の型のエレクトロニツク要素を組合わせるため、
しばしば望まれるものとなる。例えば、これらの
共通接続は、共通基板上に置かれた所定の導電パ
ターンから成り、また前記基板は前記パツケージ
に於いて、全てのエレクトロニツク要素と内部接
続のための共通支持部材を供給する。このよう
に、前記基板の上方に据付けられた前記エレクト
ロニツク要素から絶縁しているこれらのパターン
と同様に、もう一方から前記基板の上に前記導電
パターンまたは複数のパターンの、電気的に絶縁
する隣接した部分のための媒体を供給するため、
しばしば必要になることもある。
例えば、これらの成分は集積回路、個別半導体
素子、及び抵抗とコンデンサのように他の受動成
分でもよい。
素子、及び抵抗とコンデンサのように他の受動成
分でもよい。
この上述した電気絶縁を供給するための在来の
手法は、前記基板上の導電パターンを囲むため及
び電気的に絶縁するため、そしてまた前記基板上
部のエレクトロニツク要素を支持するため及び電
気的に絶縁するために、幾つかの絶縁する媒体を
使用するものである。このような電気絶縁を実現
するための一つの方法が、厚膜、多層の回路を改
造するために一つの層の材料の焼成と同時に、絶
縁基板の上に連続して置かれたペーストの形状に
於ける個々の導体と誘電体の合成物の中で、いわ
ゆる前記厚膜の方法である。これらの厚膜ペース
トを容着するための共通方法は、優先の厚さの
“厚膜”を改造するために、所定の高い温度で前
記層を連続して焼成しているうえ、前記基板表面
上及びどの導電パターンの上に誘電体ペーストの
容着層のための、スクリーン印刷方法の前記使用
法を含んでいる。
手法は、前記基板上の導電パターンを囲むため及
び電気的に絶縁するため、そしてまた前記基板上
部のエレクトロニツク要素を支持するため及び電
気的に絶縁するために、幾つかの絶縁する媒体を
使用するものである。このような電気絶縁を実現
するための一つの方法が、厚膜、多層の回路を改
造するために一つの層の材料の焼成と同時に、絶
縁基板の上に連続して置かれたペーストの形状に
於ける個々の導体と誘電体の合成物の中で、いわ
ゆる前記厚膜の方法である。これらの厚膜ペース
トを容着するための共通方法は、優先の厚さの
“厚膜”を改造するために、所定の高い温度で前
記層を連続して焼成しているうえ、前記基板表面
上及びどの導電パターンの上に誘電体ペーストの
容着層のための、スクリーン印刷方法の前記使用
法を含んでいる。
この厚膜処理の先行技術は、前記基板の上に直
接に焼成され、及びこのように前記基板に対した
位置に安全にされ、且つ不変に参照される結果、
xとyの横方向に於ける前記膜の良好な固定した
表示(位置の正確さ)と寸法の安定を支えるため
に、使用されている。しかしながら、この厚膜の
方法の不利益は、〓間が前記連続した印刷と焼成
処理の間、前記厚膜の誘電体材料に於いて形成さ
れ得ることである。結果として、前記回路の前記
導電層間の短絡に於いて起因され得る前記完了し
た誘電体厚膜層に、これらの〓間は度々望ましく
ない穴、空洞、または他の構造の不均等を度々処
理する。そのうえ、道は前記厚膜誘電体に於いて
創作されるときに、設置位置上に引下げられるべ
き前記道が理由となつて前記開放の前記端で誘電
体材料の流れは、このようにこの方法によつて生
じる道の前記最小寸法が限定される。
接に焼成され、及びこのように前記基板に対した
位置に安全にされ、且つ不変に参照される結果、
xとyの横方向に於ける前記膜の良好な固定した
表示(位置の正確さ)と寸法の安定を支えるため
に、使用されている。しかしながら、この厚膜の
方法の不利益は、〓間が前記連続した印刷と焼成
処理の間、前記厚膜の誘電体材料に於いて形成さ
れ得ることである。結果として、前記回路の前記
導電層間の短絡に於いて起因され得る前記完了し
た誘電体厚膜層に、これらの〓間は度々望ましく
ない穴、空洞、または他の構造の不均等を度々処
理する。そのうえ、道は前記厚膜誘電体に於いて
創作されるときに、設置位置上に引下げられるべ
き前記道が理由となつて前記開放の前記端で誘電
体材料の流れは、このようにこの方法によつて生
じる道の前記最小寸法が限定される。
この厚壁の先行技術手法の他の不利益は、入組
んだ個々に処理するステツプの前記数による不経
済な処理に於ける、より入組んだハイブリツド回
路の結果に於いて、多くの複雑な薄膜層を改造す
るための前記要求である。
んだ個々に処理するステツプの前記数による不経
済な処理に於ける、より入組んだハイブリツド回
路の結果に於いて、多くの複雑な薄膜層を改造す
るための前記要求である。
前記厚膜の先行技術手法の第3の不利益は、前
記頭部結合導電跡が導電と誘電体の多数の平面の
一面に印刷された結果、一般に粗い及び、または
洗練されたものである。この結合構造または表面
の微細構成は、前記処理された表面を作るワイ
ヤ・ボンドのような前記二次的内部接続の確実性
を引下げることである。
記頭部結合導電跡が導電と誘電体の多数の平面の
一面に印刷された結果、一般に粗い及び、または
洗練されたものである。この結合構造または表面
の微細構成は、前記処理された表面を作るワイ
ヤ・ボンドのような前記二次的内部接続の確実性
を引下げることである。
前記ハイブリツド・マイクロ回路の安定に対す
る他の先行技術手法は、前記焼成したセラミツク
の方法である。この科学技術は“グリーン・テー
プ”のような前記技術に於いて知られるもので、
薄板の中に形成される誘電体材料が利用される。
これらのグリーン・テープの薄板は、基平面、信
号面、結合面、またはその種の他のもので作られ
るために何れも金属化されたものであり、またそ
れは絶縁層を形成するため、金属化に伴つて満た
された透孔及び背面に形成されるものである。こ
のグリーン・テープの個々の薄板は、互いに積重
ねられ、薄層に切られる共に選択された温度と圧
縮を使用し、そして次に所望の高い温度で焼成さ
れるものである。アルミナが絶縁材料に選ばれる
と、タングステン、モリブデンまたはモリマンガ
ンが一般に金属化に使用されるものであり、そし
て前記部分は約1600℃のH2内の還元されるガス
体で焼成される。
る他の先行技術手法は、前記焼成したセラミツク
の方法である。この科学技術は“グリーン・テー
プ”のような前記技術に於いて知られるもので、
薄板の中に形成される誘電体材料が利用される。
これらのグリーン・テープの薄板は、基平面、信
号面、結合面、またはその種の他のもので作られ
るために何れも金属化されたものであり、またそ
れは絶縁層を形成するため、金属化に伴つて満た
された透孔及び背面に形成されるものである。こ
のグリーン・テープの個々の薄板は、互いに積重
ねられ、薄層に切られる共に選択された温度と圧
縮を使用し、そして次に所望の高い温度で焼成さ
れるものである。アルミナが絶縁材料に選ばれる
と、タングステン、モリブデンまたはモリマンガ
ンが一般に金属化に使用されるものであり、そし
て前記部分は約1600℃のH2内の還元されるガス
体で焼成される。
この共通焼成されたセラミツク手法の一つの不
利益は、前記誘電体膜またはテープが、各々前記
X、YとZの次元に於いて20%ほどの収縮を経験
するものである。この収縮は、代表的に+1%の前
記焼成部分に於ける寸法の疑いに起因する。この
型の寸法の不安定性は、多くの型のハイブリツド
回路の前記安定に於いて受入れがたいものであ
り、特に非常に複雑な特別の回路が堅い公差の軍
事適用に於いて使用される。
利益は、前記誘電体膜またはテープが、各々前記
X、YとZの次元に於いて20%ほどの収縮を経験
するものである。この収縮は、代表的に+1%の前
記焼成部分に於ける寸法の疑いに起因する。この
型の寸法の不安定性は、多くの型のハイブリツド
回路の前記安定に於いて受入れがたいものであ
り、特に非常に複雑な特別の回路が堅い公差の軍
事適用に於いて使用される。
発明の摘要
この発明の一般の目的は、一般に上述した型の
厚膜ハイブリツド回路を製造するための新しい、
そして改善された方法を提供するものであり、そ
れは上述した共通焼成セラミツクの方法の前記x
及びyの寸法の不安定性問題を除去し、且つ同時
に〓間の構成を、具体的な流れ、そして上述の厚
膜処理の構造の不均等問題を除去する。加うる
に、この発明に従つた前記新しい方法は、前記先
行技術の厚膜の方法のそれらに、相対的な製造ス
テツプの削減を提供する。
厚膜ハイブリツド回路を製造するための新しい、
そして改善された方法を提供するものであり、そ
れは上述した共通焼成セラミツクの方法の前記x
及びyの寸法の不安定性問題を除去し、且つ同時
に〓間の構成を、具体的な流れ、そして上述の厚
膜処理の構造の不均等問題を除去する。加うる
に、この発明に従つた前記新しい方法は、前記先
行技術の厚膜の方法のそれらに、相対的な製造ス
テツプの削減を提供する。
この目的を果たすために、我々は内部接続の回
路構成を製造するための新しい方法を発見し、且
つ開発しており、それらは既知の技術、例えば膜
印刷及び焼成によつて処理することができ、その
上に形成される所定の導電パターンと共に絶縁基
板を提供することを含んでいる。その後は、選択
した厚さの熱分解できる誘電体膜、及び無機の充
填材料と有機の接合材料を含むものは、機械的に
穴開けするように、既知の技術をこの中で使用し
ている道を形成するために処理されるものであ
る。前記誘電体膜は、次に前記導電パターンの前
記結合構造に順応させる、前記基板表面および前
記導電パターン面の上部に配置され、且つ正しく
揃えられるものである。この誘電体膜は、“グリ
ーン・テープ”のようにこの技術に於いて引用さ
れるものでもある。
路構成を製造するための新しい方法を発見し、且
つ開発しており、それらは既知の技術、例えば膜
印刷及び焼成によつて処理することができ、その
上に形成される所定の導電パターンと共に絶縁基
板を提供することを含んでいる。その後は、選択
した厚さの熱分解できる誘電体膜、及び無機の充
填材料と有機の接合材料を含むものは、機械的に
穴開けするように、既知の技術をこの中で使用し
ている道を形成するために処理されるものであ
る。前記誘電体膜は、次に前記導電パターンの前
記結合構造に順応させる、前記基板表面および前
記導電パターン面の上部に配置され、且つ正しく
揃えられるものである。この誘電体膜は、“グリ
ーン・テープ”のようにこの技術に於いて引用さ
れるものでもある。
この合成構造は、そのとき選択された温度、圧
縮と時間で使用される前記基板に“転写”される
前記グリーン・テープを積層するプリンタに於い
て据付けられるものである。適当な層板にする予
定は、60℃、1000psi及び5分である。次に前記
部分は、炉に於いて配置されるもので、そして前
記根元的な基板と前記導電パターンの両者共、均
等の誘電体層で、誘電体膜及び同時に溶かす前記
無機の充填材料から有機の結合材を蒸発させるた
めに、所定の十分な高い温度で加熱するものであ
る。この焼成温度は、一般に850℃から1000℃で
あるが、特別の適用としては500℃と同様に低く
できる。
縮と時間で使用される前記基板に“転写”される
前記グリーン・テープを積層するプリンタに於い
て据付けられるものである。適当な層板にする予
定は、60℃、1000psi及び5分である。次に前記
部分は、炉に於いて配置されるもので、そして前
記根元的な基板と前記導電パターンの両者共、均
等の誘電体層で、誘電体膜及び同時に溶かす前記
無機の充填材料から有機の結合材を蒸発させるた
めに、所定の十分な高い温度で加熱するものであ
る。この焼成温度は、一般に850℃から1000℃で
あるが、特別の適用としては500℃と同様に低く
できる。
前詰基板に粘着する前記テープ以来、これらは
前記XまたはY方向に於いて焼成せずに収縮する
ものである。全ての収縮は、Z方向に於いてであ
り、厚膜のペーストが印刷され、かつ焼成される
スクリーンに伴つた場合である。故に、道は焼成
の間周囲にまたは近傍に移動しないもので、そし
て前記テープは前記基板にそれを転写するために
同様に構造することができる。この垂直の内部接
続方法に於ける次の導電層は、次の誘電体及びそ
れ自身焼成した、前記焼成されたテープに押付け
られたスクリーンである。この方法は、所望の垂
直内部接続レベルと完了のために改造される前記
ハイブリツド回路まで繰返される。
前記XまたはY方向に於いて焼成せずに収縮する
ものである。全ての収縮は、Z方向に於いてであ
り、厚膜のペーストが印刷され、かつ焼成される
スクリーンに伴つた場合である。故に、道は焼成
の間周囲にまたは近傍に移動しないもので、そし
て前記テープは前記基板にそれを転写するために
同様に構造することができる。この垂直の内部接
続方法に於ける次の導電層は、次の誘電体及びそ
れ自身焼成した、前記焼成されたテープに押付け
られたスクリーンである。この方法は、所望の垂
直内部接続レベルと完了のために改造される前記
ハイブリツド回路まで繰返される。
スクリーンを取替えることによつて、予め打込
んだ誘電体テープ層と共に誘電体層改造方法が印
刷され、たとえ全てでなくとも、我々は上述の厚
膜の方法の前記本来の利点の大部分保持している
もので、その間前記共通焼成したセラミツク方法
の利点の多くを得ている。
んだ誘電体テープ層と共に誘電体層改造方法が印
刷され、たとえ全てでなくとも、我々は上述の厚
膜の方法の前記本来の利点の大部分保持している
もので、その間前記共通焼成したセラミツク方法
の利点の多くを得ている。
上述した一般の目的、及び他のより詳細な利点
とこの発明の新しい特徴は、以下の添付図面の記
述に於いて、よりたやすく明白にされる。
とこの発明の新しい特徴は、以下の添付図面の記
述に於いて、よりたやすく明白にされる。
連続した組合せの要約ステツプ(図示せず)の
用意に形成される完全なハイブリツド回路(第6
図)に於けるこの発明にしたがつて、概略的に前
記段階的な方法が第1図乃至第6図に示される。
この後の組合せ中のステツプは第6図に於ける前
記ハイブリツド回路を要約するために使用される
ことができるものであり、既知の且つ有効な技術
の多くの要約方法の一つから選択されることがで
きるものである。
用意に形成される完全なハイブリツド回路(第6
図)に於けるこの発明にしたがつて、概略的に前
記段階的な方法が第1図乃至第6図に示される。
この後の組合せ中のステツプは第6図に於ける前
記ハイブリツド回路を要約するために使用される
ことができるものであり、既知の且つ有効な技術
の多くの要約方法の一つから選択されることがで
きるものである。
好ましい実施例の説明
いま第1図を参照すると、アルミナのような誘
電体材料の出発基板10が示される。この基板1
0は公称96%の酸化アルミニウム、Al2O3、から
成り、そして厚さは一般般に25から100ミリまで
変化する。
電体材料の出発基板10が示される。この基板1
0は公称96%の酸化アルミニウム、Al2O3、から
成り、そして厚さは一般般に25から100ミリまで
変化する。
第1図の前記基板は、金または銅のような導電
表面パターンがスクリーン・プリンタで転写され
るものであり、所望の結合構造に於いてスクリー
ン印刷されるもので、既知のスクリーン印刷技術
が使用され、及び第2図に示される前記特定の導
電パターン12を形成するために一般に900℃の
炉に於いて焼成されるものである。
表面パターンがスクリーン・プリンタで転写され
るものであり、所望の結合構造に於いてスクリー
ン印刷されるもので、既知のスクリーン印刷技術
が使用され、及び第2図に示される前記特定の導
電パターン12を形成するために一般に900℃の
炉に於いて焼成されるものである。
第3図に於いて、これらに既に形成された道1
6に伴つた厚さに於いて、一般に6〜8ミリのガ
ラス・セラミツク、誘電体、柔軟なグリーン・テ
ープ材料14が、第2図の前記基礎構造の前記上
表面に供給される。この材料は、アルミナを充填
したガラスであり、これは“ガラス・セラミツ
ク”に関連したものでもある。この材料は、一般
に40〜60%のアルミナ、Al2O3、を含んでおり、
そして前記“ガラス”は一般にアルミニウム・ホ
ウケイ酸塩を導くものである。現在、このテープ
は、“グリーン・テープ”または“セラミツク・
テープ”の属名としてデラウエア州のE.l.Dupont
Company of Wilmingtonから得られるが、それ
は特定の商標または商品名としてではない。この
グリーンまたはセラミツク・テープ材料は、前記
基板10のむき出しの上部表面及び前記導電パタ
ーンに、それが粘着及び順応するため十分に柔軟
なものである。
6に伴つた厚さに於いて、一般に6〜8ミリのガ
ラス・セラミツク、誘電体、柔軟なグリーン・テ
ープ材料14が、第2図の前記基礎構造の前記上
表面に供給される。この材料は、アルミナを充填
したガラスであり、これは“ガラス・セラミツ
ク”に関連したものでもある。この材料は、一般
に40〜60%のアルミナ、Al2O3、を含んでおり、
そして前記“ガラス”は一般にアルミニウム・ホ
ウケイ酸塩を導くものである。現在、このテープ
は、“グリーン・テープ”または“セラミツク・
テープ”の属名としてデラウエア州のE.l.Dupont
Company of Wilmingtonから得られるが、それ
は特定の商標または商品名としてではない。この
グリーンまたはセラミツク・テープ材料は、前記
基板10のむき出しの上部表面及び前記導電パタ
ーンに、それが粘着及び順応するため十分に柔軟
なものである。
次に、前記第3図の合成構造は、前記グリー
ン・テープ14に於いて前記有機の結合材料を蒸
発させるために900℃の前記理法の所定の高い温
度で加熱されるもので、これらによつて第4図に
示されるように前記焼結された誘電体層18を放
置する。焼成後、前記誘電体層18は、一般に約
2から3ミリの厚さとなる。
ン・テープ14に於いて前記有機の結合材料を蒸
発させるために900℃の前記理法の所定の高い温
度で加熱されるもので、これらによつて第4図に
示されるように前記焼結された誘電体層18を放
置する。焼成後、前記誘電体層18は、一般に約
2から3ミリの厚さとなる。
前記道16は、既知の技術で使用されている導
電金属被覆20と共に充填され、乾かされるもの
である。第2の導電パターン22は、更に第5図
に示されるように前記誘電体層18の前記表面上
に押付けられるもので、乾かされ、前記道を満た
す材料に伴つて乾かされ、且つ焼成されるもので
ある。
電金属被覆20と共に充填され、乾かされるもの
である。第2の導電パターン22は、更に第5図
に示されるように前記誘電体層18の前記表面上
に押付けられるもので、乾かされ、前記道を満た
す材料に伴つて乾かされ、且つ焼成されるもので
ある。
最後に、個々の成分はトランジスタまたは絶縁
回路パツケージ26のように、及び抵抗またはコ
ンデンサのように受動成分28は接着されること
ができるものであるが、例えば第6図に於いて前
記焼成されたテープ層14の前記上部表面に直接
にでも、前記導電パターン22から成る前記導電
ストリツプの一つの前記上部に対してでもよい。
このとき、例えば前記トランジスタまたはI.C.26
から前記導電パターン22の前記隣接した導電ス
トリツプにワイヤ・ボンド32,34を作るた
め、若しくは前記受動成分28から前記導電金属
被覆20の前記隣接した導電ストリツプにワイ
ヤ・ボンド40,42を作るために望まれること
ができる。
回路パツケージ26のように、及び抵抗またはコ
ンデンサのように受動成分28は接着されること
ができるものであるが、例えば第6図に於いて前
記焼成されたテープ層14の前記上部表面に直接
にでも、前記導電パターン22から成る前記導電
ストリツプの一つの前記上部に対してでもよい。
このとき、例えば前記トランジスタまたはI.C.26
から前記導電パターン22の前記隣接した導電ス
トリツプにワイヤ・ボンド32,34を作るた
め、若しくは前記受動成分28から前記導電金属
被覆20の前記隣接した導電ストリツプにワイ
ヤ・ボンド40,42を作るために望まれること
ができる。
しかしながら、第6図に示される前記内部接続
構造は、第5図の上部表面に型板が粘着され且つ
ワイヤが粘着されることができるどの能動または
受動成分をも示すために予定されただけで、そし
てこの発明は、更にパツケージの要約ステツプに
優先の能動または受動電子の成分を含むために、
連動して処理されるどのようなこの構造にも関わ
らず、第5図の前記方法と結果を保証する予定で
あることが理解されるべきである。
構造は、第5図の上部表面に型板が粘着され且つ
ワイヤが粘着されることができるどの能動または
受動成分をも示すために予定されただけで、そし
てこの発明は、更にパツケージの要約ステツプに
優先の能動または受動電子の成分を含むために、
連動して処理されるどのようなこの構造にも関わ
らず、第5図の前記方法と結果を保証する予定で
あることが理解されるべきである。
Claims (1)
- 【特許請求の範囲】 1 (a) その上部に形成された導電パターンを有
する寸法の安定した絶縁基板を供給する工程
と、 (b) 無機の充填材料及び有機の結合材料を含む熱
分解できる膜に透孔を形成する工程と、 (c) 前記導電パターン及び前記膜がその上部に粘
着されて寸法が固定されるような前記周囲の絶
縁基板表面の上部の上に前記膜を転写する工程
と、 (d) 前記基板表面及びそれに形成された前記導電
パターンを覆つている均等な寸法の安定した誘
電体層としてその中に含まれた前記無機の充填
材料を確実に焼成し且つ前記誘電体膜の中で前
記有機の結合材料を蒸発させるために十分な所
定の高い温度で前記絶縁基板、前記導電パター
ン及び前記熱分解できる膜を加熱する工程とを
具備し、 それによつて前記誘電体膜の寸法の安定が保証
されることを特徴とする電気的内部接続板の製造
方法。 2 前記絶縁基板は約96%のアルミナ、Al2O3、
を含んでおり、前記無機の材料は低温焼成のガラ
ス・セラミツクであり、且つ前記熱分解できる膜
は前記基板に粘着する前記膜の原因となるために
選択された温度と圧縮を使用している前記絶縁基
板に転写されることを特徴とする特許請求の範囲
第1項記載の電気的内部接続板の製造方法。 3 前記基板は88%から99.5%にアルミナが変化
することを特徴とする特許請求の範囲第1項若し
くは第2項の何れか1項に記載の電気的内部接続
板の製造方法。 4 前記基板は酸化ベリリウムで構成されること
を特徴とする特許請求の範囲第1項若しくは第2
項の何れか1項に記載の電気的内部接続板の製造
方法。 5 前記熱分解できる膜は酸化アルミニウム
(Al2O3)及びガラスで構成されることを特徴と
する特許請求の範囲第1項若しくは第2項の何れ
か1項に記載の電気的内部接続板の製造方法。 6 前記導電パターン及び前記絶縁層は共通焼成
されることを特徴とする特許請求の範囲第1項若
しくは第2項の何れか1項に記載の電気的内部接
続板の製造方法。 7 前記熱分解できる膜は前記基板に前記テープ
を転写する前に別の導電パターンが上に押付けら
れることを特徴とする特許請求の範囲第1項若し
くは第2項の何れか1項に記載の電気的内部接続
板の製造方法。 8 前記基板は銅、アンバーを張合わせた銅、ス
テンレス鋼、またはその種の他のもののような金
属で構成されることを特徴とする特許請求の範囲
第1項若しくは第2項の何れか1項に記載の電気
的内部接続板の製造方法。 9 ハイブリツド型回路の製造及び前記方法によ
り製造に於いて受動と能動の電気成分とその他同
種のものに対して支持し、電気絶縁、且つ垂直の
電気的内部接続の何れをも供給するための電気的
内部接続支持構造で、 (a) その上部に形成された導電パターンを有する
絶縁基板を供給する工程と、 (b) 無機の充填材料及び有機の結合材料を含む熱
分解できる厚膜に透孔を形成する工程と、 (c) 前記導電パターン及び前記周囲の絶縁基板表
面の上部に前記膜を転写する工程と、 (d) 前記基板表面及びそれに形成された前記導電
パターンの両者に均等な誘電体層として前記無
機の充填材料を確実に溶融し且つ前記誘電体膜
の中で前記有機の結合材料を蒸発させるために
十分な所定の高い温度で前記絶縁基板、前記導
電パターン及び前記熱分解できる膜を加熱する
工程とを具備し、 それによつて前記誘電体膜の寸法の安定が保証
されることを特徴とするハイブリツド型回路の製
造方法。 10 前記(a)乃至(d)の工程は電気的内部接続板が
完了されるまで繰返されることを特徴とする特許
請求の範囲第7項に記載の電気的内部接続板の方
法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/672,562 US4645552A (en) | 1984-11-19 | 1984-11-19 | Process for fabricating dimensionally stable interconnect boards |
US672562 | 1984-11-19 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62501181A JPS62501181A (ja) | 1987-05-07 |
JPH0213958B2 true JPH0213958B2 (ja) | 1990-04-05 |
Family
ID=24699082
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60505104A Granted JPS62501181A (ja) | 1984-11-19 | 1985-10-28 | 寸法の安定した内部接続板の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4645552A (ja) |
EP (1) | EP0201583B1 (ja) |
JP (1) | JPS62501181A (ja) |
DE (1) | DE3570013D1 (ja) |
IL (1) | IL76759A (ja) |
WO (1) | WO1986003337A1 (ja) |
Families Citing this family (62)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4665468A (en) * | 1984-07-10 | 1987-05-12 | Nec Corporation | Module having a ceramic multi-layer substrate and a multi-layer circuit thereupon, and process for manufacturing the same |
WO1988002928A1 (en) * | 1986-10-09 | 1988-04-21 | Hughes Aircraft Company | Via filling of green ceramic tape |
US4802945A (en) * | 1986-10-09 | 1989-02-07 | Hughes Aircraft Company | Via filling of green ceramic tape |
US4799984A (en) * | 1987-09-18 | 1989-01-24 | E. I. Du Pont De Nemours And Company | Method for fabricating multilayer circuits |
US4806188A (en) * | 1988-03-04 | 1989-02-21 | E. I. Du Pont De Nemours And Company | Method for fabricating multilayer circuits |
US5502889A (en) * | 1988-06-10 | 1996-04-02 | Sheldahl, Inc. | Method for electrically and mechanically connecting at least two conductive layers |
US4961998A (en) * | 1988-09-23 | 1990-10-09 | National Starch And Chemical Investment Holding Corporation | Dielectric composition having controlled thermal expansion |
US5041695A (en) * | 1989-06-01 | 1991-08-20 | Westinghouse Electric Corp. | Co-fired ceramic package for a power circuit |
US4994302A (en) * | 1989-06-27 | 1991-02-19 | Digital Equipment Corporation | Method of manufacturing thick-film devices |
US5102720A (en) * | 1989-09-22 | 1992-04-07 | Cornell Research Foundation, Inc. | Co-fired multilayer ceramic tapes that exhibit constrained sintering |
US5028473A (en) * | 1989-10-02 | 1991-07-02 | Hughes Aircraft Company | Three dimensional microcircuit structure and process for fabricating the same from ceramic tape |
US5176772A (en) * | 1989-10-05 | 1993-01-05 | Asahi Glass Company Ltd. | Process for fabricating a multilayer ceramic circuit board |
US4991283A (en) * | 1989-11-27 | 1991-02-12 | Johnson Gary W | Sensor elements in multilayer ceramic tape structures |
US5292548A (en) * | 1990-04-03 | 1994-03-08 | Vistatech Corporation | Substrates used in multilayered integrated circuits and multichips |
DE4025715C1 (ja) * | 1990-08-14 | 1992-04-02 | Robert Bosch Gmbh, 7000 Stuttgart, De | |
DE4030055A1 (de) * | 1990-09-22 | 1992-03-26 | Bosch Gmbh Robert | Verfahren zum herstellen einer schaltung |
US5158912A (en) * | 1991-04-09 | 1992-10-27 | Digital Equipment Corporation | Integral heatsink semiconductor package |
US5256469A (en) * | 1991-12-18 | 1993-10-26 | General Electric Company | Multi-layered, co-fired, ceramic-on-metal circuit board for microelectronic packaging |
US5727310A (en) * | 1993-01-08 | 1998-03-17 | Sheldahl, Inc. | Method of manufacturing a multilayer electronic circuit |
US5527998A (en) * | 1993-10-22 | 1996-06-18 | Sheldahl, Inc. | Flexible multilayer printed circuit boards and methods of manufacture |
JP2783751B2 (ja) * | 1993-12-21 | 1998-08-06 | 富士通株式会社 | 多層セラミック基板の製造方法 |
US5657532A (en) * | 1996-01-16 | 1997-08-19 | Ferro Corporation | Method of making insulated electrical heating element using LTCC tape |
US6930256B1 (en) | 2002-05-01 | 2005-08-16 | Amkor Technology, Inc. | Integrated circuit substrate having laser-embedded conductive patterns and method therefor |
US6583019B2 (en) * | 2001-11-19 | 2003-06-24 | Gennum Corporation | Perimeter anchored thick film pad |
US7633765B1 (en) | 2004-03-23 | 2009-12-15 | Amkor Technology, Inc. | Semiconductor package including a top-surface metal layer for implementing circuit features |
US9691635B1 (en) | 2002-05-01 | 2017-06-27 | Amkor Technology, Inc. | Buildup dielectric layer having metallization pattern semiconductor package fabrication method |
US7548430B1 (en) | 2002-05-01 | 2009-06-16 | Amkor Technology, Inc. | Buildup dielectric and metallization process and semiconductor package |
TW540285B (en) * | 2002-09-11 | 2003-07-01 | Universal Scient Ind Co Ltd | Parallel stack process of multi-layer circuit board |
US20040080917A1 (en) * | 2002-10-23 | 2004-04-29 | Steddom Clark Morrison | Integrated microwave package and the process for making the same |
US11081370B2 (en) | 2004-03-23 | 2021-08-03 | Amkor Technology Singapore Holding Pte. Ltd. | Methods of manufacturing an encapsulated semiconductor device |
US10811277B2 (en) | 2004-03-23 | 2020-10-20 | Amkor Technology, Inc. | Encapsulated semiconductor package |
US7550857B1 (en) | 2006-11-16 | 2009-06-23 | Amkor Technology, Inc. | Stacked redistribution layer (RDL) die assembly package |
DE102009012139B4 (de) * | 2009-03-06 | 2012-02-23 | Epcos Ag | Modulsubstrat und Verfahren zur Herstellung |
US7960827B1 (en) | 2009-04-09 | 2011-06-14 | Amkor Technology, Inc. | Thermal via heat spreader package and method |
US8623753B1 (en) | 2009-05-28 | 2014-01-07 | Amkor Technology, Inc. | Stackable protruding via package and method |
US8222538B1 (en) | 2009-06-12 | 2012-07-17 | Amkor Technology, Inc. | Stackable via package and method |
US8471154B1 (en) | 2009-08-06 | 2013-06-25 | Amkor Technology, Inc. | Stackable variable height via package and method |
US8796561B1 (en) | 2009-10-05 | 2014-08-05 | Amkor Technology, Inc. | Fan out build up substrate stackable package and method |
US8937381B1 (en) | 2009-12-03 | 2015-01-20 | Amkor Technology, Inc. | Thin stackable package and method |
US9691734B1 (en) | 2009-12-07 | 2017-06-27 | Amkor Technology, Inc. | Method of forming a plurality of electronic component packages |
US8536462B1 (en) | 2010-01-22 | 2013-09-17 | Amkor Technology, Inc. | Flex circuit package and method |
US8300423B1 (en) | 2010-05-25 | 2012-10-30 | Amkor Technology, Inc. | Stackable treated via package and method |
US8294276B1 (en) | 2010-05-27 | 2012-10-23 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
US8338229B1 (en) | 2010-07-30 | 2012-12-25 | Amkor Technology, Inc. | Stackable plasma cleaned via package and method |
US8717775B1 (en) | 2010-08-02 | 2014-05-06 | Amkor Technology, Inc. | Fingerprint sensor package and method |
US8337657B1 (en) | 2010-10-27 | 2012-12-25 | Amkor Technology, Inc. | Mechanical tape separation package and method |
US8482134B1 (en) | 2010-11-01 | 2013-07-09 | Amkor Technology, Inc. | Stackable package and method |
US9748154B1 (en) | 2010-11-04 | 2017-08-29 | Amkor Technology, Inc. | Wafer level fan out semiconductor device and manufacturing method thereof |
US8525318B1 (en) | 2010-11-10 | 2013-09-03 | Amkor Technology, Inc. | Semiconductor device and fabricating method thereof |
US8557629B1 (en) | 2010-12-03 | 2013-10-15 | Amkor Technology, Inc. | Semiconductor device having overlapped via apertures |
US8535961B1 (en) | 2010-12-09 | 2013-09-17 | Amkor Technology, Inc. | Light emitting diode (LED) package and method |
US9721872B1 (en) | 2011-02-18 | 2017-08-01 | Amkor Technology, Inc. | Methods and structures for increasing the allowable die size in TMV packages |
US9013011B1 (en) | 2011-03-11 | 2015-04-21 | Amkor Technology, Inc. | Stacked and staggered die MEMS package and method |
KR101140113B1 (ko) | 2011-04-26 | 2012-04-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 |
US8653674B1 (en) | 2011-09-15 | 2014-02-18 | Amkor Technology, Inc. | Electronic component package fabrication method and structure |
US8633598B1 (en) | 2011-09-20 | 2014-01-21 | Amkor Technology, Inc. | Underfill contacting stacking balls package fabrication method and structure |
US9029962B1 (en) | 2011-10-12 | 2015-05-12 | Amkor Technology, Inc. | Molded cavity substrate MEMS package fabrication method and structure |
US9799592B2 (en) | 2013-11-19 | 2017-10-24 | Amkor Technology, Inc. | Semicondutor device with through-silicon via-less deep wells |
KR101366461B1 (ko) | 2012-11-20 | 2014-02-26 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
KR101488590B1 (ko) | 2013-03-29 | 2015-01-30 | 앰코 테크놀로지 코리아 주식회사 | 반도체 디바이스 및 그 제조 방법 |
KR101607981B1 (ko) | 2013-11-04 | 2016-03-31 | 앰코 테크놀로지 코리아 주식회사 | 반도체 패키지용 인터포저 및 이의 제조 방법, 제조된 인터포저를 이용한 반도체 패키지 |
US9960328B2 (en) | 2016-09-06 | 2018-05-01 | Amkor Technology, Inc. | Semiconductor device and manufacturing method thereof |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58176997A (ja) * | 1982-04-12 | 1983-10-17 | 株式会社日立製作所 | 複数層配線構造及びサ−マルヘツド |
Family Cites Families (32)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
BE562405A (ja) * | 1956-11-15 | |||
US3506473A (en) * | 1964-06-25 | 1970-04-14 | Vitta Corp | Method of transferring glass frit image from transfer sheet |
US3436819A (en) * | 1965-09-22 | 1969-04-08 | Litton Systems Inc | Multilayer laminate |
US3371001A (en) * | 1965-09-27 | 1968-02-27 | Vitta Corp | Method of applying uniform thickness of frit on semi-conductor wafers |
US3838204A (en) * | 1966-03-30 | 1974-09-24 | Ibm | Multilayer circuits |
US3423517A (en) * | 1966-07-27 | 1969-01-21 | Dielectric Systems Inc | Monolithic ceramic electrical interconnecting structure |
US3756891A (en) * | 1967-12-26 | 1973-09-04 | Multilayer circuit board techniques | |
US3549784A (en) * | 1968-02-01 | 1970-12-22 | American Lava Corp | Ceramic-metallic composite substrate |
US3576668A (en) * | 1968-06-07 | 1971-04-27 | United Aircraft Corp | Multilayer thick film ceramic hybrid integrated circuit |
US3852877A (en) * | 1969-08-06 | 1974-12-10 | Ibm | Multilayer circuits |
US3655496A (en) * | 1969-09-25 | 1972-04-11 | Vitta Corp | Tape transfer of sinterable conductive, semiconductive or insulating patterns to electronic component substrates |
US3728185A (en) * | 1970-05-22 | 1973-04-17 | Owens Illinois Inc | Olefin-so2 compositions containing finely divided fusible inorganic material and method for bonding therewith |
US3978248A (en) * | 1970-12-18 | 1976-08-31 | Hitachi, Ltd. | Method for manufacturing composite sintered structure |
US3726002A (en) * | 1971-08-27 | 1973-04-10 | Ibm | Process for forming a multi-layer glass-metal module adaptable for integral mounting to a dissimilar refractory substrate |
JPS4876059A (ja) * | 1972-01-14 | 1973-10-13 | ||
US4039338A (en) * | 1972-12-29 | 1977-08-02 | International Business Machines Corporation | Accelerated sintering for a green ceramic sheet |
US3948706A (en) * | 1973-12-13 | 1976-04-06 | International Business Machines Corporation | Method for metallizing ceramic green sheets |
US4109377A (en) * | 1976-02-03 | 1978-08-29 | International Business Machines Corporation | Method for preparing a multilayer ceramic |
US4030190A (en) * | 1976-03-30 | 1977-06-21 | International Business Machines Corporation | Method for forming a multilayer printed circuit board |
US4289719A (en) * | 1976-12-10 | 1981-09-15 | International Business Machines Corporation | Method of making a multi-layer ceramic substrate |
US4413061A (en) * | 1978-02-06 | 1983-11-01 | International Business Machines Corporation | Glass-ceramic structures and sintered multilayer substrates thereof with circuit patterns of gold, silver or copper |
JPS5820160B2 (ja) * | 1978-06-17 | 1983-04-21 | 日本碍子株式会社 | メタライズ層を備えたセラミツクス体 |
FR2435883A1 (fr) * | 1978-06-29 | 1980-04-04 | Materiel Telephonique | Circuit integre hybride et son procede de fabrication |
JPS55133597A (en) * | 1979-04-06 | 1980-10-17 | Hitachi Ltd | Multilayer circuit board |
US4313262A (en) * | 1979-12-17 | 1982-02-02 | General Electric Company | Molybdenum substrate thick film circuit |
US4336088A (en) * | 1980-06-30 | 1982-06-22 | International Business Machines Corp. | Method of fabricating an improved multi-layer ceramic substrate |
US4340436A (en) * | 1980-07-14 | 1982-07-20 | International Business Machines Corporation | Process for flattening glass-ceramic substrates |
JPS57122592A (en) * | 1981-01-23 | 1982-07-30 | Tokyo Shibaura Electric Co | Method of producing hybrid integrated circuit |
US4434134A (en) * | 1981-04-10 | 1984-02-28 | International Business Machines Corporation | Pinned ceramic substrate |
US4406722A (en) * | 1982-05-03 | 1983-09-27 | International Business Machines Corp. | Diffusion bonding of dissimilar ceramics |
JPS58207699A (ja) * | 1982-05-28 | 1983-12-03 | 株式会社日立製作所 | 配線回路基板の製造方法 |
JPS59995A (ja) * | 1982-06-16 | 1984-01-06 | 富士通株式会社 | 銅導体多層構造体の製造方法 |
-
1984
- 1984-11-19 US US06/672,562 patent/US4645552A/en not_active Expired - Fee Related
-
1985
- 1985-10-20 IL IL76759A patent/IL76759A/xx not_active IP Right Cessation
- 1985-10-28 WO PCT/US1985/002120 patent/WO1986003337A1/en active IP Right Grant
- 1985-10-28 EP EP85905959A patent/EP0201583B1/en not_active Expired
- 1985-10-28 JP JP60505104A patent/JPS62501181A/ja active Granted
- 1985-10-28 DE DE8585905959T patent/DE3570013D1/de not_active Expired
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58176997A (ja) * | 1982-04-12 | 1983-10-17 | 株式会社日立製作所 | 複数層配線構造及びサ−マルヘツド |
Also Published As
Publication number | Publication date |
---|---|
WO1986003337A1 (en) | 1986-06-05 |
EP0201583B1 (en) | 1989-05-03 |
JPS62501181A (ja) | 1987-05-07 |
EP0201583A1 (en) | 1986-11-20 |
DE3570013D1 (en) | 1989-06-08 |
US4645552A (en) | 1987-02-24 |
IL76759A (en) | 1990-09-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH0213958B2 (ja) | ||
JPH0150119B2 (ja) | ||
JPH11504159A (ja) | セラミック回路板支持基板用ガラスボンディング層 | |
Shimada et al. | Low dielectric constant multilayer glass-ceramic substrate with Ag-Pd wiring for VLSI package | |
US4914260A (en) | Ceramic multi-layer printed circuit boards | |
JP3351043B2 (ja) | 多層セラミック基板の製造方法 | |
JPH10308584A (ja) | セラミック多層基板およびその製造方法 | |
JPH0363237B2 (ja) | ||
JPS5841800B2 (ja) | セラミック多層基板の形成方法 | |
JPS60117796A (ja) | 多層配線基板及びその製造方法 | |
JPS63261796A (ja) | 多層ハイブリツドic基板の製造方法 | |
JP3136682B2 (ja) | 多層配線基板の製造方法 | |
JP2817553B2 (ja) | 半導体パッケージ構造及びその製造方法 | |
JP2734404B2 (ja) | セラミック配線基板およびその製造方法 | |
JP2798566B2 (ja) | 回路基板の製造方法 | |
JPS6226200B2 (ja) | ||
JPS63102398A (ja) | セラミツク回路基板の製造方法 | |
JPS6010698A (ja) | 多層配線基板およびその製造方法 | |
JPH0151075B2 (ja) | ||
JPH0821780B2 (ja) | 積層複合セラミック基板およびその製造方法 | |
JPH0677665A (ja) | 多層回路基板及びその製法 | |
JPH0380358B2 (ja) | ||
JPS62119951A (ja) | 多層配線基板 | |
JPH06232528A (ja) | 混成集積回路基板及びその製法 | |
JPS60171793A (ja) | 多層配線基板の製造方法 |