JPS5920306B2

JPS5920306B2 - 感熱記録装置

Info

Publication number: JPS5920306B2
Application number: JP53024896A
Authority: JP
Inventors: 清典関口
Original assignee: Matsushita Graphic Communication Systems Inc
Current assignee: Panasonic System Solutions Japan Co Ltd
Priority date: 1978-03-03
Filing date: 1978-03-03
Publication date: 1984-05-12
Also published as: JPS54117621A

Description

【発明の詳細な説明】本発明は、ファクシミリ受信装置における感熱記録装置
に関する。

近年、ファクシミリ通信の高連化が要求され、このため
帯域圧縮方式の採用や大容量の伝送回線を用いる等が行
なわれている。

たとえば、送信側では読取走査を高速で行ない、得られ
た画信号の冗長度を圧縮して伝送し、受信側では圧縮さ
れた信号を元の画信号に変換して受信走査を行なうもの
である。この場合、読取走査をいくら高速で行なつても
、また画信号の冗長度をいくら圧縮して伝送しても、受
信走査が低速であれば何ら意味がなくなつてしまう。実
際問題として受信機の記録装置が感熱記録装置の場合、
きわめて受信走査が低速であり、高速伝送のさまたげと
なつている。一般に、感熱記録ヘッドは第１図に示すよ
うにマトリックス構造になつている。すなわち、１列に
配列された感熱発熱素子Ｒ１１〜■皿をｍ個ずつｎ個
のブロックに分割し、各ブロック内の感熱発熱素子をそ
れぞれ共通側端子Ｇ１〜Ｇｎに共通に接続し、一方では
該感熱発熱素子をｍ個おきに共通に接続してそれぞれ駆
動回路（図示せず）に接続している。つまり、Ｒ１ｌ２
Ｒ１２゜゜゜Ｒｌｎ、Ｒ２１、Ｒ２２３、、、Ｒ２ｎ、
、、、、Ｒｍｌ３Ｒｍ２・、、、・、Ｒｍｎをそれぞれ
ｍ個の駆動回路端子に接続している。このように構成さ
れた感熱記録ヘッドの感熱発熱素子Ｒ１１〜Ｒｍｎを適
宜に発熱させ、この感熱発熱素子Ｒ１１〜Ｒｍｎと接し
ている感熱亙録の必要画素部分を加熱し、画情報を得る
のである。以上述べた感熱記録ヘッドを使用した従来の
感熱記録装置においては、送信側からの圧縮された画信
号は元の画信号に変換され、メモリに適当に【−記憶さ
れ該メモリから前記感熱発熱素子Ｒｌｌ〜Ｒｍｎのうち
の第１プロツクＲｌｌ〜Ｒｍｌに対応する信号だけ読み
出し、この読み出した信号に従つて前記駆動回路を同時
に駆動させるとともに共通側端子Ｇ１をアースに落とす
。

この動作こよつて、第１プロツクの必要部分の感熱発熱
素子だけを発熱させ必要部分の記録ができる。つぎに、
第２プロツクＲｌ２〜Ｒｍ２に対応する信号をメモリか
ら読み出し、この信号に従つて駆動させ、同時に共通側
端子Ｇ２をアースに落とす。以下、順次第ｎプロツクま
で駆動させることによつて１ラインの記録が終了する。
したがつて、１プロツクの１駆動時間をＴＯＣｓｅｃ〕
とすると、１ラインの記録時間はＴＯＸｎＣｓｅｃ〕と
なる。なお、１プロツクの駆動時間ＴＯは、発熱量、材
質等によつて異なるが一般にＴＯ二２×１０−３〜３×
１０−３〔Ｓｅｃ〕と考えてよい。仮にＴＯ：２．５×
１０−３〔Ｓｅｃ〕ｎ＝６４とすると、１ラインの記録
時間ＴＨはＴｌＩ：１６×１０−２〔Ｓｅｃ〕となる。
これは静電記録における１ライン記録時間（約２×１０
−３ｓｅｃ）と比較すると著しく大きな数となつている
ことがわかる。感熱記録における記録時間を減縮するた
めに前記゛駆動回路の数を増やせばよいが、駆動電源の
大きさおよび容量に制限があり、現在のところ，駆動回
路の数を容易に増やすことはできない。本発明は以上述
べたような点に鑑みてなされたもので、従来の感熱記録
装置のように１プロツクずつｎ個のプロツクをすべて駆
動させることなく黒信号を含むプロツクのみを駆動させ
、１プロツクすべて白信号（全白）の場合にはそのプロ
ツクを飛越走査することにより記録時間を著しく短縮す
ることができる感熱記録装置を提供するものである。

以下、本発明の一実施例を図面にもとづいて詳細に説明
する。

第２図は本発明の一実施例のプロ３ツク図である。送
信機から送られてくる帯域圧縮された信号は入力端子１
からデータ復元装置２に入力され元の画信号に復元され
る。復元された画信号は、入力端子１２から入力される
信号により制御されるマルチプレクサ３（以下ＭＵＸと
いう）４に入力される。該ＭＵＸ３は、最初１ラインメ
モリ４の第１番目のメモリ４ａに画信号を１ビツトずつ
入力する。このようにして第１番目の１ラインメモリ４
ａに１ライン分の画信号（２０４８ビツトとする。）の
書き込みが終了すると、入力端子１２から入力される制
御信号によりＭＵＸ３は入力端子１から入力されてくる
２ライン目の画信号を第２番目の１ラインメモリ４ｂに
入力するように匍脚される。以下、該ＭＵＸ３（丸入力
端子１２から入力される制御信号により順次１ラインメ
モリ４ｃ→４ｄを指定し、入力端子１から入力される画
信号をそれぞれのメモリに入力する。第４番目の１ライ
ンメモリ４ｄの書き込みが終了すると、１ラインメモリ
４は、出力端子１４から外部の制御回路に１ラインメモ
リ４が一杯であることを知らせる信号を出力する。また
、１ラインメモリ４ａに入力された画信号は、ＭＵＸ５
によつて選択され１ビツトずつデータ判定回路６および
１ライン再生メモリ９に入力される。また、３２カウン
タ８および２０４８カウンタ７には画信号に同期したク
ロツク信号が入力される。データ判定回路６は、ＭＵＸ
５から入力される画信号の内容（黒信号または白信号）
を判定する。また、該データ判定回路６は、３２カウン
タ８からのりセツト信号によりりセツトされる。すなわ
ち、３２カウンタ８によつてＭＵＸ５から入力される画
信号は３２ビツトを１プロツクとする６４個のプロツク
に分割される。またデータ判定回路６は、１プロツク中
に黒信号がない場合には「０」信号をまた１プロツク中
に１ビツトでも黒信号があると「１」信号を６４プロツ
クメモリ２３に出力する。２０４８カウンタ７からの信
号は、インバータ１７、インバータ２４を介してアンド
回路２０に入力される。

また、インバータ２５を介してアンド回路１９に入力さ
れる。また、入力端子２６からはＦＡＳＴ，ＣＬＯＣＫ
ａ（以下、クロツクａという）が、入力端子２７からは
ＳＬＯＷ，ＣＬＯＣＫｂ（以下クロツクｂという）が入
力されていて、それぞれアンド回路２０または１９に入
力されている。

アンド回路２０の他の入力であるフリツプフロツプ２８
（以下、ＦＦという）のＱ出力は、最初「１」に設定さ
れている。１ライン再生メモリ９への画信号の書き込み
は、２０４８カウンタ７からの信号により、アンド回路
１９が開きオア回路１８を介してクロツクｂによつて行
なわれる。

１ライン再生メモリ９に２０４８ビツトの画信号が書き
込まれると、同時に２０４８カウンタ７の信号は反転し
アンド回路１９は閉じらベアンド回路２０が開かれる。

ところで、この時点において前記データ判定回路６は３
２ビツトを１プロツクとする６４プロツクの画信号の判
定を終つていて、その結果は３２カウンタ８からのクロ
ツク信号および２０４８カウンタ７の信号がアンド回路
１６、オア回路２１を介して６４プロツクメモリ２３に
入力されるクロツク信号により６４プロツクメモリ２３
に書き込まれる。したがつて、１ライン再生メモリ９に
２０４８ビツトの画信号が書き込まれた時には、６４プ
ロツクメモリ２３にはデータ判定回路６で判定された結
未が入つており、かつ２０４８カウンタ７の出力により
動作する６４ラツチ回路２２には、６４プロツクメモリ
２３の内容がラツチされている。ところで、アンド回路
２０が開かれるとクロツクａがオア回路１８を介して１
ライン再生メモリ９に入力さへ１ライン９の内容（画
信号）が１ビツトずつ読み出される。

３２カウンタ１０は、この画信号の数をカウントし、３
２ビツト毎にパルスをフリツプフロツプ（以下ＦＦ）２
８、オア回路２１および６４リングカウンタ１５に出力
する。

オア回路２１からの出力（この時点においては、アンド
回路１６は２０４８カウンタ７の信号によつて閉じられ
ているので、オア回路２１の出力としては３２カウンタ
１０からの出力のみとなる）によつて、６４プロツクメ
モリ２３は１ビツトシフトされる。６４プロツクメモリ
２３からの出力はその内容を判定する判定回路であるＦ
Ｆ２８のセツト端子Ｊに入力さへ出力の内容が「１」の
場合および３２カウンタ１０からの出力がクロツク端子
に入力されている場合には出力端子Ｑから「１」信号が
出力される。

パルス発生回路２９は、該「１」信号が入力されると予
め定められた時間幅の信号をアンドゲート３１およびワ
ンシヨツトマルチ３３に出力する。該ワンシヨツトマル
チ３３の出力は、インバータ３２を介してＦＦ２８のク
リア端子ＣＲに入力され、ＦＦ２８はパルス発生回路２
９の出力が終了した時点でワンシヨツトマルチ３３の出
力によりクリアされる。また、パルス発生回烙２９から
信号が出力される時点において（ζ１駆動メモリ３０に
は第１プロツクの３２ビツトの画信号が入力されていて
、前記駆動回路（図示せず）に出力される。また、６４
）リングカウンタ１５は、３２カウンタ１０からの出力
（クロツク信号）により制御され最初のクロツク信号が
入力されるとアンド回路３１の第１番目を選択する。

また、アンド回路３１の第１番目には、前記６４ラツチ
回烙２２の第１番目の内容が入力されている。その後、
６４リングカウンタ１５は、３２カウンタ１０、から出
力されてくるクロツク信号により、アンド回烙３１の第
２番目、第３番目と順次選択する。アンド回路３１の出
力は、前記共通側端子Ｇ１〜Ｇｎとそれぞれ１対１に対
応づけられていて、６４リングカウンタ１５によつて選
択され、かつ６４ラツチ回路２２の内容が「１」のとき
およびパルス発生回路２９の出力が「１」のときはそれ
に対応する共通側端子を動作させる。たとえば、６４ラ
ツチ回路２２の第１番目の内容が「１」のときおよびパ
ルス発生回路２９の出力が「１」のときにはアンド回路
３１の第１番目が開き、共通側端子Ｇ１を動作させる。

この時、前記駆動回路には、最初のプロツクの画信号（
３２ビツト）が入力されていて、画信号中黒信号に対応
している前記感熱発熱素子Ｒｌｌ〜Ｒｍｎに信号が入力
される。しかし、共通側端子Ｇ１〜Ｇｎはその中の１つ
の共通側端子Ｇ１だけ力動作するので、感熱発熱素子Ｒ
ｌｌ〜Ｒｎｌｌの黒信号のみが記録される。ところで、
以上の説明は１プロツク中に黒信号がある場合に関する
ものであつたが、つぎに、１プロツク中に黒信号のない
場合の動作を詳細に説明する。

ここで、画信号の第２および第３プロツクは全白、第４
プロツクは黒信号を含むと仮定する。第２および第３プ
ロツクに関するデータ判定回路６の出力は共に「Ｏ」で
あり、第４プロツクに関しては「１」である。

データ判定回路６の出力は、６４プロツクメモリ２３に
入力される。６４プロツクメモリ２３は、前にも述べた
が３２カウンタ１０の出力によりシフトされ、１ビツト
ずつその内容をＦＦ２８のセツト端子Ｊに出力する。

ＦＦ２８は通常はりセツト状態になつている。したがつ
て、その出力端子Ｑからの出力は「１」であるため、ア
ンド回路２０は開かれクロツクａがオア回路１８を介し
て１ライン再生メモリ９に入力される。１ライン再生メ
モリ９は、クロツクａにより読み出される。

その後、３２ビツトの画信号が読み出されると、３２カ
ウンタ１０から信号がＦＦ２８のクロツク端子に出力さ
れるが、セツト端子Ｊに入力されている第２番目の内容
が「０」であるためクリア状態を保持する。この場合、
その出力端子「Ｑ」の出力は「Ｏ」であるためパルス発
生回路２９は信号を出力しない。そのため、アンド回路
３１は全て閉じられる。また、このとき、６４リングカ
ウンタ１５はアンド回路３１の第２番目に「１」を出力
するが、６４ラツチ回路２２の第２番目の出力が「０」
であり、かつパルス発生回路２９の出力も「Ｏ」である
のでアンド回路３１は開かない。したがつて、駆動メモ
リ３０に入力された第２プロツクの画信号は記録されな
い。つまり、第２プロツクについては飛越走査が行なわ
へ前記駆動時間ＴＯ＝２〜３Ｘ１０−３〔Ｓｅｃ〕を必
要とせず高速で進んだことになる。また、３２カウンタ
１０の信号によりＦＦ２８が第２プロツクの内容を判定
すると同時に、アンド回路２１を介して６４プロツクメ
モリ２３は１ビツトシフトされる。第３プロツクについ
ても、第２フ狛ツクと同様に飛越走査が行なわれる。第
４プロツクについては、前に述べた第１プロツクの場合
と同様に動作し、第４プロツク中の黒信号の記録が行な
われる。以上述べた動作を６４回繰り返すと、６４カウ
ンタ１１から制御回路１３に信号が出力される。

該制御回路１３は、６４カウンタ１１からの信号を受け
ると２０４８カウンタ７、６４リングカウンタ１５およ
びＭＵＸ５に制御信号を出力する。２０４８カウンタ７
および６４リングカウンタ１５はこの制御信号によりり
セツトされ、つぎのラインに対する動作に備える。

また、ＭＵＸ５は制御回路１３からの信号により、第２
番目の１ラインメモリ４ｂに入力された画信号を選択す
るように制御され、１ラインメモリ４ｂから第２ライン
目の画信号がデータ判定回路６、１ライン再生メモリ９
に入力される。以上述べた動作を繰り返すことにより送
信側から送られてきた画信号の記録が完了する。以上述
べたように本発明によれば、１ライン分の画信号をｍビ
ツトを１プロツクとするｎプロツクに分割し、各々のプ
ロツクの内容を判定し、全白の場合には飛越走査するこ
とにより記録時間を短縮することができる。

また、本発明の場合には送信側で感熱記録のための特殊
な操作を施す必要がなく、受信側の処理だけで記録時間
を短縮することができる。

【図面の簡単な説明】

第１図は、感熱記録ヘツドの構成図、第２図は本発明の
一実施例のプロツク図である。２・・・・・・データ復元装置、３，５・・・・・・マ
ルチプレクサ、４・・・・・・１ラインメモリ、６・・
・・・・データ判定回路、７・・・・・・２０４８カウ
ンタ、８，１０・・・・・・３２カウンタ、９・・・・
・・１ライン再生メモリ、１１・・・・・・６４カウン
タ、１３・・・・・・制御回路、１５・・・・・・６４
リングカウンタ、２２・・・・・・ラツチ回路、２３・
・・・・・６４プロツクメモリ、２８・・・・・・フリ
ツプフロツプ、２９・・・・・・パルス発生回路、３０
・・・・・・駆動メモリ、３３・・・・・・ワンショッ
トマルチ。

Claims

【特許請求の範囲】１ｍ個の感熱発熱素子を１ブロックとするｍ×ｎ個の
マトリクス配線された感熱発熱素子群とそれぞれ前記ｍ
個の感熱発熱素子に対応づけられたｎ個の共通側端子か
ら構成された感熱記録ヘッドを有する感熱記録装置にお
いて、１ラインの画信号をｍビットを１ブロックとする
ｎブロックに分割する装置と、前記１ブロックの画信号
の内容を判定する第１の判定回路と、前記１ラインの画
信号を記憶する第１の記憶装置と前記判定回路で判定さ
れた結果を記憶する第２の記憶装置と、前記第２の記憶
装置に記憶された内容を判定する第２の判定回路と、前
記第２の判定回路の判定結果が黒信号を含む場合に信号
を発生するパルス発生回路と、前記ｎ個の共通側端子を
選択する計数回路と、前記パルス発生回路と前記計数回
路と前記第２の記憶装置の出力を入力とし前記第２の判
定回路の判定結果が黒信号を含む場合のみ前記計数回路
によつて選択された共通側端子を駆動させるゲート回路
と、前記第１の記憶装置から読み出されたｍビットの画
信号を記憶し前記ｍ×ｎ個の感熱発熱素子群に画信号を
入力する駆動用記憶装置とを具備したことを特徴とする
感熱記録装置。２ｎ個の共通側端子を選択する計数装置がリングカウ
ンタであることを特徴とする特許請求の範囲第１項記載
の感熱記録装置。