JPS59103428A - ジヨセフソン論理回路 - Google Patents
ジヨセフソン論理回路Info
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- JPS59103428A JPS59103428A JP21295582A JP21295582A JPS59103428A JP S59103428 A JPS59103428 A JP S59103428A JP 21295582 A JP21295582 A JP 21295582A JP 21295582 A JP21295582 A JP 21295582A JP S59103428 A JPS59103428 A JP S59103428A
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- Japan
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- logic gate
- current path
- gate circuit
- data signal
- superconducting logic
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/195—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using superconductive devices
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ジョセフソン素子を用いたジョセフソン論理
回路に関し、特に、２飴表示で「１」及び「０」をとる
データ信号入力が「１」で得られているとき、第１及び
第２のデータ信号出力をそれぞれで１１」及び「０」で
出力させることができ、そしてその状態からデータ信号
入力がｒＯＪになっても、第１及び第２のデータ信号出
力をそれぞれ「１」及びｒＯＪに保持さぜることができ
、また、データ信号入力がｒＯＪで得られているとき、
第１及び第２のデータ信号入力をそれぞれ「０」及び「
１−１で出力さけることができ、そしてその状態からデ
ータ信号入力が１１」になっても、第１及び第２のデー
タ信号出力をそれぞれｒＯＪ及び「１」に保持させるこ
とができる、という機能（以下これをセルフゲーティン
グアンド機能と称する）を得ることができるジョセフソ
ン論理回路に関する。
回路に関し、特に、２飴表示で「１」及び「０」をとる
データ信号入力が「１」で得られているとき、第１及び
第２のデータ信号出力をそれぞれで１１」及び「０」で
出力させることができ、そしてその状態からデータ信号
入力がｒＯＪになっても、第１及び第２のデータ信号出
力をそれぞれ「１」及びｒＯＪに保持さぜることができ
、また、データ信号入力がｒＯＪで得られているとき、
第１及び第２のデータ信号入力をそれぞれ「０」及び「
１−１で出力さけることができ、そしてその状態からデ
ータ信号入力が１１」になっても、第１及び第２のデー
タ信号出力をそれぞれｒＯＪ及び「１」に保持させるこ
とができる、という機能（以下これをセルフゲーティン
グアンド機能と称する）を得ることができるジョセフソ
ン論理回路に関する。
従来、上述したセルフゲーティングアンド機能を得るこ
とができるジョセフソン論理回路が種々提案されている
が、いずれも構造が複雑であり、且つ動作余裕度が狭い
という欠点を有していた。
とができるジョセフソン論理回路が種々提案されている
が、いずれも構造が複雑であり、且つ動作余裕度が狭い
という欠点を有していた。
よって、本発明は、上述した欠点のない、新規な、上述
したセルフゲーティングアンド機能を得ることができる
ジョセフソン論理回路を提案せんとするもので、以下詳
述するところから明らかとなるであろう。
したセルフゲーティングアンド機能を得ることができる
ジョセフソン論理回路を提案せんとするもので、以下詳
述するところから明らかとなるであろう。
第１図は、本願第１番目の発明によるジョセフソン論理
回路の一例を示し、以下述べる構成３− を有する。
回路の一例を示し、以下述べる構成３− を有する。
第１、第２及び第３の超伝導論理ゲート回路Ｇ １ 、
Ｇ ２及びＧ３を有する。
Ｇ ２及びＧ３を有する。
超伝導論理グー１〜回路Ｇ１は、それ自体公知の磁気結
合形超伝導論理ゲート回路または電流注入形超伝導論理
ゲート回路の構成を有する。
合形超伝導論理ゲート回路または電流注入形超伝導論理
ゲート回路の構成を有する。
従って、超伝導論理ゲート回路Ｇ１は、バイアス電流路
８１（超伝導論理ゲート回路Ｇ１を示しているブロック
内を通って延長している）に介挿され且つ入力電流路Ｓ
１を介して入力信号の供給を受けるジョセフソン素子（
図示せず）を有し、且つジョセフソン素子に接続された
出力電流路０１を有する。
８１（超伝導論理ゲート回路Ｇ１を示しているブロック
内を通って延長している）に介挿され且つ入力電流路Ｓ
１を介して入力信号の供給を受けるジョセフソン素子（
図示せず）を有し、且つジョセフソン素子に接続された
出力電流路０１を有する。
この場合、ジョセフソン素子は、そのジョセフソン素子
本体に近接して延長している制御線を有している場合、
その制御線に入力電流路Ｓ１を介して入力信号の電流を
流し、これにもとずきその制御ｌｌ線から発生する磁束
をジョセフソン素子本体に作用させることで、入力電流
路Ｓ１を介して入力信号の供給を受ける。なお、こ４− の場合、超伝導論理ゲート回路Ｇ１は磁気結合形超伝導
論理ゲート回路の構成を有している。
本体に近接して延長している制御線を有している場合、
その制御線に入力電流路Ｓ１を介して入力信号の電流を
流し、これにもとずきその制御ｌｌ線から発生する磁束
をジョセフソン素子本体に作用させることで、入力電流
路Ｓ１を介して入力信号の供給を受ける。なお、こ４− の場合、超伝導論理ゲート回路Ｇ１は磁気結合形超伝導
論理ゲート回路の構成を有している。
また、ジョセフソン素子は、上述した制御線を有してい
ない場合、ジョセフソン素子本体に入力電流路Ｓ１を介
して入力信号の電流を流すことで、入力端子路Ｓ１を介
して入力信号の供給を受ける。なお、この場合、超伝導
論理ゲート回路Ｇ１は電流注入形超伝導論理ゲート回路
の構成を有している。
ない場合、ジョセフソン素子本体に入力電流路Ｓ１を介
して入力信号の電流を流すことで、入力端子路Ｓ１を介
して入力信号の供給を受ける。なお、この場合、超伝導
論理ゲート回路Ｇ１は電流注入形超伝導論理ゲート回路
の構成を有している。
さらに、出力電流路０１は抵抗Ｒ１を直列に接続してお
り、ジョセフソン素子が、バイアス電流路Ｂ１を介して
バイアス電流を流している状態から、有電圧状態に転移
した場合、そのバイアス電流を抵抗Ｒ１を通って流す。
り、ジョセフソン素子が、バイアス電流路Ｂ１を介して
バイアス電流を流している状態から、有電圧状態に転移
した場合、そのバイアス電流を抵抗Ｒ１を通って流す。
また、超伝導論理ゲート回路Ｇ２も、それ自体公知の磁
気結合形超伝導論理ゲート回路または電流注入形超伝導
論理ゲート回路の構成を有し、従って超伝導論理ゲート
回路Ｇ１と同様に、バイアス電流路Ｂ２に介挿され且つ
入力電流路Ｓ２を介して入力信号の供給を受けるジョセ
フソン素子（図示せず）を有し、且つジョセフソン素子
に接続された出力電流路０２を有づる。
気結合形超伝導論理ゲート回路または電流注入形超伝導
論理ゲート回路の構成を有し、従って超伝導論理ゲート
回路Ｇ１と同様に、バイアス電流路Ｂ２に介挿され且つ
入力電流路Ｓ２を介して入力信号の供給を受けるジョセ
フソン素子（図示せず）を有し、且つジョセフソン素子
に接続された出力電流路０２を有づる。
なお、出力電流路０２は、超伝導論理ゲート回路Ｇ１の
場合と同様に、抵抗Ｒ２を直列に接続している。
場合と同様に、抵抗Ｒ２を直列に接続している。
さらに、超伝導論理ゲーＩ・回路Ｇ３も、それ自体公知
の磁気結合形超伝導論理ゲート回路または電流注入形超
伝導論理ゲート回路の構成を有し、従って超伝導論理ゲ
ート回路Ｇ１と同様に、バイアス電流路［３３に介挿さ
れ且つ入力電流路Ｓ３を介して入力信号の供給を受ける
ジョセフソン素子（図示せず）を有し、且つジョセフソ
ン素子に接続された出力電流路０３を有する。なお、出
力電流路０３は、超伝導論理ゲート回路Ｇ１の場合と同
様に、抵抗Ｒ３を直列に接続している。
の磁気結合形超伝導論理ゲート回路または電流注入形超
伝導論理ゲート回路の構成を有し、従って超伝導論理ゲ
ート回路Ｇ１と同様に、バイアス電流路［３３に介挿さ
れ且つ入力電流路Ｓ３を介して入力信号の供給を受ける
ジョセフソン素子（図示せず）を有し、且つジョセフソ
ン素子に接続された出力電流路０３を有する。なお、出
力電流路０３は、超伝導論理ゲート回路Ｇ１の場合と同
様に、抵抗Ｒ３を直列に接続している。
然して、超伝導論哩ゲート回路Ｇ１のバイアス電流路Ｂ
１と、超伝導論理ゲート回路Ｇ２のバイアス電流路Ｂ２
と、超伝導論理ゲート回路Ｇ３の入力電流路Ｓ３とが直
列に接続されてバイアス電源端子ＴＢ１に接続されてい
る。
１と、超伝導論理ゲート回路Ｇ２のバイアス電流路Ｂ２
と、超伝導論理ゲート回路Ｇ３の入力電流路Ｓ３とが直
列に接続されてバイアス電源端子ＴＢ１に接続されてい
る。
また、超伝導論理ゲート回路Ｇ３のバイアス電流路Ｂ３
が、バイアス電源端子ＴＢ１または他のバイアス電源端
子ＴＢ２に接続されている。
が、バイアス電源端子ＴＢ１または他のバイアス電源端
子ＴＢ２に接続されている。
但し、図においては、バイアス電流路Ｂ３がバイアス電
源端子ＴＢ２に接続されている場合を示している。
源端子ＴＢ２に接続されている場合を示している。
さらに、超伝導論理ゲート回路Ｇ１の入ノ〕電流路Ｓ１
が制御信号入力端子下Ｃに接続されている。
が制御信号入力端子下Ｃに接続されている。
なおさらに、超伝導論理ゲート回路Ｇ２の入力電流路Ｓ
＋がデータ信号入力端子ＴＤに接続されている。
＋がデータ信号入力端子ＴＤに接続されている。
また、超伝導論理ゲート回路Ｇ２の出力電流路０２がデ
ータ信号用ノＩＴＯ１に接続され、また超伝導論理ゲー
ト回路Ｇ３の出力電流路ｏ３がデータ信号出力ＴＯ２に
接続されている。
ータ信号用ノＩＴＯ１に接続され、また超伝導論理ゲー
ト回路Ｇ３の出力電流路ｏ３がデータ信号出力ＴＯ２に
接続されている。
以上が、本願第１番目の発明によるジョｅフソン論理回
路の一例構成である。
路の一例構成である。
７−
このような構成によれば、次に述べる作用が得られるの
で、前述したヒルフゲーティングアンド機能を得ること
ができる。
で、前述したヒルフゲーティングアンド機能を得ること
ができる。
（Ｉ）第３図に示すように、バイアス電源端子ＴＢ１か
らのバイアス電流ＴＢＩが零（これを２値表示で「０」
とする）、バイアス電源端子ＴＢ２からのバイアス電流
ＩＢ２が零（これも２値表示で「０」とする）、制御信
号入力端子ＴＣＣ日日の制御信号入力電流ＩＣが零（こ
れも２値表示で「０」とする）、データ信号入力端子Ｔ
Ｄからのデータ信号入力電流ＩＤが零（これも２値表示
で「０」とする）であるとした場合、超伝導論理ゲート
回路Ｇ２の出力電流路０２、及び超伝導論理ゲート回路
Ｇ３の出力電流ＴＯ２にそれぞれ得られる電圧ＶＯ１及
びＶＯ２はともに零（これを２値表示で「Ｏ」８− とする）である。
らのバイアス電流ＴＢＩが零（これを２値表示で「０」
とする）、バイアス電源端子ＴＢ２からのバイアス電流
ＩＢ２が零（これも２値表示で「０」とする）、制御信
号入力端子ＴＣＣ日日の制御信号入力電流ＩＣが零（こ
れも２値表示で「０」とする）、データ信号入力端子Ｔ
Ｄからのデータ信号入力電流ＩＤが零（これも２値表示
で「０」とする）であるとした場合、超伝導論理ゲート
回路Ｇ２の出力電流路０２、及び超伝導論理ゲート回路
Ｇ３の出力電流ＴＯ２にそれぞれ得られる電圧ＶＯ１及
びＶＯ２はともに零（これを２値表示で「Ｏ」８− とする）である。
〔■〕しかしながら、第３図に示すように、上述した（
Ｉ）の状態から、データ信号入力端子ＴＤからのデータ
信号入力電流ＩＤが零以外のある値（これを２値表示で
「１」とする）になり、そしてバイアス電源端子ＴＢ１
からのバイアス電流ＩＢ１が零以外のある値（これを２
値表示で「１」とする）になり、且つバイアス電源端子
ＴＢ２からのバイアス電源端子ＩＢ２が零以外のある値
（これを２値表示で「１」とする）になれば、超伝導論
理ゲート回路Ｇ２のジョセフソン素子が電圧状態になる
ため、超伝導論理ゲート回路Ｇ２の出力電流路０２に、
「１」をとっているバイアス電流ＩＢ１か、「１」をと
っているデータ信号出力電流ＩＯ１として流れる。
Ｉ）の状態から、データ信号入力端子ＴＤからのデータ
信号入力電流ＩＤが零以外のある値（これを２値表示で
「１」とする）になり、そしてバイアス電源端子ＴＢ１
からのバイアス電流ＩＢ１が零以外のある値（これを２
値表示で「１」とする）になり、且つバイアス電源端子
ＴＢ２からのバイアス電源端子ＩＢ２が零以外のある値
（これを２値表示で「１」とする）になれば、超伝導論
理ゲート回路Ｇ２のジョセフソン素子が電圧状態になる
ため、超伝導論理ゲート回路Ｇ２の出力電流路０２に、
「１」をとっているバイアス電流ＩＢ１か、「１」をと
っているデータ信号出力電流ＩＯ１として流れる。
このためデータ信号出力端子ＴＯ１に、データ信号出力
電流１０１の１１」に応じて、「１」をとるデータ信号
出力電圧ＶＯ１が得られる。
電流１０１の１１」に応じて、「１」をとるデータ信号
出力電圧ＶＯ１が得られる。
また、この場合、超伝導論理ゲート回路Ｇ２のジョセフ
ソン素子が電圧状態になるため、超伝導論理ゲート回路
Ｇ３の入力電流路Ｓ３には、「１」をとっているバイア
ス電流ＩＢ１が流れない。
ソン素子が電圧状態になるため、超伝導論理ゲート回路
Ｇ３の入力電流路Ｓ３には、「１」をとっているバイア
ス電流ＩＢ１が流れない。
このため、超伝導論理ゲート回路Ｇ３の出力電流路０３
に、データ信号出力電流■０２がｒｌＪとして流れず、
従って「０］としてしか流れない。
に、データ信号出力電流■０２がｒｌＪとして流れず、
従って「０］としてしか流れない。
よって、データ信号出力ＴＯ２に、データ信号出力電流
１０２のｒＯＪに応じて、「０」をとるデータ信号出力
電圧ＶＯ２が得られる。
１０２のｒＯＪに応じて、「０」をとるデータ信号出力
電圧ＶＯ２が得られる。
（ＩＩＩ）また、第３図に示すように、上述した（ＩＩ
）の状態から、データ信号入力端子ＴＤからのデータ信
号出力電流ＴＤが「０」になっても、超伝導論理ゲート
回路Ｇ２のジョセフソン素子が電圧状態を保っているの
で、超伝導論理ゲート回路Ｇ２の出力電流路０２に、デ
ータ信号出力電流１０１が「１」として流れる。
）の状態から、データ信号入力端子ＴＤからのデータ信
号出力電流ＴＤが「０」になっても、超伝導論理ゲート
回路Ｇ２のジョセフソン素子が電圧状態を保っているの
で、超伝導論理ゲート回路Ｇ２の出力電流路０２に、デ
ータ信号出力電流１０１が「１」として流れる。
このため、データ信号出力端子ＴＯ１にデータ信号出力
電圧ＶＯ１が［１１で得られることが保持される。
電圧ＶＯ１が［１１で得られることが保持される。
また、同様に、超伝導論理ゲート回路Ｇ３の出力電流路
０３にデータ信号出力電流１０２がｒＯＪをとって流れ
る。
０３にデータ信号出力電流１０２がｒＯＪをとって流れ
る。
このため、データ信号出力端子ＴＯ２にデータ信号出力
電圧ＶＯ２が「０」で得ることが保持される。
電圧ＶＯ２が「０」で得ることが保持される。
（ＩＶ）また、第４図に示すように、上述した（ Ｉ
）の状態から、バイアス電源端子ＴＢＩからのバイアス
電源端子ＩＢ１が「１」になり、また、バイアス電源端
子ＴＢ２からのバイアス電源端子ＩＢ２が「１」になっ
ても、超伝導論理ゲート回路Ｇ２のジョセフソン素子が
電圧状態にならない。。
）の状態から、バイアス電源端子ＴＢＩからのバイアス
電源端子ＩＢ１が「１」になり、また、バイアス電源端
子ＴＢ２からのバイアス電源端子ＩＢ２が「１」になっ
ても、超伝導論理ゲート回路Ｇ２のジョセフソン素子が
電圧状態にならない。。
このため、超伝導論理ゲート回路Ｇ２の出力電流路ｏ２
に、データ信号出力電流Ｉ１１− 〇１が１０」で流れ、このためデータ信号出力端子ＴＯ
Ｉにデータ信号出力電圧ｖＯ１が「０」で得られる。
に、データ信号出力電流Ｉ１１− 〇１が１０」で流れ、このためデータ信号出力端子ＴＯ
Ｉにデータ信号出力電圧ｖＯ１が「０」で得られる。
また、この場合、超伝導論理ゲート回路Ｇ２のジョセフ
ソン素子が電圧状態にならないので、超伝導論理ゲート
回路Ｃ４−の入力電流路Ｓ３に電流が「１」として流れ
る。
ソン素子が電圧状態にならないので、超伝導論理ゲート
回路Ｃ４−の入力電流路Ｓ３に電流が「１」として流れ
る。
このため、超伝導論理ゲート回路Ｇ２のジョセフソン素
子が電圧状態になり、このため、超伝導論理ゲート回路
Ｇ３の出力電流路０３にデータ信号用ノ〕電流１０２が
「１」で流れ、従って、データ信号出力端子ＴＯ２にデ
ータ信号出力電圧ＶＯ２が「１」で得られる。
子が電圧状態になり、このため、超伝導論理ゲート回路
Ｇ３の出力電流路０３にデータ信号用ノ〕電流１０２が
「１」で流れ、従って、データ信号出力端子ＴＯ２にデ
ータ信号出力電圧ＶＯ２が「１」で得られる。
（Ｖ）また、第４図に示すように、上述した（ ＩＶ
）の状態から、制御信号入力端子ＴＣからの制御信号入
力電流ＩＣが「１」になり、次でそれに遅れて、データ
信号入力端子ＴＳからのデータ信号入力電流ＩＤが「１
」になれば、超伝導論理ゲート回路Ｇ１のジ１２− ヨセフソン素子が電圧状態になる。
）の状態から、制御信号入力端子ＴＣからの制御信号入
力電流ＩＣが「１」になり、次でそれに遅れて、データ
信号入力端子ＴＳからのデータ信号入力電流ＩＤが「１
」になれば、超伝導論理ゲート回路Ｇ１のジ１２− ヨセフソン素子が電圧状態になる。
このため、超伝導論理ゲート回路Ｇ２のバイアス電流路
Ｂ２にバイアス電流ＩＢ１が「１」で流れない。よって
、超伝導論理ゲート回路Ｇ２のジョセフソン素子が電圧
状態に転移しない。
Ｂ２にバイアス電流ＩＢ１が「１」で流れない。よって
、超伝導論理ゲート回路Ｇ２のジョセフソン素子が電圧
状態に転移しない。
従って、超伝導論理ゲート回路Ｇ２の出力電流路ｏ２に
データ信号出力電流１０１がｒＯＪで流れ、データ信号
出力端子ＴＯ１にデータ信号出力電圧ＶＯ１が「０」で
得られることが保持される。
データ信号出力電流１０１がｒＯＪで流れ、データ信号
出力端子ＴＯ１にデータ信号出力電圧ＶＯ１が「０」で
得られることが保持される。
また、この場合、超伝輿論理ゲート回路Ｇ１のジョセフ
ソン素子が電圧状態になっているので、超伝導論理ゲー
ト回路Ｇ３の入力電流路Ｓ３には、バイアス電流ＩＢ１
が「１」で流れない。
ソン素子が電圧状態になっているので、超伝導論理ゲー
ト回路Ｇ３の入力電流路Ｓ３には、バイアス電流ＩＢ１
が「１」で流れない。
よって、超伝導論理ゲート回路Ｇ３の出力電流路０３に
、データ信号出力電流ＩＯ２がｒＯＪとして流れ、デー
タ信号出力ＴＯ２でデータ信号出力電圧ＶＯ２が「ｏ」
で得られることが保持される。
、データ信号出力電流ＩＯ２がｒＯＪとして流れ、デー
タ信号出力ＴＯ２でデータ信号出力電圧ＶＯ２が「ｏ」
で得られることが保持される。
上述したように、本願第１番目の発明によるジョセフソ
ン論理回路によれば、セルフゲーティングアンド機能が
得られる。
ン論理回路によれば、セルフゲーティングアンド機能が
得られる。
そして、上述した本願第１番目の発明によるジョセフソ
ン論理回路によれば、上述したセルフゲーティングアン
ド機能を、３つの超伝導論理ゲート回路Ｇ１、Ｇ２及び
Ｇ３を用いた簡易な構造で得ることができ、また、第１
図で上述した構成を有するので動作余裕度が広いという
特徴を有する。
ン論理回路によれば、上述したセルフゲーティングアン
ド機能を、３つの超伝導論理ゲート回路Ｇ１、Ｇ２及び
Ｇ３を用いた簡易な構造で得ることができ、また、第１
図で上述した構成を有するので動作余裕度が広いという
特徴を有する。
因みに、バイアス電流ＩＢＩ及びＩＢ２、データ信号出
力電流ＩＤ及び制御信号入力電流ＩＣの「１」の値が、
ある値から±２５％変化しても、上述したセルフゲーテ
ィングアンド機能が得られた。
力電流ＩＤ及び制御信号入力電流ＩＣの「１」の値が、
ある値から±２５％変化しても、上述したセルフゲーテ
ィングアンド機能が得られた。
次に、第４図を伴なって本願第２番目の発明によるジョ
セフソン論理回路の一例を述べよう。
セフソン論理回路の一例を述べよう。
第４図において、第１図との対応部分には同一符号を付
して詳細説明を省略する。
して詳細説明を省略する。
第４図に示す、本願第２番目の発明によるジョセフソン
論理回路の一例は、第１図に示す本願第１番目の発明に
よるジョセフソン論理回路の構成において、その超伝導
論理ゲート回路Ｇ３のバイアス電流路Ｂ３に他のジョセ
フソン素子ＳＪが接続されていることを除いては、第１
図に示す本願第１番目の発明によるジョセフソン論理回
路の構成と同様である。
論理回路の一例は、第１図に示す本願第１番目の発明に
よるジョセフソン論理回路の構成において、その超伝導
論理ゲート回路Ｇ３のバイアス電流路Ｂ３に他のジョセ
フソン素子ＳＪが接続されていることを除いては、第１
図に示す本願第１番目の発明によるジョセフソン論理回
路の構成と同様である。
但し、この場合、ジョセフソン素子ＳＪは、バイアス電
源端子ＴＢ２からのバイアス電流ＩＢ２の値に比し小さ
な臨界ジョセフソン電流値ソン論理回路の一例構成であ
る。
源端子ＴＢ２からのバイアス電流ＩＢ２の値に比し小さ
な臨界ジョセフソン電流値ソン論理回路の一例構成であ
る。
このような構成によれば、第１図で上述した本願第１番
目の発明によるジョセフソン論理回路の場合と、次の事
項を除いて、同じ動作が得られる。
目の発明によるジョセフソン論理回路の場合と、次の事
項を除いて、同じ動作が得られる。
バイアス電源端子ＴＢ２からバイアス電流ＩＢ２が「１
」で１ｑられるとき、先ずジョセフソン素子ＳＪにバイ
アス電流ＩＢ２が［１］で流れ、これに応じてジョセフ
ソン素子ＳＪが電圧状態になり、そしてこのようにジョ
セフソン素子ＳＪが電圧状態になってからバイアス電流
ＩＢ２が超伝導論理ゲート回路Ｇ３のバイアス電流路Ｂ
３に流れる。 従って、第４図に示す、本願第２番目の
発明によるジョセフソン論理回路の場合も、第１図に示
１本願第１番目の発明にＪ：るジョセフソン論理回路の
場合と同様のセルフゲーティングアンド機能と、効果と
が得られる。
」で１ｑられるとき、先ずジョセフソン素子ＳＪにバイ
アス電流ＩＢ２が［１］で流れ、これに応じてジョセフ
ソン素子ＳＪが電圧状態になり、そしてこのようにジョ
セフソン素子ＳＪが電圧状態になってからバイアス電流
ＩＢ２が超伝導論理ゲート回路Ｇ３のバイアス電流路Ｂ
３に流れる。 従って、第４図に示す、本願第２番目の
発明によるジョセフソン論理回路の場合も、第１図に示
１本願第１番目の発明にＪ：るジョセフソン論理回路の
場合と同様のセルフゲーティングアンド機能と、効果と
が得られる。
しかしながら、第４図に示す本願第２番目の発明による
ジョセフソン論理回路の場合、上述したように、バイア
ス電流ＴＢ２が１１」で１ｑられるとき、ジョセフソン
素子ＳＪが電圧状態になってから、バイアス電流ＩＢ２
が超伝導論理ゲート回路Ｇ３のバイアス電流路Ｂ３に流
れるので、上述した（Ｉｆ）の状態が得られる場合、超
伝導論理ゲート回路Ｇ２のジョセフソン素子が電圧状態
になってから、超伝導論理ゲー］・回路Ｇ３のバイアス
電流路Ｂ３にバイアス電流ＩＢ２が供給される。
ジョセフソン論理回路の場合、上述したように、バイア
ス電流ＴＢ２が１１」で１ｑられるとき、ジョセフソン
素子ＳＪが電圧状態になってから、バイアス電流ＩＢ２
が超伝導論理ゲート回路Ｇ３のバイアス電流路Ｂ３に流
れるので、上述した（Ｉｆ）の状態が得られる場合、超
伝導論理ゲート回路Ｇ２のジョセフソン素子が電圧状態
になってから、超伝導論理ゲー］・回路Ｇ３のバイアス
電流路Ｂ３にバイアス電流ＩＢ２が供給される。
このため、超伝導論理ゲート回路Ｇ３が誤動作する儒れ
を有効に回避することができる、という特徴を、第１図
の示づ本願第１番目の発明によるジョセフソン論理回路
の特徴の外、有する。
を有効に回避することができる、という特徴を、第１図
の示づ本願第１番目の発明によるジョセフソン論理回路
の特徴の外、有する。
第１図は、本願第１番目の発明によるジョセフソン論理
回路の一例を示す系統的な接続図である。 第２図及び第３図は、その動作の説明に供する電流波形
図である。 第４図は、本願第２番目の発明によるジョセフソン論理
回路の一例を示す系統的な接続図である。 ０１〜Ｇ３・・・・・・・・・超伝導論理ゲート回路８
１〜Ｂ３・・・・・・・・・バイアス電流路Ｓ１〜Ｓ３
・・・・・・・・・入力電流路０１〜０３・・・・・・
・・・出力電流路Ｒ１〜Ｒ３・・・・・・・・・抵抗 ＴＢ１．Ｔ１３２・・・バイアス電源端子ＴＣ・・・・
・・・・・・・・・・・・・・制御信号入力端子ＴＤ・
・・・・・・・・・・・・・・・・・データ信号入力端
子出願人 日本電信電話公社 ０ ０ ００−０ く ω Ｑ ロ 国 ０ ０ ０ ０騙ロー− Ｏ００００ ＜ ｃｅＪＱｏ印 １６１− ０ ０ ０ 〇 −〇、＝− 手続補正書 昭和５９イＵ ３月 ！：Ｉ Ｅ］ １、事件の表示 特願昭５７−２１２９５５号２、発
明の名称 ジョセフソン論理回路３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区内幸町１丁目１番６号名 称
（４２２）日本電信電話公社 代表者 真 藤 恒 ４、代理人 住 所 〒１０２ 東京都千代田区麹町５丁目７番地
秀和紀尾井町ＴＢＲ８２０号 ５、補正命令の日付 自発補正 ６、補正により増加する発明の数 なし７、補正の対
象 明細書の全文及び図面８、補正の内容 （１）明細書の全文を別紙のとおり訂正覆る。 （２）図面中、第１図及び第４図を別紙のとおり訂正す
る。 以上 明 細 岡（全文訂正） １、発明の名称 ジョセフソン論理回路２、特許請求
の範囲 １、バイアス電流路に介挿され且つ入力電流路を介して
入力信号の供給を受けるジョセフソン素子を有し、且つ
上記ジョセフソン素子に接続された出力電流路を有する
超伝導論理グー１〜回路の３つを、第１、第２及び第３
の超伝導論理ゲート回路として有し、 上記第１の超伝導論理ゲート回路のバイアス電流路ど、
上記第２の超伝導論理ゲート回路のバイアス電流路と、
上記第３の超伝導論理ゲート回路の入力電流路とが直列
に接続されてバイアス電源端子に接続され、 上記第３の超伝導論理ゲート回路のバイアス電流路が上
記バイアス電源端子または他のバイアス電源端子に接続
され、 上記第１の超伝導論理ゲート回路の入力電流路が制御信
号入力端子に接続され、 上記第２の超伝導論理ゲート回路の入力電流路がデータ
信号入力端子に接続され、上記第２及び第３の超伝導論
理ゲート回路の出力電流路がそれぞれ第１及び第２のデ
ータ信号出力端子に接続されていることを特徴とするジ
ョセフソン論理回路。 ２、バイアス電流路に介挿され且つ入力電流路を介して
入力信号の供給を受けるジョセフソン素子を有し、且つ
上記ジョセフソン素子に接続された出力電流路を有する
超伝導論理ゲート回路の３つを、第１、第２及び第３の
超伝導論理ゲート回路として有し、 上記第１の超伝導論理ゲート回路のバイアス電流路と、
上記第２の超伝導論理ゲート回路のバイアス電流路と、
上記第３の超伝導論理ゲート回路の入力電流路とが直列
に接続されてバイアス電源端子に接続され、 上記第３の超伝導論理ゲート回路のバイアス電流路が上
記バイアス電源端子または伯のバイアス電源端子に接続
され、 上記第１の超伝導論理ゲート回路の入力電１− 流路が制御信号入力端子に接続され、 上記第２の超伝導論理ゲート回路の入力電流路がデータ
信号入力端子に接続され、上記第２及び第３の超伝導論
理ゲート回路の出力電流路がそれぞれ第１及び第２のデ
ータ信号出力端子に接続され、 上記第３の超伝導論理ゲート回路のバイアス電流路に、
他のジョセフソン素子が接続されていることを特徴とす
るジョセフソン論理回路。 ３、発明の詳細な説明 本発明の分野 本発明は、ジョセフソン素子を用いたジョセフソン論理
回路に関し、特に、２値表示で「１」及び「０」をとる
データ信号入力が［１，１で得られているとき、第１及
び第２のデータ信号出力をそれぞれ２値表示の「１」及
び「０］で出力させることができ、そしてその状態から
データ信号入力が「０」になっても、第１及び第２のデ
ータ信号出力をそれぞれ「１」及びｒＯＪ２− に保持させることができ、また、データ信号入力が「０
」で得られているとき、第１及び第２のデータ信号出力
をそれぞれ「０［及び「１」で出力させることができ、
そしてその状態からデータ信号入力が「１」になっても
、第１及び第２のデータ信号出力をそれぞれｒＯＪ及び
「１」に保持させることができる、という機能（以下こ
れをセルフゲーティングアンド機能と称する）を得るこ
とができるジョセフソン論理回路に関する。 本発明の背崇 従来、上述したセルフゲーティングアンド機能を得るこ
とができるジョセフソン論理回路が種々提案されている
が、いずれも構造が複雑であり、且つ動作余裕度が狭い
という欠点を有していた。 本発明の目的 よって、本発明は、上述した欠点のない、新規な、上述
したセルフゲーティングアンド機能を得ることができる
ジョセフソン論理回路を提案ｌんとでるしので、以下詳
ｊ」ｉするところｆａｒ ＋５明らかどなるであろう。 本願箱１ ｍ ｌ−１の発明の好適な実施例第１図は、
本願第１番目の発明によるジョヒフソン論理回路の実施
例を示し、以下）ホベる構成を右する。 すなわら、第１、第２及び第３の超伝導論理グー１〜回
路Ｇ１、Ｇ２及びＧ３を有する。 超伝導論理グー１〜回路Ｇ１は、それ自体公知の磁気結
合形層伝導論理ゲート回路または電流注入形超伝導論理
グート回路の構成を有づる。。 従って、超伝導論理ゲート回路Ｇ１は、バイアス電流路
１３１（超伝導論理ゲート回路Ｇ１を示しているブロッ
ク内を通って延長１）でいる）に介挿されｄつ入力電流
路Ｓ１を介して人力信号の供給を受けるジョセフソン素
子（図示せず）を有し、且つジョセフソン素子に接続ざ
１ｔだ出力電流路０１を有ηる。 この場合、ジョセフソン素子は、そのジョセフソン素子
本体に近接して延長している制御線を有している場合、
その制御線に入力電流路Ｓ１を介して入力信号の電流を
流し、これにもどずきその制御線から発生する磁束をジ
ョセフソン素子本体に作用さけることで、入力電流路Ｓ
１を介して入力信号の供給を受ける。なお、この場合、
超伝導論理ゲニ１〜回路Ｇ１は磁気結合形層伝導論理グ
ーｉ〜回路の構成を有している。 また、ジョセフソン素子は、上述した制御線を有してい
ない場合、ジョセフソン素子本体に入力電流路Ｓ１を介
して人力信号の電流を流１ことで、入力電流路Ｓ１を介
して入力信号の供給を受ける。なお、この場合、超伝導
論理ゲート回路Ｇ１は電流注入形層伝導論理グー１〜回
路の構成を有している。 さらに、出力電流路０１は、抵抗Ｒ１を直列に接続して
おり、ジョセフソン素子が、バイアス電流路Ｂ１を介し
てバイアス電流を流ｌノでいる状態から、有電圧状態に
転移ｌノだ場合、そのバイアス電流を、抵抗Ｒ１に流す
。 また、超伝導論理グー１へ回路Ｇ２も、それ白５一 体公知の磁気結合形層伝導論理ゲート回路または電流注
入形超伝導論理ゲート回路の構成を有し、従って超伝導
論理グー１〜回路Ｇ１ど同様に、バイアス電流路１３２
に介挿され月つ入力電流路Ｓ２を介して人力信号の供給
を受けるジョはフソン素子（図示せず）を有し、月つジ
ョセフソン素子に接続された出力電流路０２を有する３
、なお、出力電流路０２は、超伝導論理ゲート回路Ｇ１
の場合と同様に、抵抗Ｒ２を直列に接続している。 さらに、超伝導論理ゲート回路Ｇ３も、それ自体公知の
磁気結合形層伝導論理グーｉ〜回路または電流注入形超
伝導論理ゲート回路の構成を有し、従って超伝導論理グ
ー］・回路Ｇ１と同様に、バイアス電流路１３３に介挿
され且つ人カフＲ流路Ｓ３を介１ノで入力信号の供給を
受けるジョセフソン素子（図示せず）を有し、ｄつジ＝
＋ １：フソン素子に接続された出力電流路０３を有す
る。なお、出力電流路０３は、超伝導論理ゲート回路Ｇ
１の場合と同様に、抵抗Ｒ３を直列に６− 接続している。 然して、超伝導論理ゲート回路Ｇ１のバイアス電流路Ｂ
１と、超伝導論理ゲート回路Ｇ２のバイアス電流路１３
２ど、超伝導論理グー１〜回路Ｇ３の入力電流路Ｓ３と
が直列に接続されてバイアス雷ｍ端子Ｔ８１に接続され
ている。 また、超伝導論理グー１へ回路Ｇ３のバイアス電流路］
３３が、バイアス電源端子ＴＢ１または他のバイアス電
源端子丁Ｂ２に接続されている。 但し、図においては、バイアス電流路１３３がバイアス
電源端子ＴＢ２に接続されている場合を示している。 さらに、超伝導論理ゲート回路Ｇ１の入力電流路＄１が
制御信号入力端子ＴＣに接続されている。 なおざらに、超伝導論理ゲート回路Ｇ２の入力端子路＄
２がデータ信号入力端子ＴＤに接続されている。 また、超伝導論理グーＩ−回路Ｇ２の出力電流路０２が
データ信号出力端子下０１に接続され、また超伝導論理
ゲート回路Ｇ３の出力電流路０３がデータ信号出力端子
”［０２に接続されている。 以上が、本願第１番目の発明によるジョレフソン論理回
路の実施例構成である。 このような構成によれば、次に述べる作用が得られるの
で、前述したセルノゲーテイングアンド機能をｊするこ
とができる、。 （１）第２図［Ｉ］に示すように、バイアス電源端子−
ｒＢｌからのバイアス電流Ｉ８１が零（これを２値表示
で「Ｏ」とする）、バイアス電源端子Ｔ Ｂ ２からの
バイアス電流ｌＢ２が零（これも２値表示でｒＯＪとす
る）であり、且つ制御信号入力端子ＴＣからの制御信号
入力電流ＩＣが零（これも２値表示で「Ｏ」とする）、
データ信号入力端ＦＴＤからのデータ信号入力電流ＩＤ
が零（これも２値表示でｒＯＪとする）であるどした場
合、超伝導論理グー１〜回路Ｇ１のバイアス電流路Ｂ１
に流れる電流、超伝導論理ゲート回路Ｇ１の出力電流路
０１に流れる電流、超伝導論理ゲート回路Ｇ２のバイア
ス電流路［３２に流れる電流、及び超伝導論理ゲート回
路Ｇ３のバイアス電流路Ｂ３に流れる電流はともに零、
従って１０」であり、また、超伝導論理ゲート回路Ｇ２
の出力電流路０２に流れる電流■０１、及び超伝導論理
ゲート回路Ｇ３の出力電流路０３に流れる電？Ａｔ Ｔ
０２はともに零、従ってｒＯＪである。 従って、データ信号出力端子１０１及び−「０２にそれ
ぞれ得られる電圧ｖＯ１及びＶＯ２は、ともに零（これ
を２値表示で「０］とする）である。 〔２）しかしながら、上述した〔１］の状態から、第２
図［ｎ］に示すように、データ信号入力端子ＴＤからの
データ（ｇ号入力電流ＩＤが零以外のある値（これを２
値表示で「１」とする）になり、そしてバイアス電９一 部端子Ｔ’ Ｂ １からのバイアス電流１１３１が零以
外のある値（これを２値表示で１−１．１どする）にな
り、且つバイアス電源端子Ｔ１３２からのバイアス電流
ＩＢ２が零以外のある値（これを２値表示で［１１と覆
る）になれば、超伝導論理ゲート回路Ｇ２のジョセフソ
ン素子が電圧状態になる１゜ このため、超伝導論理グー１−回路Ｇ２の出力電流路０
２に、「１」をとつ（いるバイアス電流ＩＢ１が、「１
」をとっているデータ信号出力電流Ｌ Ｏ１として流れ
る。 このためデータ信号出力端子ＴＯＩＧこ、データ信号出
力電流Ｉ０１の「１」に応じて、「１」をとるデータ信
号出力電圧ｖＯ１が得られる。 また、この場合、超伝導論理ゲート回路Ｇ２のジョセフ
ソン素子が電圧状態になるため、超伝導論理ゲート回路
Ｇ３の入力電流路Ｓ３に番よ、「１」をとっているバイ
アス電流ＩＢ１が流れない。 −１〇− このため、超伝導論理ゲート回路Ｇ３の出力電流路０３
に、データ信号出力電流Ｉｏ２が［１１として流れず、
従っ（ｒＯＪとしてしか流れない。 よって、データ信号出力−ｒ０２に、ア゛−タ信号出力
電流１０２の「０」に応じて、「０」をとるデータ信号
出力電圧Ｖ ０２ ｈ（得られる。 〔３〕また、上述した（２）の状態から、第２図［１１
ｒｌに示すように、データ信号入力端子ＴＤからのデー
タ信号用ツノ電流ＴＤが「０」になっても、超伝導論理
ゲート回路Ｇ２のジョセフソン素子が電圧状態を保って
いるので、超伝導論理グー１〜回路Ｇ２の出力電流路ｏ
２に、データ信号出力電流■０１が１１」として流れて
いる状態を保っている。 このため、データ信号出力端子ＴＯ１にデータ信号出力
電圧ＶＯ１が１１」で得られていることが保持される。 また、同様に、超伝導論理ゲート回路Ｇ３の出力電流路
０３にデータ信号出力電流ＴＯ２が［０，Ｉをとって流
れている状態を保っている。 このため、データ信号出力端子ＴＯ２にデータ信号出力
電圧ＶＯ２が１０」で得られていることが保持される。 （４）また、上述した（１）の状態から、バイアス電源
端子ＴＢ１からのバイアス電源端子ＩＢＩが「１」にな
り、また、バイアス電源端子ＴＢ２からのバイアス電流
１１３２が「１」になっても、超伝導論理ゲート回路Ｇ
２のジョセフソン素子は電圧状態にならない。 このため、第３図［ＴＶ］に示すように、超伝導論理ゲ
ート回路Ｇ２の出力電流路０２に、データ信号出力電流
１０１がｒＯＪで流れ、このため、データ信号出力端子
ＴＯ１にデータ信号出力電圧Ｖｏ１が「０」で得られる
。 また、この場合、超伝導論理ゲート回路Ｇ２のジョセフ
ソン素子が電圧状態に’Ｊらないので、超伝導論理ゲー
ト回路Ｇ３の入力電流路Ｓ３に電流が［１−１として流
れる。。 このため、超伝導論理ゲート回路Ｇ３のジョセフソン素
子が電圧状態になり、このため、超伝導論理ゲート回路
Ｇ３の出力電流路０３にデータ信（）出力電流１０２が
［１Ｊで流れ、従って、データ信号出力端子ＴＯ２にデ
ータ信号出力電圧ＶＯ２が「１」で得られる。 〔５〕また、上述した〔４〕の状態から、第３図［Ｖ］
に示すように、制御信号入力端子ＴＯからの制御信号入
力電流ＩＣが［１）になり、次でそれに遅れて、データ
信号入力端子Ｔ Ｄからのデータ信号入力電流ＩＤが「
１」になれば、超伝導論理ゲート回路Ｇ１のジョセフソ
ン素子が電圧状態になる、。 このため、超伝導論理ゲート回路Ｇ２のバイアス電流路
１３２にバイアス電流ＩＢＩ１３− が「１」で流れない。よっＣ１超伝導論理ゲート回路Ｇ
２のジョセフソン素子が電圧状態に転移しない。 従って、超伝導論理ゲート回路Ｇ２の出力電流路ｏ２に
データ信号出力電流１０１がｒＯＪで流れ、データ信号
出力端子Ｔ。 １にデータ信号出力電圧ＶＯ１が「０」で得られている
ことが保持される。 また、この場合、超伝導論理ゲート回路Ｇ１のジョセフ
ソン素ｆが電圧状態になっているので、超伝導論理ゲー
ト回路Ｇ３の入力電流路Ｓ３には、バイアス電流ＩＢ１
が「１」で流れない。 よって、超伝導論理ゲート回路Ｇ３の出力電流路０３に
、データ信（Ｊ出力電流１０２が「０」として流れ、デ
ータ信号出力端子ＴＯ２でデータ信号出力電圧ＶＯ２が
［０，１で得られていることが保持される。 上述したように、第１図に示す本願第１番１（の発明に
よるジョセフソン論理回路によれば、＝１ ７１− データ信号入力（データ信号入力電流１１〕）が「１」
で得られているとき、第１及第２のデータ信号出力（デ
ータ信号比）〕電流ＩＯ１及びＩＯ２＞をそれぞれ「１
」及ｒＯＪで出力ざゼることができく第２図［ＩＩ］）
、そしてその状態から、データ信号入力（データ信（シ
入力電流ＴＤ）がｒＯＪになっても、第１及第２のデー
タ信号出力（データ信号出力電流Ｉｏ１及１０２）をそ
れぞれ「１」及ｒＯＪに保持させることができる（第２
図［■］）。また、データ信号入力（データ信号入力電
流１０）がｒＯＪで得られているとき、第１及第２のデ
ータ信号出力（データ信号出力電流１［１及びＣ０２）
をそれぞれｒＯＪ及［１］で出力（＼ｌｊることができ
く第２図［ＩＶ］ ） 、そしてその状態から、データ
信号入力（データ信号入力電流ＴＯ）がｒＩＪになって
も、第１及第２のデータ信号出力（データ信号出力電流
ＩＯ１及１０２）をそれぞれｒＯＪ及「１］に保持させ
ることができる（第２図［Ｖ］）。 従って、第１図に示す本願第１番目の発明によるジョセ
フソン論理回路によれば、 セルフゲーティングアンド機能が得られる。 そして、第１図に示す本願第１番１］の発明によるジョ
セフソン論理回路によれば、上述したセルフゲーティン
グアンド機能が、３つの超伝導論理ゲート回路Ｇ１、Ｇ
２及びＧ３を用いた簡易な構造で得られるという特徴を
有する。また、第１図に示す簡易な構成を有するので、
動作余裕度が広いという特徴を有する。因みに、バイア
ス電流ｒＢ１及びＩＢ２、データ信号入ツノ電流ＩＤ及
び制御信号入力電流ＩＣの［１１の値を、予定値から±
２５％変化させても、上述したレルフゲーティングアン
ド機能が、確実に得られた。 本願第２番目の発明の好適な実Ｂ 次に、第４図を伴なって本願第２番［−１の発明にＪ：
るジョセフソン論理回路の実施例を述べよう。 第４図においで、第１図どの対応部分には同一符号を付
して詳細説明を省略する。 第４図に示す、本願第２番目の発明によるジョはフソン
論理回路の実施例は、第１図に示す本願第１番目の発明
によるジョセフソン論理回路の構成において、その超伝
導論理ゲート回路Ｇ３のバイアス電流路Ｂ３に他のジョ
セフソン素子ＳＪが接続されていることを除い゛Ｃ１第
１図に示す本願第１番目の発明によるジョセフソン論理
回路の構成と同様である。 但し、この場合、ジョセフソン素子ＳＪは、バイアス電
源端子ＴＢ２からのバイアス電流ＩＢ２の値に比し小さ
な臨界ジョセフソン電流値を有する。 以上が、本願第２番目の発明によるジョセフソン論理回
路の実施例の構成である。 このような構成によれば、それが、上述した事項を除い
て第１図で上述１）だ本願第１番目の発明によるジョセ
フソン論理回路の場合と同格であるので、次の事項を除
いて、第１図で上述した本願第１番目の発明によるジョ
セフソン論１７− 理回路の場合と同格の動作が得られる。 すなわちバイアス電源端ｆｆＢ２からバイアス電流ＩＢ
２が「１」で得られるとき、先ずジョセフソン素子ＳＪ
にバイアス電流ＩＢ２が「１」で流れ、これに応じてジ
ョセフソン素子ＳＪが電圧状態になり、そして、このよ
うにジョセフソン素子ＳＪが電圧状態になってから、バ
イアス電流Ｉ８２が超伝導論理ゲート回路Ｇ３のバイア
ス電流路１３３に流れる。 従って、第４図に示す本願第２番目の発明によるジョは
フソン論理回路の場合も、第１図に示す本願第１番目の
発明によるジョセフソン論理回路の場合と同様のセルフ
ゲーティングアンド機能と、効果とが得られる。 しかしながら、第４図に示す本願第２番目の発明による
ジョセフソン論理回路の場合、上述したように、バイア
ス電流ＴＢ２が「１」で得られるとき、ジョセフソン素
子Ｓ Ｊが電圧状態になってから、バイアス電流ＩＢ２
が超伝導論理ゲート回路Ｇ３のバイアス電流路Ｂ３に流
れ１８− るので、上述した〔２〕の状態が得られる場合、超伝導
論理ゲート回路Ｇ２のジョセフソン素子が電圧状態にな
ってから、超伝導論理ゲート回路Ｇ３のバイアス電流路
１３３にバイアス電流■Ｂ２が供給される。 このため、超伝導論理ゲート回路６３が誤動作する慣れ
を有効に回避することができる、という特徴を、第１図
の示す本願第１番１（の発明によるジョセフソン論理回
路の特徴の外、有する。 ４、図面の簡単な説明 第１図は、本願第１番目の発明によるジョセフソン論理
回路の実施例を示す系統的接続図である。 第２図及び第３図は、その動作の説明に供する電流波形
図である。 第４図は、本願第２番目の発明によるジョセフソン論理
回路の実施例を示す系統的接続図である。 Ｇ１−Ｇ３・・・・・・・・・超伝導論理ゲート回路８
１〜Ｂ３・・・・・・・・・バイアス電流路Ｓ１〜Ｓ３
・・・・・・・・・入力電流路０１〜０３・・・・・・
・・・出力電流路Ｒ１〜Ｒ３・・・・・・・・・抵抗 ＴＢ１．ＴＢ２・・・バイアス電源端子ＴＣ・・・・・
・・・・・・・・・・・・・制御信号入力端ｆＴＤ・・
・・・・・・・・・・・・・・・・データ信号入力端子
ＴＯ１，ＴＯ２・・・データ信号出力端子出願人 日
本電信電話公社
回路の一例を示す系統的な接続図である。 第２図及び第３図は、その動作の説明に供する電流波形
図である。 第４図は、本願第２番目の発明によるジョセフソン論理
回路の一例を示す系統的な接続図である。 ０１〜Ｇ３・・・・・・・・・超伝導論理ゲート回路８
１〜Ｂ３・・・・・・・・・バイアス電流路Ｓ１〜Ｓ３
・・・・・・・・・入力電流路０１〜０３・・・・・・
・・・出力電流路Ｒ１〜Ｒ３・・・・・・・・・抵抗 ＴＢ１．Ｔ１３２・・・バイアス電源端子ＴＣ・・・・
・・・・・・・・・・・・・・制御信号入力端子ＴＤ・
・・・・・・・・・・・・・・・・・データ信号入力端
子出願人 日本電信電話公社 ０ ０ ００−０ く ω Ｑ ロ 国 ０ ０ ０ ０騙ロー− Ｏ００００ ＜ ｃｅＪＱｏ印 １６１− ０ ０ ０ 〇 −〇、＝− 手続補正書 昭和５９イＵ ３月 ！：Ｉ Ｅ］ １、事件の表示 特願昭５７−２１２９５５号２、発
明の名称 ジョセフソン論理回路３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区内幸町１丁目１番６号名 称
（４２２）日本電信電話公社 代表者 真 藤 恒 ４、代理人 住 所 〒１０２ 東京都千代田区麹町５丁目７番地
秀和紀尾井町ＴＢＲ８２０号 ５、補正命令の日付 自発補正 ６、補正により増加する発明の数 なし７、補正の対
象 明細書の全文及び図面８、補正の内容 （１）明細書の全文を別紙のとおり訂正覆る。 （２）図面中、第１図及び第４図を別紙のとおり訂正す
る。 以上 明 細 岡（全文訂正） １、発明の名称 ジョセフソン論理回路２、特許請求
の範囲 １、バイアス電流路に介挿され且つ入力電流路を介して
入力信号の供給を受けるジョセフソン素子を有し、且つ
上記ジョセフソン素子に接続された出力電流路を有する
超伝導論理グー１〜回路の３つを、第１、第２及び第３
の超伝導論理ゲート回路として有し、 上記第１の超伝導論理ゲート回路のバイアス電流路ど、
上記第２の超伝導論理ゲート回路のバイアス電流路と、
上記第３の超伝導論理ゲート回路の入力電流路とが直列
に接続されてバイアス電源端子に接続され、 上記第３の超伝導論理ゲート回路のバイアス電流路が上
記バイアス電源端子または他のバイアス電源端子に接続
され、 上記第１の超伝導論理ゲート回路の入力電流路が制御信
号入力端子に接続され、 上記第２の超伝導論理ゲート回路の入力電流路がデータ
信号入力端子に接続され、上記第２及び第３の超伝導論
理ゲート回路の出力電流路がそれぞれ第１及び第２のデ
ータ信号出力端子に接続されていることを特徴とするジ
ョセフソン論理回路。 ２、バイアス電流路に介挿され且つ入力電流路を介して
入力信号の供給を受けるジョセフソン素子を有し、且つ
上記ジョセフソン素子に接続された出力電流路を有する
超伝導論理ゲート回路の３つを、第１、第２及び第３の
超伝導論理ゲート回路として有し、 上記第１の超伝導論理ゲート回路のバイアス電流路と、
上記第２の超伝導論理ゲート回路のバイアス電流路と、
上記第３の超伝導論理ゲート回路の入力電流路とが直列
に接続されてバイアス電源端子に接続され、 上記第３の超伝導論理ゲート回路のバイアス電流路が上
記バイアス電源端子または伯のバイアス電源端子に接続
され、 上記第１の超伝導論理ゲート回路の入力電１− 流路が制御信号入力端子に接続され、 上記第２の超伝導論理ゲート回路の入力電流路がデータ
信号入力端子に接続され、上記第２及び第３の超伝導論
理ゲート回路の出力電流路がそれぞれ第１及び第２のデ
ータ信号出力端子に接続され、 上記第３の超伝導論理ゲート回路のバイアス電流路に、
他のジョセフソン素子が接続されていることを特徴とす
るジョセフソン論理回路。 ３、発明の詳細な説明 本発明の分野 本発明は、ジョセフソン素子を用いたジョセフソン論理
回路に関し、特に、２値表示で「１」及び「０」をとる
データ信号入力が［１，１で得られているとき、第１及
び第２のデータ信号出力をそれぞれ２値表示の「１」及
び「０］で出力させることができ、そしてその状態から
データ信号入力が「０」になっても、第１及び第２のデ
ータ信号出力をそれぞれ「１」及びｒＯＪ２− に保持させることができ、また、データ信号入力が「０
」で得られているとき、第１及び第２のデータ信号出力
をそれぞれ「０［及び「１」で出力させることができ、
そしてその状態からデータ信号入力が「１」になっても
、第１及び第２のデータ信号出力をそれぞれｒＯＪ及び
「１」に保持させることができる、という機能（以下こ
れをセルフゲーティングアンド機能と称する）を得るこ
とができるジョセフソン論理回路に関する。 本発明の背崇 従来、上述したセルフゲーティングアンド機能を得るこ
とができるジョセフソン論理回路が種々提案されている
が、いずれも構造が複雑であり、且つ動作余裕度が狭い
という欠点を有していた。 本発明の目的 よって、本発明は、上述した欠点のない、新規な、上述
したセルフゲーティングアンド機能を得ることができる
ジョセフソン論理回路を提案ｌんとでるしので、以下詳
ｊ」ｉするところｆａｒ ＋５明らかどなるであろう。 本願箱１ ｍ ｌ−１の発明の好適な実施例第１図は、
本願第１番目の発明によるジョヒフソン論理回路の実施
例を示し、以下）ホベる構成を右する。 すなわら、第１、第２及び第３の超伝導論理グー１〜回
路Ｇ１、Ｇ２及びＧ３を有する。 超伝導論理グー１〜回路Ｇ１は、それ自体公知の磁気結
合形層伝導論理ゲート回路または電流注入形超伝導論理
グート回路の構成を有づる。。 従って、超伝導論理ゲート回路Ｇ１は、バイアス電流路
１３１（超伝導論理ゲート回路Ｇ１を示しているブロッ
ク内を通って延長１）でいる）に介挿されｄつ入力電流
路Ｓ１を介して人力信号の供給を受けるジョセフソン素
子（図示せず）を有し、且つジョセフソン素子に接続ざ
１ｔだ出力電流路０１を有ηる。 この場合、ジョセフソン素子は、そのジョセフソン素子
本体に近接して延長している制御線を有している場合、
その制御線に入力電流路Ｓ１を介して入力信号の電流を
流し、これにもどずきその制御線から発生する磁束をジ
ョセフソン素子本体に作用さけることで、入力電流路Ｓ
１を介して入力信号の供給を受ける。なお、この場合、
超伝導論理ゲニ１〜回路Ｇ１は磁気結合形層伝導論理グ
ーｉ〜回路の構成を有している。 また、ジョセフソン素子は、上述した制御線を有してい
ない場合、ジョセフソン素子本体に入力電流路Ｓ１を介
して人力信号の電流を流１ことで、入力電流路Ｓ１を介
して入力信号の供給を受ける。なお、この場合、超伝導
論理ゲート回路Ｇ１は電流注入形層伝導論理グー１〜回
路の構成を有している。 さらに、出力電流路０１は、抵抗Ｒ１を直列に接続して
おり、ジョセフソン素子が、バイアス電流路Ｂ１を介し
てバイアス電流を流ｌノでいる状態から、有電圧状態に
転移ｌノだ場合、そのバイアス電流を、抵抗Ｒ１に流す
。 また、超伝導論理グー１へ回路Ｇ２も、それ白５一 体公知の磁気結合形層伝導論理ゲート回路または電流注
入形超伝導論理ゲート回路の構成を有し、従って超伝導
論理グー１〜回路Ｇ１ど同様に、バイアス電流路１３２
に介挿され月つ入力電流路Ｓ２を介して人力信号の供給
を受けるジョはフソン素子（図示せず）を有し、月つジ
ョセフソン素子に接続された出力電流路０２を有する３
、なお、出力電流路０２は、超伝導論理ゲート回路Ｇ１
の場合と同様に、抵抗Ｒ２を直列に接続している。 さらに、超伝導論理ゲート回路Ｇ３も、それ自体公知の
磁気結合形層伝導論理グーｉ〜回路または電流注入形超
伝導論理ゲート回路の構成を有し、従って超伝導論理グ
ー］・回路Ｇ１と同様に、バイアス電流路１３３に介挿
され且つ人カフＲ流路Ｓ３を介１ノで入力信号の供給を
受けるジョセフソン素子（図示せず）を有し、ｄつジ＝
＋ １：フソン素子に接続された出力電流路０３を有す
る。なお、出力電流路０３は、超伝導論理ゲート回路Ｇ
１の場合と同様に、抵抗Ｒ３を直列に６− 接続している。 然して、超伝導論理ゲート回路Ｇ１のバイアス電流路Ｂ
１と、超伝導論理ゲート回路Ｇ２のバイアス電流路１３
２ど、超伝導論理グー１〜回路Ｇ３の入力電流路Ｓ３と
が直列に接続されてバイアス雷ｍ端子Ｔ８１に接続され
ている。 また、超伝導論理グー１へ回路Ｇ３のバイアス電流路］
３３が、バイアス電源端子ＴＢ１または他のバイアス電
源端子丁Ｂ２に接続されている。 但し、図においては、バイアス電流路１３３がバイアス
電源端子ＴＢ２に接続されている場合を示している。 さらに、超伝導論理ゲート回路Ｇ１の入力電流路＄１が
制御信号入力端子ＴＣに接続されている。 なおざらに、超伝導論理ゲート回路Ｇ２の入力端子路＄
２がデータ信号入力端子ＴＤに接続されている。 また、超伝導論理グーＩ−回路Ｇ２の出力電流路０２が
データ信号出力端子下０１に接続され、また超伝導論理
ゲート回路Ｇ３の出力電流路０３がデータ信号出力端子
”［０２に接続されている。 以上が、本願第１番目の発明によるジョレフソン論理回
路の実施例構成である。 このような構成によれば、次に述べる作用が得られるの
で、前述したセルノゲーテイングアンド機能をｊするこ
とができる、。 （１）第２図［Ｉ］に示すように、バイアス電源端子−
ｒＢｌからのバイアス電流Ｉ８１が零（これを２値表示
で「Ｏ」とする）、バイアス電源端子Ｔ Ｂ ２からの
バイアス電流ｌＢ２が零（これも２値表示でｒＯＪとす
る）であり、且つ制御信号入力端子ＴＣからの制御信号
入力電流ＩＣが零（これも２値表示で「Ｏ」とする）、
データ信号入力端ＦＴＤからのデータ信号入力電流ＩＤ
が零（これも２値表示でｒＯＪとする）であるどした場
合、超伝導論理グー１〜回路Ｇ１のバイアス電流路Ｂ１
に流れる電流、超伝導論理ゲート回路Ｇ１の出力電流路
０１に流れる電流、超伝導論理ゲート回路Ｇ２のバイア
ス電流路［３２に流れる電流、及び超伝導論理ゲート回
路Ｇ３のバイアス電流路Ｂ３に流れる電流はともに零、
従って１０」であり、また、超伝導論理ゲート回路Ｇ２
の出力電流路０２に流れる電流■０１、及び超伝導論理
ゲート回路Ｇ３の出力電流路０３に流れる電？Ａｔ Ｔ
０２はともに零、従ってｒＯＪである。 従って、データ信号出力端子１０１及び−「０２にそれ
ぞれ得られる電圧ｖＯ１及びＶＯ２は、ともに零（これ
を２値表示で「０］とする）である。 〔２）しかしながら、上述した〔１］の状態から、第２
図［ｎ］に示すように、データ信号入力端子ＴＤからの
データ（ｇ号入力電流ＩＤが零以外のある値（これを２
値表示で「１」とする）になり、そしてバイアス電９一 部端子Ｔ’ Ｂ １からのバイアス電流１１３１が零以
外のある値（これを２値表示で１−１．１どする）にな
り、且つバイアス電源端子Ｔ１３２からのバイアス電流
ＩＢ２が零以外のある値（これを２値表示で［１１と覆
る）になれば、超伝導論理ゲート回路Ｇ２のジョセフソ
ン素子が電圧状態になる１゜ このため、超伝導論理グー１−回路Ｇ２の出力電流路０
２に、「１」をとつ（いるバイアス電流ＩＢ１が、「１
」をとっているデータ信号出力電流Ｌ Ｏ１として流れ
る。 このためデータ信号出力端子ＴＯＩＧこ、データ信号出
力電流Ｉ０１の「１」に応じて、「１」をとるデータ信
号出力電圧ｖＯ１が得られる。 また、この場合、超伝導論理ゲート回路Ｇ２のジョセフ
ソン素子が電圧状態になるため、超伝導論理ゲート回路
Ｇ３の入力電流路Ｓ３に番よ、「１」をとっているバイ
アス電流ＩＢ１が流れない。 −１〇− このため、超伝導論理ゲート回路Ｇ３の出力電流路０３
に、データ信号出力電流Ｉｏ２が［１１として流れず、
従っ（ｒＯＪとしてしか流れない。 よって、データ信号出力−ｒ０２に、ア゛−タ信号出力
電流１０２の「０」に応じて、「０」をとるデータ信号
出力電圧Ｖ ０２ ｈ（得られる。 〔３〕また、上述した（２）の状態から、第２図［１１
ｒｌに示すように、データ信号入力端子ＴＤからのデー
タ信号用ツノ電流ＴＤが「０」になっても、超伝導論理
ゲート回路Ｇ２のジョセフソン素子が電圧状態を保って
いるので、超伝導論理グー１〜回路Ｇ２の出力電流路ｏ
２に、データ信号出力電流■０１が１１」として流れて
いる状態を保っている。 このため、データ信号出力端子ＴＯ１にデータ信号出力
電圧ＶＯ１が１１」で得られていることが保持される。 また、同様に、超伝導論理ゲート回路Ｇ３の出力電流路
０３にデータ信号出力電流ＴＯ２が［０，Ｉをとって流
れている状態を保っている。 このため、データ信号出力端子ＴＯ２にデータ信号出力
電圧ＶＯ２が１０」で得られていることが保持される。 （４）また、上述した（１）の状態から、バイアス電源
端子ＴＢ１からのバイアス電源端子ＩＢＩが「１」にな
り、また、バイアス電源端子ＴＢ２からのバイアス電流
１１３２が「１」になっても、超伝導論理ゲート回路Ｇ
２のジョセフソン素子は電圧状態にならない。 このため、第３図［ＴＶ］に示すように、超伝導論理ゲ
ート回路Ｇ２の出力電流路０２に、データ信号出力電流
１０１がｒＯＪで流れ、このため、データ信号出力端子
ＴＯ１にデータ信号出力電圧Ｖｏ１が「０」で得られる
。 また、この場合、超伝導論理ゲート回路Ｇ２のジョセフ
ソン素子が電圧状態に’Ｊらないので、超伝導論理ゲー
ト回路Ｇ３の入力電流路Ｓ３に電流が［１−１として流
れる。。 このため、超伝導論理ゲート回路Ｇ３のジョセフソン素
子が電圧状態になり、このため、超伝導論理ゲート回路
Ｇ３の出力電流路０３にデータ信（）出力電流１０２が
［１Ｊで流れ、従って、データ信号出力端子ＴＯ２にデ
ータ信号出力電圧ＶＯ２が「１」で得られる。 〔５〕また、上述した〔４〕の状態から、第３図［Ｖ］
に示すように、制御信号入力端子ＴＯからの制御信号入
力電流ＩＣが［１）になり、次でそれに遅れて、データ
信号入力端子Ｔ Ｄからのデータ信号入力電流ＩＤが「
１」になれば、超伝導論理ゲート回路Ｇ１のジョセフソ
ン素子が電圧状態になる、。 このため、超伝導論理ゲート回路Ｇ２のバイアス電流路
１３２にバイアス電流ＩＢＩ１３− が「１」で流れない。よっＣ１超伝導論理ゲート回路Ｇ
２のジョセフソン素子が電圧状態に転移しない。 従って、超伝導論理ゲート回路Ｇ２の出力電流路ｏ２に
データ信号出力電流１０１がｒＯＪで流れ、データ信号
出力端子Ｔ。 １にデータ信号出力電圧ＶＯ１が「０」で得られている
ことが保持される。 また、この場合、超伝導論理ゲート回路Ｇ１のジョセフ
ソン素ｆが電圧状態になっているので、超伝導論理ゲー
ト回路Ｇ３の入力電流路Ｓ３には、バイアス電流ＩＢ１
が「１」で流れない。 よって、超伝導論理ゲート回路Ｇ３の出力電流路０３に
、データ信（Ｊ出力電流１０２が「０」として流れ、デ
ータ信号出力端子ＴＯ２でデータ信号出力電圧ＶＯ２が
［０，１で得られていることが保持される。 上述したように、第１図に示す本願第１番１（の発明に
よるジョセフソン論理回路によれば、＝１ ７１− データ信号入力（データ信号入力電流１１〕）が「１」
で得られているとき、第１及第２のデータ信号出力（デ
ータ信号比）〕電流ＩＯ１及びＩＯ２＞をそれぞれ「１
」及ｒＯＪで出力ざゼることができく第２図［ＩＩ］）
、そしてその状態から、データ信号入力（データ信（シ
入力電流ＴＤ）がｒＯＪになっても、第１及第２のデー
タ信号出力（データ信号出力電流Ｉｏ１及１０２）をそ
れぞれ「１」及ｒＯＪに保持させることができる（第２
図［■］）。また、データ信号入力（データ信号入力電
流１０）がｒＯＪで得られているとき、第１及第２のデ
ータ信号出力（データ信号出力電流１［１及びＣ０２）
をそれぞれｒＯＪ及［１］で出力（＼ｌｊることができ
く第２図［ＩＶ］ ） 、そしてその状態から、データ
信号入力（データ信号入力電流ＴＯ）がｒＩＪになって
も、第１及第２のデータ信号出力（データ信号出力電流
ＩＯ１及１０２）をそれぞれｒＯＪ及「１］に保持させ
ることができる（第２図［Ｖ］）。 従って、第１図に示す本願第１番目の発明によるジョセ
フソン論理回路によれば、 セルフゲーティングアンド機能が得られる。 そして、第１図に示す本願第１番１］の発明によるジョ
セフソン論理回路によれば、上述したセルフゲーティン
グアンド機能が、３つの超伝導論理ゲート回路Ｇ１、Ｇ
２及びＧ３を用いた簡易な構造で得られるという特徴を
有する。また、第１図に示す簡易な構成を有するので、
動作余裕度が広いという特徴を有する。因みに、バイア
ス電流ｒＢ１及びＩＢ２、データ信号入ツノ電流ＩＤ及
び制御信号入力電流ＩＣの［１１の値を、予定値から±
２５％変化させても、上述したレルフゲーティングアン
ド機能が、確実に得られた。 本願第２番目の発明の好適な実Ｂ 次に、第４図を伴なって本願第２番［−１の発明にＪ：
るジョセフソン論理回路の実施例を述べよう。 第４図においで、第１図どの対応部分には同一符号を付
して詳細説明を省略する。 第４図に示す、本願第２番目の発明によるジョはフソン
論理回路の実施例は、第１図に示す本願第１番目の発明
によるジョセフソン論理回路の構成において、その超伝
導論理ゲート回路Ｇ３のバイアス電流路Ｂ３に他のジョ
セフソン素子ＳＪが接続されていることを除い゛Ｃ１第
１図に示す本願第１番目の発明によるジョセフソン論理
回路の構成と同様である。 但し、この場合、ジョセフソン素子ＳＪは、バイアス電
源端子ＴＢ２からのバイアス電流ＩＢ２の値に比し小さ
な臨界ジョセフソン電流値を有する。 以上が、本願第２番目の発明によるジョセフソン論理回
路の実施例の構成である。 このような構成によれば、それが、上述した事項を除い
て第１図で上述１）だ本願第１番目の発明によるジョセ
フソン論理回路の場合と同格であるので、次の事項を除
いて、第１図で上述した本願第１番目の発明によるジョ
セフソン論１７− 理回路の場合と同格の動作が得られる。 すなわちバイアス電源端ｆｆＢ２からバイアス電流ＩＢ
２が「１」で得られるとき、先ずジョセフソン素子ＳＪ
にバイアス電流ＩＢ２が「１」で流れ、これに応じてジ
ョセフソン素子ＳＪが電圧状態になり、そして、このよ
うにジョセフソン素子ＳＪが電圧状態になってから、バ
イアス電流Ｉ８２が超伝導論理ゲート回路Ｇ３のバイア
ス電流路１３３に流れる。 従って、第４図に示す本願第２番目の発明によるジョは
フソン論理回路の場合も、第１図に示す本願第１番目の
発明によるジョセフソン論理回路の場合と同様のセルフ
ゲーティングアンド機能と、効果とが得られる。 しかしながら、第４図に示す本願第２番目の発明による
ジョセフソン論理回路の場合、上述したように、バイア
ス電流ＴＢ２が「１」で得られるとき、ジョセフソン素
子Ｓ Ｊが電圧状態になってから、バイアス電流ＩＢ２
が超伝導論理ゲート回路Ｇ３のバイアス電流路Ｂ３に流
れ１８− るので、上述した〔２〕の状態が得られる場合、超伝導
論理ゲート回路Ｇ２のジョセフソン素子が電圧状態にな
ってから、超伝導論理ゲート回路Ｇ３のバイアス電流路
１３３にバイアス電流■Ｂ２が供給される。 このため、超伝導論理ゲート回路６３が誤動作する慣れ
を有効に回避することができる、という特徴を、第１図
の示す本願第１番１（の発明によるジョセフソン論理回
路の特徴の外、有する。 ４、図面の簡単な説明 第１図は、本願第１番目の発明によるジョセフソン論理
回路の実施例を示す系統的接続図である。 第２図及び第３図は、その動作の説明に供する電流波形
図である。 第４図は、本願第２番目の発明によるジョセフソン論理
回路の実施例を示す系統的接続図である。 Ｇ１−Ｇ３・・・・・・・・・超伝導論理ゲート回路８
１〜Ｂ３・・・・・・・・・バイアス電流路Ｓ１〜Ｓ３
・・・・・・・・・入力電流路０１〜０３・・・・・・
・・・出力電流路Ｒ１〜Ｒ３・・・・・・・・・抵抗 ＴＢ１．ＴＢ２・・・バイアス電源端子ＴＣ・・・・・
・・・・・・・・・・・・・制御信号入力端ｆＴＤ・・
・・・・・・・・・・・・・・・・データ信号入力端子
ＴＯ１，ＴＯ２・・・データ信号出力端子出願人 日
本電信電話公社
Claims (1)
- 【特許請求の範囲】 １、バイアス電流路に介挿され且つ入力電流路を介して
入力信号の供給を受けるジョセフソン素子を有し、且つ
上記ジョセフソン素子に接続された出力電流路を有する
超伝導論理ゲート回路の３つを、第１、第２及び第３の
超伝導論理ゲート回路として有し、 上記第１の超伝導論理ゲート回路のバイアス電流路と、
上記第２の超伝導論理ゲート回路のバイアス電流路と、
上記第３の超伝導論理ゲート回路の入力電流路とが直列
に接続されてバイアス電源端子に接続され、 上記第３の超伝導論理ゲート回路のバイアス電流路が上
記バイアス電源端子または他のバイアス電源端子に接続
され、 上記第１の超伝導論理ゲート回路の入力電流路が制御信
号入力端子に接続され、 上記第２の超伝導論理ゲート回路の入力電−１−−一・ 流路がデータ信号入力端子に接続され、上記第２及び第
３の超伝導論理ゲート回路の出力電流路がそれぞれ第１
及び第２のデータ信号入力端子に接続されていることを
特徴とするジョセフソン論理回路。 ２、バイアス電流路に介挿され且つ入力電流路を介して
入力信号の供給を受けるジョセフソン素子を有し、且つ
上記ジョセフソン素子に接続された出力電流路を有する
超伝導論理ゲート回路の３つを、第１、第２及び第３の
超伝導論理ゲート回路として右し、 上記第１の超伝導論理ゲート回路のバイアス電流路と、
上記第２の超伝導論理ゲート回路のバイアス電流路と、
上記第３の超伝導論理ゲート回路の入力電流路とが直列
に接続されてバイアス電源端子に接続され、 上記第３の超伝導論理ゲート回路のバイアス電流路が上
記バイアス電源端子または他のバイアス電源端子に接続
され、 上記第１の超伝導論理ゲート回路の入力電２− 流路が制御信号入力端子に接続され、 上記第２の超伝導論理ゲート回路の入力電流路がデータ
信号入力端子に接続され、上記第２及び第３の超伝導論
理ゲート回路の出力電流路がそれぞれ第１及び第２のデ
ータ信号入力端子に接続され、 上記第３の超伝導論理ゲート回路のバイアス電流路に、
他のジョセフソン素子が接続されていることを特徴とす
るジョセフソン論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21295582A JPS59103428A (ja) | 1982-12-04 | 1982-12-04 | ジヨセフソン論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21295582A JPS59103428A (ja) | 1982-12-04 | 1982-12-04 | ジヨセフソン論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59103428A true JPS59103428A (ja) | 1984-06-14 |
Family
ID=16631058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21295582A Pending JPS59103428A (ja) | 1982-12-04 | 1982-12-04 | ジヨセフソン論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59103428A (ja) |
-
1982
- 1982-12-04 JP JP21295582A patent/JPS59103428A/ja active Pending
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