JPS6298825A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPS6298825A JPS6298825A JP60237924A JP23792485A JPS6298825A JP S6298825 A JPS6298825 A JP S6298825A JP 60237924 A JP60237924 A JP 60237924A JP 23792485 A JP23792485 A JP 23792485A JP S6298825 A JPS6298825 A JP S6298825A
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- JP
- Japan
- Prior art keywords
- transistor
- diode
- type mos
- type
- mos transistor
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣＭＯＢ集積回路の低消費電流化を図ること
に関するものである。
に関するものである。
本発明は、ＣＭＯＳ集積回路において、相補を成すＰ型
ＭＯ８トランジスタのドレインとＮ型ＭＯ８）ランジス
タのドレインの間にダイオードを接続し、このダイオー
ドのアノードを次段のＰ型ＭＯＳトランジスタのゲート
に接続し、カソードを次段のＮ型ＭＯＳトランジスタの
ゲートに接続し、駆動されるＰ型ＭＯＳトランジスタの
ゲートをＮ型ＭＯＳトランジスタのゲートより、ダイオ
ードの順方向電圧分だけ高くすることにより、状態遷移
時にＰ型ＭＯ８）ランジスタとＮ型ＭＯＳトランジスタ
が同時に導通状態にある時間を短くするとともに、Ｐ型
ＭＯ８１−ランジスタのゲート電位とＮ型ＭＯＳトラン
ジスタのゲート電位の和を電源電圧よりもダイオードの
頭方向電圧分だけ小さくすることにより状態遷移時に流
れる電流のピーク値を抑えて、消費電流を削減したもの
である。
ＭＯ８トランジスタのドレインとＮ型ＭＯ８）ランジス
タのドレインの間にダイオードを接続し、このダイオー
ドのアノードを次段のＰ型ＭＯＳトランジスタのゲート
に接続し、カソードを次段のＮ型ＭＯＳトランジスタの
ゲートに接続し、駆動されるＰ型ＭＯＳトランジスタの
ゲートをＮ型ＭＯＳトランジスタのゲートより、ダイオ
ードの順方向電圧分だけ高くすることにより、状態遷移
時にＰ型ＭＯ８）ランジスタとＮ型ＭＯＳトランジスタ
が同時に導通状態にある時間を短くするとともに、Ｐ型
ＭＯ８１−ランジスタのゲート電位とＮ型ＭＯＳトラン
ジスタのゲート電位の和を電源電圧よりもダイオードの
頭方向電圧分だけ小さくすることにより状態遷移時に流
れる電流のピーク値を抑えて、消費電流を削減したもの
である。
従来のＣＭＯＳ集積回路は、３段構成のインバータを例
にとると、第２図（ａ）の様になっていて相補をなすＰ
型ＭＯＳトランジスタのゲートとＮ型ＭＯＦ３トランジ
スタのゲートは、常に同一電位になるようになっていた
。
にとると、第２図（ａ）の様になっていて相補をなすＰ
型ＭＯＳトランジスタのゲートとＮ型ＭＯＦ３トランジ
スタのゲートは、常に同一電位になるようになっていた
。
「発明が解決しようとする問題点及び目的〕しか！、、
前述の従来技術では、状態遷移時に相補をなすＰ型ＭＯ
８）ランジスタとＮ型ＭＯＢトランジスタが同時に導通
状態にある時間が長く、貫通電流が多く流れるという問
題点を有する。
前述の従来技術では、状態遷移時に相補をなすＰ型ＭＯ
８）ランジスタとＮ型ＭＯＢトランジスタが同時に導通
状態にある時間が長く、貫通電流が多く流れるという問
題点を有する。
第２図（１）は、第２図（ａ）において、入力信号線２
０７をｅ電位から０１位へ更に■電位からＣ）’ｉＫ位
へ変化させた場合のノード２０８の電位とＰ型Ｍ ＯＳ
トランジスタ２０２とＮ型ＭＯ８）ランジスタ２０５
を通して流れる電流の様子を示したものである。ここで
ＶＴＰはＰ型ＭＯｓトランジスタのスレッショルド電圧
、ＶＴＮＩ″ｉＮｆｉＭＯｓトランジスタのスレッショ
ルド電圧である。またｔｌ、ｔ２はＰ型ＭＯ８）ランジ
スタ２０２とＮ型ＭＯ８）ランジスタ２０５が同時に導
通状態にある時間を示す。
０７をｅ電位から０１位へ更に■電位からＣ）’ｉＫ位
へ変化させた場合のノード２０８の電位とＰ型Ｍ ＯＳ
トランジスタ２０２とＮ型ＭＯ８）ランジスタ２０５
を通して流れる電流の様子を示したものである。ここで
ＶＴＰはＰ型ＭＯｓトランジスタのスレッショルド電圧
、ＶＴＮＩ″ｉＮｆｉＭＯｓトランジスタのスレッショ
ルド電圧である。またｔｌ、ｔ２はＰ型ＭＯ８）ランジ
スタ２０２とＮ型ＭＯ８）ランジスタ２０５が同時に導
通状態にある時間を示す。
そこで本発明は、以上の如き貫通電流を削減し、低消費
電流のＣＭＯＢ集積回路を提供するところにある。
電流のＣＭＯＢ集積回路を提供するところにある。
本発明のＣＭＯＳ集積回路は、
（１） Ｐ型ＭＯＳトランジスタのドレインをダイオ
ードのアノードに接続する。
ードのアノードに接続する。
（２） 上記（１）のＰ型ＭＯ８）ランジスタのドレ
インを次段の”別のＰ型ＭＯＥ３１’ランジスタ”のゲ
ートに接続する。
インを次段の”別のＰ型ＭＯＥ３１’ランジスタ”のゲ
ートに接続する。
（３）上記（１）のＰ型ＭＯＳトランジスタと相補を成
すＮ ＷＭＯＳ トランジスタのドレインを上記（１）
のダイオードのカソードに接続する。
すＮ ＷＭＯＳ トランジスタのドレインを上記（１）
のダイオードのカソードに接続する。
（４）上記（３）のＮ嘔ＭＯＳトランジスタのドレイン
を上記（２）の１別のＰ型ＭＯ８トランジスタ”と相補
を成すＮ型ＭＯ８）ランジスタのゲートに接よ・モする
ことを特徴とするものである。
を上記（２）の１別のＰ型ＭＯ８トランジスタ”と相補
を成すＮ型ＭＯ８）ランジスタのゲートに接よ・モする
ことを特徴とするものである。
本発明の上記杓成によれば、ＣＭ ＯＳ集積回路し・こ
おいて、状態遷移時に流れる貫通電流をダイオードに流
すことにより、ダイオードの順方向電圧を利用し、非導
通状態から導通状態に移る側のＭＯＳトランジスタの導
通状態へ入る時間を遅らせることにより貫通電流の流れ
る時間を従来のものより短くすることができる。更に、
ダイオードの順方向電圧分だけ、ゲート電圧を小さくで
きるので消費電流が削減できる。
おいて、状態遷移時に流れる貫通電流をダイオードに流
すことにより、ダイオードの順方向電圧を利用し、非導
通状態から導通状態に移る側のＭＯＳトランジスタの導
通状態へ入る時間を遅らせることにより貫通電流の流れ
る時間を従来のものより短くすることができる。更に、
ダイオードの順方向電圧分だけ、ゲート電圧を小さくで
きるので消費電流が削減できる。
〔実施ゾ１〕
第１図（ａ）は、本発明の実施例におけるインバータ回
路図であって、Ｐ型ＭＯＳトランジスタ１０１のドレイ
ンとダイオード１０７のアノードのノード１１０を、次
段のインバータのＰ型ＭＯＳトランジスタ１０２のゲー
トに接続し、ダイオード１０７のカソードとＮ型’ｊ−
１０Ｅｉ トランジスタ１０４のドレインのノード１１
２を次段のインバータのＮ型ＭＯＳトランジスタ１０５
のゲートに接続する。更に次段のインバータにおいても
Ｐ型ＭＯＳトランジスタ１０３のゲートにダイオード１
０８のアノードのノード１１１を接続し、Ｎ型ＭＯＳト
ランジスタ１０６のゲートにダイオード１０８のカソー
ドのノード１１３を接続する。
路図であって、Ｐ型ＭＯＳトランジスタ１０１のドレイ
ンとダイオード１０７のアノードのノード１１０を、次
段のインバータのＰ型ＭＯＳトランジスタ１０２のゲー
トに接続し、ダイオード１０７のカソードとＮ型’ｊ−
１０Ｅｉ トランジスタ１０４のドレインのノード１１
２を次段のインバータのＮ型ＭＯＳトランジスタ１０５
のゲートに接続する。更に次段のインバータにおいても
Ｐ型ＭＯＳトランジスタ１０３のゲートにダイオード１
０８のアノードのノード１１１を接続し、Ｎ型ＭＯＳト
ランジスタ１０６のゲートにダイオード１０８のカソー
ドのノード１１３を接続する。
以下この第１図（ａ’）の実ｂ１例にもとづいて、入力
信号線１０９の電位が変化するときのＰ型Ｍ０８トラン
ジスタ１０２とＮ型ＭＯＳトランジスタ１０５に流れる
電流について第１図（ｂ）で説明する。
信号線１０９の電位が変化するときのＰ型Ｍ０８トラン
ジスタ１０２とＮ型ＭＯＳトランジスタ１０５に流れる
電流について第１図（ｂ）で説明する。
第１図（１１５）ノ波形１２ｏは入力信号ｆ９１ｏｑの
電位変化を示す。波形１２１はノード１１０の電位変化
を示し、波形１２２けノード１１２の電位変化を示す。
電位変化を示す。波形１２１はノード１１０の電位変化
を示し、波形１２２けノード１１２の電位変化を示す。
また波形１２３は入カ信号線１０９の電位変化時に、Ｐ
型ＭＯＥＩトランジスタ１０２とＮ型ＭＯ８）ランジス
タ１０５に流れる電流を示すものである。ＶＦけダイオ
ード１０７の順方向電圧を示す。
型ＭＯＥＩトランジスタ１０２とＮ型ＭＯ８）ランジス
タ１０５に流れる電流を示すものである。ＶＦけダイオ
ード１０７の順方向電圧を示す。
第１ｆ９ （ｂ ）において、入力信号電圧１２０がｅ
電位から■電位へ変化すると、Ｐ型ＭＯＳトランジスタ
１０１とＮ型ＭＯ８，ｌ−ランジスタ１０４に貫通電流
が流れダイオード１０７の両端のノード１１０と１１２
は電位ｉ２１．１２２のようにダイオード１０７の順方
向電圧分だけ電位差が発生する。このため、Ｐ型ＭＯＳ
トランジスタ１０２は、（ｔ５ ｔｓ ）時間だけ導
通状態に入るのが遅くなり、（ｔｓ ｔｓ）時間貫通
電流の流れる時間が短くなる。次に入力信号電圧１２０
が■電位からｅ電位へ変化するときも同様に、この場合
は、Ｎ型ＭＯＳトランジスタ１０５が（ｔ６ｔ４）時間
だけ導通状狸に入るのが遅れて （ｔ４ｔ４）時間貫通
電流の流れる時間が短くなる。
電位から■電位へ変化すると、Ｐ型ＭＯＳトランジスタ
１０１とＮ型ＭＯ８，ｌ−ランジスタ１０４に貫通電流
が流れダイオード１０７の両端のノード１１０と１１２
は電位ｉ２１．１２２のようにダイオード１０７の順方
向電圧分だけ電位差が発生する。このため、Ｐ型ＭＯＳ
トランジスタ１０２は、（ｔ５ ｔｓ ）時間だけ導
通状態に入るのが遅くなり、（ｔｓ ｔｓ）時間貫通
電流の流れる時間が短くなる。次に入力信号電圧１２０
が■電位からｅ電位へ変化するときも同様に、この場合
は、Ｎ型ＭＯＳトランジスタ１０５が（ｔ６ｔ４）時間
だけ導通状狸に入るのが遅れて （ｔ４ｔ４）時間貫通
電流の流れる時間が短くなる。
また貫通電流のピーク値に関しても、Ｐ型ＭＯ８トラン
ジスタ１０２とＮ型ＭＯＳトランジスタ１０５のゲート
電圧の和をＶＦ分だけ小さくできるので従来の場合に比
べ値が小さくなる。
ジスタ１０２とＮ型ＭＯＳトランジスタ１０５のゲート
電圧の和をＶＦ分だけ小さくできるので従来の場合に比
べ値が小さくなる。
この実施例では、インバータ回路を用いたが、０ＭＯ８
構成のものであれば何の回路においても実施可能である
・。
構成のものであれば何の回路においても実施可能である
・。
本発明は以上説明したように、ＣＭＯＢ集積回路におい
て、相補を成すＰ型ＭＯＳトランジスタｌＪ型ＭＯ８ｌ
−ランジスタの間にダイオードを入れる回路構成で貫通
電流を小さくする効果がちり、低消費電流型の○ＭＯ８
集積回路、高電圧動作のｃＭＯＳ！ｌ！−積回路の消費
電流削減に効果がある。
て、相補を成すＰ型ＭＯＳトランジスタｌＪ型ＭＯ８ｌ
−ランジスタの間にダイオードを入れる回路構成で貫通
電流を小さくする効果がちり、低消費電流型の○ＭＯ８
集積回路、高電圧動作のｃＭＯＳ！ｌ！−積回路の消費
電流削減に効果がある。
第１図１．ａ）は本発明のＣＭＯＳ集積回路の一実施例
を示すＣＭＯＳインバータ回路図−第１図（ｂ）は、第
１図（、）の回路におけるＣＭＯＳＭＯＳインパル時の
ゲート電位と電流図。 第２図（−）は従来のＣＭＯＳ集積回路のインバ〜り回
路図。 第２図（ｂ）は、第２図（ａ）の回路におけるＣＭＯＳ
インバータ動作時のゲート電位と電流図。 １０１・・・ｐ型ＭＯ８）ランジスタ １０２ ・・・ １０３ ・・・ １０４・・・Ｎ型ＭＯＳトランジスタ １０５ ・・・ １０６ ・・・ １０７・・・ダイオード １０８・・・ １０９・・・入力信号線 １１０・・・ノード １１１ ・・・ １ １１２ ・・・ ２ １１３ ・・・ 。 １１４・・・出力信号線 １２０・・・入力信号か１０９の電位 １２１・・・ノード１１０の電位 １２２・・・ノード１１２の電位 １２３・・・Ｐ型λｉ０ｓトランジスタ１０２とＮ型）
！ ＯＳ トランジスタ１０５を流れる電流 ２０１・・・Ｐ型ＭＯＥＩｈランジスタ２０２・・・ ２０３・・・ ２０４・・・トＷＭＯ８）ランジスタ ２０５−・・ ２０６ ・・・ ２０７・・・入力信号線 ２０８・・・ノード ２０９・・・ノード ２１０・・・出力信号線 ２２０・・・入力信号線２０７の電位 ２２１・・・ノード２０８の電位 ２２２・・・Ｐ型ＭＯ８トランジスタ２０２とＮ型ＭＯ
Ｓトランジスタ２０５に流れる電 流。 以 上 第２図（ａ） 第２図（Ｉ）） 昭和６１年２ 月２６ 口 １、“ｌｉ ｌ’ｌ’のノ〈示 ＩＩｌ′イ和６０年 特許願 第２５７９２４号−
発明の名［ｇｊ、 ＣＭＯＳ集積回路 ３ 補正？する渚 １１’）：０１Ｖ間 束基部新宿区西ｆＴ宿２丁目４全
１号ｕ＋願人（２５６）セイコーエプソン株式会社代表
Ｒ＃役 服 部 −部 １代 埋入
を示すＣＭＯＳインバータ回路図−第１図（ｂ）は、第
１図（、）の回路におけるＣＭＯＳＭＯＳインパル時の
ゲート電位と電流図。 第２図（−）は従来のＣＭＯＳ集積回路のインバ〜り回
路図。 第２図（ｂ）は、第２図（ａ）の回路におけるＣＭＯＳ
インバータ動作時のゲート電位と電流図。 １０１・・・ｐ型ＭＯ８）ランジスタ １０２ ・・・ １０３ ・・・ １０４・・・Ｎ型ＭＯＳトランジスタ １０５ ・・・ １０６ ・・・ １０７・・・ダイオード １０８・・・ １０９・・・入力信号線 １１０・・・ノード １１１ ・・・ １ １１２ ・・・ ２ １１３ ・・・ 。 １１４・・・出力信号線 １２０・・・入力信号か１０９の電位 １２１・・・ノード１１０の電位 １２２・・・ノード１１２の電位 １２３・・・Ｐ型λｉ０ｓトランジスタ１０２とＮ型）
！ ＯＳ トランジスタ１０５を流れる電流 ２０１・・・Ｐ型ＭＯＥＩｈランジスタ２０２・・・ ２０３・・・ ２０４・・・トＷＭＯ８）ランジスタ ２０５−・・ ２０６ ・・・ ２０７・・・入力信号線 ２０８・・・ノード ２０９・・・ノード ２１０・・・出力信号線 ２２０・・・入力信号線２０７の電位 ２２１・・・ノード２０８の電位 ２２２・・・Ｐ型ＭＯ８トランジスタ２０２とＮ型ＭＯ
Ｓトランジスタ２０５に流れる電 流。 以 上 第２図（ａ） 第２図（Ｉ）） 昭和６１年２ 月２６ 口 １、“ｌｉ ｌ’ｌ’のノ〈示 ＩＩｌ′イ和６０年 特許願 第２５７９２４号−
発明の名［ｇｊ、 ＣＭＯＳ集積回路 ３ 補正？する渚 １１’）：０１Ｖ間 束基部新宿区西ｆＴ宿２丁目４全
１号ｕ＋願人（２５６）セイコーエプソン株式会社代表
Ｒ＃役 服 部 −部 １代 埋入
Claims (1)
- 【特許請求の範囲】 （ａ）第１のＰ型ＭＯＳトランジスタのドレインをダイ
オードのアノードに接続し、 （ｂ）前記第１のＰ型ＭＯＳトランジスタのドレインを
次段の第２のＰ型ＭＯＳトランジスタのゲートに接続し
、 （ｃ）前記第１のＰ型ＭＯＳトランジスタと相補を成す
第１のＮ型ＭＯＳトランジスタのドレインを前記ダイオ
ードのカソードに接続し、 （ｄ）前記第１のＮ型ＭＯＳトランジスタのドレインを
前記第２のＰ型ＭＯＳトランジスタと相補を成す第２Ｎ
型ＭＯＳトランジスタのゲートに接続することを特徴と
するＣＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237924A JPS6298825A (ja) | 1985-10-24 | 1985-10-24 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237924A JPS6298825A (ja) | 1985-10-24 | 1985-10-24 | Ｃｍｏｓ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6298825A true JPS6298825A (ja) | 1987-05-08 |
Family
ID=17022470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237924A Pending JPS6298825A (ja) | 1985-10-24 | 1985-10-24 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6298825A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0430187A2 (de) * | 1989-11-30 | 1991-06-05 | Siemens Aktiengesellschaft | Digitalschaltung mit Schaltstufen nach Art der komplementären MOS-Schaltungstechnik |
| JP2008121821A (ja) * | 2006-11-14 | 2008-05-29 | Nikki Co Ltd | ボールリンク |
-
1985
- 1985-10-24 JP JP60237924A patent/JPS6298825A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0430187A2 (de) * | 1989-11-30 | 1991-06-05 | Siemens Aktiengesellschaft | Digitalschaltung mit Schaltstufen nach Art der komplementären MOS-Schaltungstechnik |
| EP0430187A3 (en) * | 1989-11-30 | 1991-06-12 | Siemens Aktiengesellschaft | Digital circuit with switching stages of the complementary mos type |
| JP2008121821A (ja) * | 2006-11-14 | 2008-05-29 | Nikki Co Ltd | ボールリンク |
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