JPS61146013A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS61146013A JPS61146013A JP59269211A JP26921184A JPS61146013A JP S61146013 A JPS61146013 A JP S61146013A JP 59269211 A JP59269211 A JP 59269211A JP 26921184 A JP26921184 A JP 26921184A JP S61146013 A JPS61146013 A JP S61146013A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- becomes
- circuit
- level
- base current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラトランジスタによって構成される集
積回路の出力回路に関わるものであって、特にアナログ
回路からの入力信号をディジタル信号として出力する回
路に関わるものである。
積回路の出力回路に関わるものであって、特にアナログ
回路からの入力信号をディジタル信号として出力する回
路に関わるものである。
アナログ信号を取り扱う集積回路とディジタル信号を取
り扱う集積回路とは、要求される特性が異なるため夫々
独自の回路が使用され、両者が一つの集積回路内に組み
込まれることは少ない。しかしながら、例えばアナログ
的に動作するセンサの信号をＴＴＬレベルで出力する回
路といったものが求められることがあり、このような機
能を持つ集積回路ではＨレベル或いはＬレベルを切り換
えて出力する出力回路を備えなければならない。
り扱う集積回路とは、要求される特性が異なるため夫々
独自の回路が使用され、両者が一つの集積回路内に組み
込まれることは少ない。しかしながら、例えばアナログ
的に動作するセンサの信号をＴＴＬレベルで出力する回
路といったものが求められることがあり、このような機
能を持つ集積回路ではＨレベル或いはＬレベルを切り換
えて出力する出力回路を備えなければならない。
ディジタル４−Ｅ暑の虫ｆ１闇蕗失！−アー語熱佇ノ、
小にはトーテムポール形と呼ばれる回路があり、第２図
にその基本的な構成を示す。この回路の動作は次の如く
である。
小にはトーテムポール形と呼ばれる回路があり、第２図
にその基本的な構成を示す。この回路の動作は次の如く
である。
Ｑｌｌのベースに接続されているＶＩＮ端子がＨレベル
になると（即ち、ベース電流が注入されると）Ｑｌｌの
エミッタ電流が流れＱｌｌをオンにする一方、Ｑｔ、の
ベース電流はＱｌｌのコレクタ電流に引っ張られて流れ
なくなり、Ｑｔ、がオフ状態になるので、ＶＯＬＩ７端
子はＬレベルとなる。反対にＶＩＮ端子がＬレベルにな
ると（即ち、ベース電流が流れなくなると）Ｑｌｌのエ
ミッタ電流が止まってＱ、をオフにする一方、Ｑｌ３に
ベース電流が流れてこれをオンにするので、ｖＯＵＴは
Ｈレベルとなる。
になると（即ち、ベース電流が注入されると）Ｑｌｌの
エミッタ電流が流れＱｌｌをオンにする一方、Ｑｔ、の
ベース電流はＱｌｌのコレクタ電流に引っ張られて流れ
なくなり、Ｑｔ、がオフ状態になるので、ＶＯＬＩ７端
子はＬレベルとなる。反対にＶＩＮ端子がＬレベルにな
ると（即ち、ベース電流が流れなくなると）Ｑｌｌのエ
ミッタ電流が止まってＱ、をオフにする一方、Ｑｌ３に
ベース電流が流れてこれをオンにするので、ｖＯＵＴは
Ｈレベルとなる。
このような動作ではＱ。の電流が飽和することになるの
で、出力の立ち上がり／立ち下がりの応答が遅れ、入／
出力の波形は第３図に示すような関係を示すことなる。
で、出力の立ち上がり／立ち下がりの応答が遅れ、入／
出力の波形は第３図に示すような関係を示すことなる。
即ち、破線で示された入力信号に対し、実戦で示される
ような崩れた波形の信号が出力されるのである。
ような崩れた波形の信号が出力されるのである。
ディジタル集積回路では、Ｑｔｇ、 Ｑｌ３のコレク
タ電流をショットキバリヤダイオード（以下、ＳＢＤと
略記）でクランプしてトランジスタの動作を非飽和形と
することにより、この問題を解決している。然し乍ら、
アナログ回路では、トランジスタの動作電圧が高いため
耐圧の低いＳＢＤが使えないという事情や、マスタース
ライスのように、シリコン単結晶に施す処理が終了して
いるものでは、特性管理の観点から、ＳＢＤを追加する
ことが困難であるという事情があるため、クランプ回路
を設けることは通常行われない。
タ電流をショットキバリヤダイオード（以下、ＳＢＤと
略記）でクランプしてトランジスタの動作を非飽和形と
することにより、この問題を解決している。然し乍ら、
アナログ回路では、トランジスタの動作電圧が高いため
耐圧の低いＳＢＤが使えないという事情や、マスタース
ライスのように、シリコン単結晶に施す処理が終了して
いるものでは、特性管理の観点から、ＳＢＤを追加する
ことが困難であるという事情があるため、クランプ回路
を設けることは通常行われない。
従ってナナログ集積回路にディジタル信号を出力する回
路を設ける場合のために、ＳＢＤクランプに代わる高速
化の手段であって設計、製作の容易なものが開発されれ
ば、斯種集積回路の設計に資するところ大である。
路を設ける場合のために、ＳＢＤクランプに代わる高速
化の手段であって設計、製作の容易なものが開発されれ
ば、斯種集積回路の設計に資するところ大である。
ロジックＩＣにおけるトーテムポール形のＴＴＬ出力回
路には、ショットキダイオードを用いることによって高
速化が行われてきたが、アナログＩＣに於いてはそれを
高速化することはあまり行われていない。
路には、ショットキダイオードを用いることによって高
速化が行われてきたが、アナログＩＣに於いてはそれを
高速化することはあまり行われていない。
上記の如くアナログＩＣに於いては、ロジックＩＣのよ
うに高速動作に対する要求が強くないことや、ショット
キダイオードの耐圧が低いこと等が原因でＳＢＤクラン
プのような回路は利用し難い面がある０本発明はこの点
に鑑み、ショットキダイオードを使用しない非飽和動作
の出力回路を上記問題点は、特許請求の範囲の項に記さ
れた本発明の回路によって解決されるが、本発明を第１
図の実施例に従って要約すると、Ｑ４のベース電流を引
っ張るＱ２の動作をＤＩ、Ｄ２からの電流によって非飽
和に保ち、Ｑ３の動作をＤ３の電流によって非飽和にす
ると共に、Ｑ２．Ｑ３のペース回路を分離することによ
って回路定数の決定を容易としたものである。
うに高速動作に対する要求が強くないことや、ショット
キダイオードの耐圧が低いこと等が原因でＳＢＤクラン
プのような回路は利用し難い面がある０本発明はこの点
に鑑み、ショットキダイオードを使用しない非飽和動作
の出力回路を上記問題点は、特許請求の範囲の項に記さ
れた本発明の回路によって解決されるが、本発明を第１
図の実施例に従って要約すると、Ｑ４のベース電流を引
っ張るＱ２の動作をＤＩ、Ｄ２からの電流によって非飽
和に保ち、Ｑ３の動作をＤ３の電流によって非飽和にす
ると共に、Ｑ２．Ｑ３のペース回路を分離することによ
って回路定数の決定を容易としたものである。
本発明の出力回路に於いては、出力段のスインチングト
ランジスタと、同負荷トランジスタを駆動するトランジ
スタが非飽和動作をするので、出力波形の崩れが防止さ
れ、更にこれ等のトランジスタのベース回路が独立して
いることから、夫々の回路定数を選定する場合に満たす
べき条件が簡単なものになっている。
ランジスタと、同負荷トランジスタを駆動するトランジ
スタが非飽和動作をするので、出力波形の崩れが防止さ
れ、更にこれ等のトランジスタのベース回路が独立して
いることから、夫々の回路定数を選定する場合に満たす
べき条件が簡単なものになっている。
第１図は本発明を示す回路図であり、該回路を構成する
素子のうち、ダイオードはトランジスタのコレクタとベ
ースを短絡してダイオード接続としたものである。該回
路は以下の如く作動する。
素子のうち、ダイオードはトランジスタのコレクタとベ
ースを短絡してダイオード接続としたものである。該回
路は以下の如く作動する。
■、端子がＨレベルになると、即ちＱｌにベース電流が
注入されると、節点Ｎ１の電位が上がって、Ｑ２のベー
ス電流が流れる。即ちＱ２がオンの状態になるので、Ｑ
４のベース電流がＱ２に引っ張られＱ４はオフ状態にな
る。一方、Ｑ３はＮ１点の電位が上がる結果、オン状態
となってＶ、Ｌｌ。
注入されると、節点Ｎ１の電位が上がって、Ｑ２のベー
ス電流が流れる。即ちＱ２がオンの状態になるので、Ｑ
４のベース電流がＱ２に引っ張られＱ４はオフ状態にな
る。一方、Ｑ３はＮ１点の電位が上がる結果、オン状態
となってＶ、Ｌｌ。
の電流を引っ張る、即ちＶ。Ｕ、がＬレベルになる。
この状態に於いてＱ２は、ＶＩＮとＮ３点の間に接続さ
れたＤＩ、Ｄ２を通じてそのコレクタに電流が供給され
る結果、非飽和の状態に維持されることになる。同様に
Ｑ３もＤ３を通じてコレクタ電流が供給され、非飽和状
態になっている。ＶＩＮとＮ３点の間に２個のダイオー
ドが接続されているのは、Ｎ３点の電位を制御するため
である。
れたＤＩ、Ｄ２を通じてそのコレクタに電流が供給され
る結果、非飽和の状態に維持されることになる。同様に
Ｑ３もＤ３を通じてコレクタ電流が供給され、非飽和状
態になっている。ＶＩＮとＮ３点の間に２個のダイオー
ドが接続されているのは、Ｎ３点の電位を制御するため
である。
このように、出力段のスイッチングトランジスタと、負
荷トランジスタを駆動するトランジスタとが非飽和動作
を行うので、本回路の動作速度は速やかなものとなって
いる。
荷トランジスタを駆動するトランジスタとが非飽和動作
を行うので、本回路の動作速度は速やかなものとなって
いる。
次に本回路の回路定数の決定について述べる。
ＶＩＮがＨレベルの時のＮｌ、Ｎ４点の電位を考えてみ
る。Ｎ２．Ｎ５点の電位は夫々Ｑ２． Ｑ３の■□と同
じであり、ベース電流は無視し得る程度に小であること
から、次の関係が成立する。
る。Ｎ２．Ｎ５点の電位は夫々Ｑ２． Ｑ３の■□と同
じであり、ベース電流は無視し得る程度に小であること
から、次の関係が成立する。
Ｒ。
ＶＮａ” ＶｉＥｓ （１＋ ） −・−＋２
１Ｓ Ｎ４点の電流については、 １＋＋Ｉｚ＋ｌｉ干Ｏ であり、【３はダイオード電流であるから■、≦０であ
る。従って、 ■、≧■２−・−・・・−・−・−・−・−・・−−−
−−一・・・−・−−−−（３１でなければならない。
１Ｓ Ｎ４点の電流については、 １＋＋Ｉｚ＋ｌｉ干Ｏ であり、【３はダイオード電流であるから■、≦０であ
る。従って、 ■、≧■２−・−・・・−・−・−・−・−・・−−−
−−一・・・−・−−−−（３１でなければならない。
一方、Ｉ ＋＝ （ＶＮＩ ＶＮ４）／ Ｒ３テ；ｊ
ｏす、ｌｘ＝ Ｖ ｍｉｓ／ Ｒｓであるから、これ等
とｉｌ＋、（２）の関係を（３）に代入すると、 Ｒｚ Ｒｓ ｍｔｚ ≧ □ Ｒ。
ｏす、ｌｘ＝ Ｖ ｍｉｓ／ Ｒｓであるから、これ等
とｉｌ＋、（２）の関係を（３）に代入すると、 Ｒｚ Ｒｓ ｍｔｚ ≧ □ Ｒ。
Ｖ□ｇ＝Ｖｉｔｓ＝Ｖｉｔ としてよいから、上式は
Ｒｓ Ｒｚ Ｒｓ Ｒ５−−−−・−
−−一−・・−・・−・−（４）となる。いま、Ｒｚ
” Ｒｓに選ぶと、（４）式はＲ８≦Ｒ＋ Ｒ４’−
’−・・−・−一−−−−−−−−−−−−・・・−・
−・−・（５）となり、Ｒ１とＲ４の値が決まればＲ３
の値を決めることが出来る。
Ｒｓ Ｒｚ Ｒｓ Ｒ５−−−−・−
−−一−・・−・・−・−（４）となる。いま、Ｒｚ
” Ｒｓに選ぶと、（４）式はＲ８≦Ｒ＋ Ｒ４’−
’−・・−・−一−−−−−−−−−−−−・・・−・
−・−・（５）となり、Ｒ１とＲ４の値が決まればＲ３
の値を決めることが出来る。
次に、Ｑ４をオフ状態にする為の条件は、ｖ ｏｕｔの
ＬレベルをＶＩＩＬとすると、 ＶＮ３≦ＶＯＬ＋ ＶＩＩｔｓ を満たせばよい、Ｎ３の電位は ＶＮｌ＝ ＶＮＩ ＋ ＶＩＥＩ ＋ ＶＦ
ＤＩ ＋ ＶＦＤ！テアルカ、Ｖ １（１−Ｖ
ｙｐｌ ＝ Ｖ ｐＢｚ ＝ Ｖ ＠１ と見做し得
るから ＶＮ）＝ ＶＩＥ−Ｒ＋ ／ Ｒｚ 但し、ＶＦＤＩＩ Ｖｒｎｔは夫＃ Ｄ １ 、 Ｄ
２ （７］１Ｆ方向立チ上がり電圧である。
ＬレベルをＶＩＩＬとすると、 ＶＮ３≦ＶＯＬ＋ ＶＩＩｔｓ を満たせばよい、Ｎ３の電位は ＶＮｌ＝ ＶＮＩ ＋ ＶＩＥＩ ＋ ＶＦ
ＤＩ ＋ ＶＦＤ！テアルカ、Ｖ １（１−Ｖ
ｙｐｌ ＝ Ｖ ｐＢｚ ＝ Ｖ ＠１ と見做し得
るから ＶＮ）＝ ＶＩＥ−Ｒ＋ ／ Ｒｚ 但し、ＶＦＤＩＩ Ｖｒｎｔは夫＃ Ｄ １ 、 Ｄ
２ （７］１Ｆ方向立チ上がり電圧である。
従って、
ｖ、、ａ ＶＮ３ ＶＩＥ４
＝ ＶＩＥ ・Ｒ＋ ／ Ｒｚ Ｖｇｔ＜” Ｖｌｌ
！（Ｒ＋ ／ Ｒｚ １ ）となるが、■。ＬζＯで
あることから、Ｒ＋／Ｒｚ≦１ −・・・−・−・−ｍ
−−−・−−−−−一−−−−−−−・−（６１がＱ４
をオフ状態にさせる条件である。
！（Ｒ＋ ／ Ｒｚ １ ）となるが、■。ＬζＯで
あることから、Ｒ＋／Ｒｚ≦１ −・・・−・−・−ｍ
−−−・−−−−−一−−−−−−−・−（６１がＱ４
をオフ状態にさせる条件である。
以上考察したように本発明の回路は、ｆ５１． ＋６１
式及びＲｚ ＝Ｒｓを満足させるという、極めて軽い制
約を受けるだけでＲ１−Ｒ５の値を選定することが出来
る。なお、Ｒ６はＱ４にベース電流を供給するためのも
のであり、Ｑ４を自己バイアス出来る値に選べばよく、
Ｒ７は外部負荷に流す電流を制限するためのものである
から、その目的に合致した値とすればよい。これ等の抵
抗値の選定は従来技術に属するものである。
式及びＲｚ ＝Ｒｓを満足させるという、極めて軽い制
約を受けるだけでＲ１−Ｒ５の値を選定することが出来
る。なお、Ｒ６はＱ４にベース電流を供給するためのも
のであり、Ｑ４を自己バイアス出来る値に選べばよく、
Ｒ７は外部負荷に流す電流を制限するためのものである
から、その目的に合致した値とすればよい。これ等の抵
抗値の選定は従来技術に属するものである。
第１図の回路の抵抗値の具体例を次表に示す。
表
〔注）Ｒ７は負荷により異なる。
本発明の出力回路は主要なトランジスタが非飽和動作を
するので、高速スイッチングが行われ、出力波形の崩れ
がない。また、回路定数を決定する際の制約が少ないの
で、設計が容易である。
するので、高速スイッチングが行われ、出力波形の崩れ
がない。また、回路定数を決定する際の制約が少ないの
で、設計が容易である。
第１図は本発明の出力回路、
第２図は公知の出力回路、
第３図は公知回路の出力波形を示す図であって、図に於
いて ＤＩ−Ｄ３はダイオード Ｑ１〜Ｑ ４ 、 Ｑ２１− Ｑ２３はトランジスタＲ
１−Ｒ７，Ｒ２１，Ｒ２２は抵抗である。 第 Ａ 口
いて ＤＩ−Ｄ３はダイオード Ｑ１〜Ｑ ４ 、 Ｑ２１− Ｑ２３はトランジスタＲ
１−Ｒ７，Ｒ２１，Ｒ２２は抵抗である。 第 Ａ 口
Claims (1)
- ベースが電流入力端子に接続されている第１のトランジ
スタのエミッタが接続される第１の節点は、直列に接続
された第１及び第２の抵抗を介して第１の電源に接続さ
れ、第１の抵抗と第２の抵抗が接続される第２の節点に
は第２のトランジスタのベースが接続され、第２のトラ
ンジスタのコレクタが接続される第３の節点と前記入力
端子の間には直列に接続された第１、第２のダイオード
が接続され、第１の節点と第１の電源の間には直列に接
続された第３、第４及び第５の抵抗が接続され、第３の
抵抗と第４の抵抗が接続される第４の節点には第３のダ
イオードのアノードが接続され、第４の抵抗と第５の抵
抗が接続される第５の節点には第３のトランジスタのベ
ースが接続され、第３のダイオードのカソードは第３の
トランジスタのコレクタに接続され、第４のトランジス
タのベースは第３の節点に接続されると共に第４のトラ
ンジスタのエミッタは第３のトランジスタのコレクタに
接続されていることを特徴とする出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269211A JPS61146013A (ja) | 1984-12-20 | 1984-12-20 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59269211A JPS61146013A (ja) | 1984-12-20 | 1984-12-20 | 出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61146013A true JPS61146013A (ja) | 1986-07-03 |
| JPH0584688B2 JPH0584688B2 (ja) | 1993-12-02 |
Family
ID=17469216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59269211A Granted JPS61146013A (ja) | 1984-12-20 | 1984-12-20 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61146013A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005193347A (ja) | 2004-01-09 | 2005-07-21 | Seiko Epson Corp | 水平多関節型ロボット |
-
1984
- 1984-12-20 JP JP59269211A patent/JPS61146013A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0584688B2 (ja) | 1993-12-02 |
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