JPS61146013A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPS61146013A JPS61146013A JP59269211A JP26921184A JPS61146013A JP S61146013 A JPS61146013 A JP S61146013A JP 59269211 A JP59269211 A JP 59269211A JP 26921184 A JP26921184 A JP 26921184A JP S61146013 A JPS61146013 A JP S61146013A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- becomes
- circuit
- level
- base current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラトランジスタによって構成される集
積回路の出力回路に関わるものであって、特にアナログ
回路からの入力信号をディジタル信号として出力する回
路に関わるものである。
積回路の出力回路に関わるものであって、特にアナログ
回路からの入力信号をディジタル信号として出力する回
路に関わるものである。
アナログ信号を取り扱う集積回路とディジタル信号を取
り扱う集積回路とは、要求される特性が異なるため夫々
独自の回路が使用され、両者が一つの集積回路内に組み
込まれることは少ない。しかしながら、例えばアナログ
的に動作するセンサの信号をTTLレベルで出力する回
路といったものが求められることがあり、このような機
能を持つ集積回路ではHレベル或いはLレベルを切り換
えて出力する出力回路を備えなければならない。
り扱う集積回路とは、要求される特性が異なるため夫々
独自の回路が使用され、両者が一つの集積回路内に組み
込まれることは少ない。しかしながら、例えばアナログ
的に動作するセンサの信号をTTLレベルで出力する回
路といったものが求められることがあり、このような機
能を持つ集積回路ではHレベル或いはLレベルを切り換
えて出力する出力回路を備えなければならない。
ディジタル4−E暑の虫f1闇蕗失!−アー語熱佇ノ、
小にはトーテムポール形と呼ばれる回路があり、第2図
にその基本的な構成を示す。この回路の動作は次の如く
である。
小にはトーテムポール形と呼ばれる回路があり、第2図
にその基本的な構成を示す。この回路の動作は次の如く
である。
Qllのベースに接続されているVIN端子がHレベル
になると(即ち、ベース電流が注入されると)Qllの
エミッタ電流が流れQllをオンにする一方、Qt、の
ベース電流はQllのコレクタ電流に引っ張られて流れ
なくなり、Qt、がオフ状態になるので、VOLI7端
子はLレベルとなる。反対にVIN端子がLレベルにな
ると(即ち、ベース電流が流れなくなると)Qllのエ
ミッタ電流が止まってQ、をオフにする一方、Ql3に
ベース電流が流れてこれをオンにするので、vOUTは
Hレベルとなる。
になると(即ち、ベース電流が注入されると)Qllの
エミッタ電流が流れQllをオンにする一方、Qt、の
ベース電流はQllのコレクタ電流に引っ張られて流れ
なくなり、Qt、がオフ状態になるので、VOLI7端
子はLレベルとなる。反対にVIN端子がLレベルにな
ると(即ち、ベース電流が流れなくなると)Qllのエ
ミッタ電流が止まってQ、をオフにする一方、Ql3に
ベース電流が流れてこれをオンにするので、vOUTは
Hレベルとなる。
このような動作ではQ。の電流が飽和することになるの
で、出力の立ち上がり/立ち下がりの応答が遅れ、入/
出力の波形は第3図に示すような関係を示すことなる。
で、出力の立ち上がり/立ち下がりの応答が遅れ、入/
出力の波形は第3図に示すような関係を示すことなる。
即ち、破線で示された入力信号に対し、実戦で示される
ような崩れた波形の信号が出力されるのである。
ような崩れた波形の信号が出力されるのである。
ディジタル集積回路では、Qtg、 Ql3のコレク
タ電流をショットキバリヤダイオード(以下、SBDと
略記)でクランプしてトランジスタの動作を非飽和形と
することにより、この問題を解決している。然し乍ら、
アナログ回路では、トランジスタの動作電圧が高いため
耐圧の低いSBDが使えないという事情や、マスタース
ライスのように、シリコン単結晶に施す処理が終了して
いるものでは、特性管理の観点から、SBDを追加する
ことが困難であるという事情があるため、クランプ回路
を設けることは通常行われない。
タ電流をショットキバリヤダイオード(以下、SBDと
略記)でクランプしてトランジスタの動作を非飽和形と
することにより、この問題を解決している。然し乍ら、
アナログ回路では、トランジスタの動作電圧が高いため
耐圧の低いSBDが使えないという事情や、マスタース
ライスのように、シリコン単結晶に施す処理が終了して
いるものでは、特性管理の観点から、SBDを追加する
ことが困難であるという事情があるため、クランプ回路
を設けることは通常行われない。
従ってナナログ集積回路にディジタル信号を出力する回
路を設ける場合のために、SBDクランプに代わる高速
化の手段であって設計、製作の容易なものが開発されれ
ば、斯種集積回路の設計に資するところ大である。
路を設ける場合のために、SBDクランプに代わる高速
化の手段であって設計、製作の容易なものが開発されれ
ば、斯種集積回路の設計に資するところ大である。
ロジックICにおけるトーテムポール形のTTL出力回
路には、ショットキダイオードを用いることによって高
速化が行われてきたが、アナログICに於いてはそれを
高速化することはあまり行われていない。
路には、ショットキダイオードを用いることによって高
速化が行われてきたが、アナログICに於いてはそれを
高速化することはあまり行われていない。
上記の如くアナログICに於いては、ロジックICのよ
うに高速動作に対する要求が強くないことや、ショット
キダイオードの耐圧が低いこと等が原因でSBDクラン
プのような回路は利用し難い面がある0本発明はこの点
に鑑み、ショットキダイオードを使用しない非飽和動作
の出力回路を上記問題点は、特許請求の範囲の項に記さ
れた本発明の回路によって解決されるが、本発明を第1
図の実施例に従って要約すると、Q4のベース電流を引
っ張るQ2の動作をDI、D2からの電流によって非飽
和に保ち、Q3の動作をD3の電流によって非飽和にす
ると共に、Q2.Q3のペース回路を分離することによ
って回路定数の決定を容易としたものである。
うに高速動作に対する要求が強くないことや、ショット
キダイオードの耐圧が低いこと等が原因でSBDクラン
プのような回路は利用し難い面がある0本発明はこの点
に鑑み、ショットキダイオードを使用しない非飽和動作
の出力回路を上記問題点は、特許請求の範囲の項に記さ
れた本発明の回路によって解決されるが、本発明を第1
図の実施例に従って要約すると、Q4のベース電流を引
っ張るQ2の動作をDI、D2からの電流によって非飽
和に保ち、Q3の動作をD3の電流によって非飽和にす
ると共に、Q2.Q3のペース回路を分離することによ
って回路定数の決定を容易としたものである。
本発明の出力回路に於いては、出力段のスインチングト
ランジスタと、同負荷トランジスタを駆動するトランジ
スタが非飽和動作をするので、出力波形の崩れが防止さ
れ、更にこれ等のトランジスタのベース回路が独立して
いることから、夫々の回路定数を選定する場合に満たす
べき条件が簡単なものになっている。
ランジスタと、同負荷トランジスタを駆動するトランジ
スタが非飽和動作をするので、出力波形の崩れが防止さ
れ、更にこれ等のトランジスタのベース回路が独立して
いることから、夫々の回路定数を選定する場合に満たす
べき条件が簡単なものになっている。
第1図は本発明を示す回路図であり、該回路を構成する
素子のうち、ダイオードはトランジスタのコレクタとベ
ースを短絡してダイオード接続としたものである。該回
路は以下の如く作動する。
素子のうち、ダイオードはトランジスタのコレクタとベ
ースを短絡してダイオード接続としたものである。該回
路は以下の如く作動する。
■、端子がHレベルになると、即ちQlにベース電流が
注入されると、節点N1の電位が上がって、Q2のベー
ス電流が流れる。即ちQ2がオンの状態になるので、Q
4のベース電流がQ2に引っ張られQ4はオフ状態にな
る。一方、Q3はN1点の電位が上がる結果、オン状態
となってV、Ll。
注入されると、節点N1の電位が上がって、Q2のベー
ス電流が流れる。即ちQ2がオンの状態になるので、Q
4のベース電流がQ2に引っ張られQ4はオフ状態にな
る。一方、Q3はN1点の電位が上がる結果、オン状態
となってV、Ll。
の電流を引っ張る、即ちV。U、がLレベルになる。
この状態に於いてQ2は、VINとN3点の間に接続さ
れたDI、D2を通じてそのコレクタに電流が供給され
る結果、非飽和の状態に維持されることになる。同様に
Q3もD3を通じてコレクタ電流が供給され、非飽和状
態になっている。VINとN3点の間に2個のダイオー
ドが接続されているのは、N3点の電位を制御するため
である。
れたDI、D2を通じてそのコレクタに電流が供給され
る結果、非飽和の状態に維持されることになる。同様に
Q3もD3を通じてコレクタ電流が供給され、非飽和状
態になっている。VINとN3点の間に2個のダイオー
ドが接続されているのは、N3点の電位を制御するため
である。
このように、出力段のスイッチングトランジスタと、負
荷トランジスタを駆動するトランジスタとが非飽和動作
を行うので、本回路の動作速度は速やかなものとなって
いる。
荷トランジスタを駆動するトランジスタとが非飽和動作
を行うので、本回路の動作速度は速やかなものとなって
いる。
次に本回路の回路定数の決定について述べる。
VINがHレベルの時のNl、N4点の電位を考えてみ
る。N2.N5点の電位は夫々Q2. Q3の■□と同
じであり、ベース電流は無視し得る程度に小であること
から、次の関係が成立する。
る。N2.N5点の電位は夫々Q2. Q3の■□と同
じであり、ベース電流は無視し得る程度に小であること
から、次の関係が成立する。
R。
VNa” ViEs (1+ ) −・−+2
1S N4点の電流については、 1++Iz+li干O であり、【3はダイオード電流であるから■、≦0であ
る。従って、 ■、≧■2−・−・・・−・−・−・−・−・・−−−
−−一・・・−・−−−−(31でなければならない。
1S N4点の電流については、 1++Iz+li干O であり、【3はダイオード電流であるから■、≦0であ
る。従って、 ■、≧■2−・−・・・−・−・−・−・−・・−−−
−−一・・・−・−−−−(31でなければならない。
一方、I += (VNI VN4)/ R3テ;j
oす、lx= V mis/ Rsであるから、これ等
とil+、(2)の関係を(3)に代入すると、 Rz Rs mtz ≧ □ R。
oす、lx= V mis/ Rsであるから、これ等
とil+、(2)の関係を(3)に代入すると、 Rz Rs mtz ≧ □ R。
V□g=Vits=Vit としてよいから、上式は
Rs Rz Rs R5−−−−・−
−−一−・・−・・−・−(4)となる。いま、Rz
” Rsに選ぶと、(4)式はR8≦R+ R4’−
’−・・−・−一−−−−−−−−−−−−・・・−・
−・−・(5)となり、R1とR4の値が決まればR3
の値を決めることが出来る。
Rs Rz Rs R5−−−−・−
−−一−・・−・・−・−(4)となる。いま、Rz
” Rsに選ぶと、(4)式はR8≦R+ R4’−
’−・・−・−一−−−−−−−−−−−−・・・−・
−・−・(5)となり、R1とR4の値が決まればR3
の値を決めることが出来る。
次に、Q4をオフ状態にする為の条件は、v outの
LレベルをVIILとすると、 VN3≦VOL+ VIIts を満たせばよい、N3の電位は VNl= VNI + VIEI + VF
DI + VFD!テアルカ、V 1(1−V
ypl = V pBz = V @1 と見做し得
るから VN)= VIE−R+ / Rz 但し、VFDII Vrntは夫# D 1 、 D
2 (7]1F方向立チ上がり電圧である。
LレベルをVIILとすると、 VN3≦VOL+ VIIts を満たせばよい、N3の電位は VNl= VNI + VIEI + VF
DI + VFD!テアルカ、V 1(1−V
ypl = V pBz = V @1 と見做し得
るから VN)= VIE−R+ / Rz 但し、VFDII Vrntは夫# D 1 、 D
2 (7]1F方向立チ上がり電圧である。
従って、
v、、a VN3 VIE4
= VIE ・R+ / Rz Vgt<” Vll
!(R+ / Rz 1 )となるが、■。LζOで
あることから、R+/Rz≦1 −・・・−・−・−m
−−−・−−−−−一−−−−−−−・−(61がQ4
をオフ状態にさせる条件である。
!(R+ / Rz 1 )となるが、■。LζOで
あることから、R+/Rz≦1 −・・・−・−・−m
−−−・−−−−−一−−−−−−−・−(61がQ4
をオフ状態にさせる条件である。
以上考察したように本発明の回路は、f51. +61
式及びRz =Rsを満足させるという、極めて軽い制
約を受けるだけでR1−R5の値を選定することが出来
る。なお、R6はQ4にベース電流を供給するためのも
のであり、Q4を自己バイアス出来る値に選べばよく、
R7は外部負荷に流す電流を制限するためのものである
から、その目的に合致した値とすればよい。これ等の抵
抗値の選定は従来技術に属するものである。
式及びRz =Rsを満足させるという、極めて軽い制
約を受けるだけでR1−R5の値を選定することが出来
る。なお、R6はQ4にベース電流を供給するためのも
のであり、Q4を自己バイアス出来る値に選べばよく、
R7は外部負荷に流す電流を制限するためのものである
から、その目的に合致した値とすればよい。これ等の抵
抗値の選定は従来技術に属するものである。
第1図の回路の抵抗値の具体例を次表に示す。
表
〔注)R7は負荷により異なる。
本発明の出力回路は主要なトランジスタが非飽和動作を
するので、高速スイッチングが行われ、出力波形の崩れ
がない。また、回路定数を決定する際の制約が少ないの
で、設計が容易である。
するので、高速スイッチングが行われ、出力波形の崩れ
がない。また、回路定数を決定する際の制約が少ないの
で、設計が容易である。
第1図は本発明の出力回路、
第2図は公知の出力回路、
第3図は公知回路の出力波形を示す図であって、図に於
いて DI−D3はダイオード Q1〜Q 4 、 Q21− Q23はトランジスタR
1−R7,R21,R22は抵抗である。 第 A 口
いて DI−D3はダイオード Q1〜Q 4 、 Q21− Q23はトランジスタR
1−R7,R21,R22は抵抗である。 第 A 口
Claims (1)
- ベースが電流入力端子に接続されている第1のトランジ
スタのエミッタが接続される第1の節点は、直列に接続
された第1及び第2の抵抗を介して第1の電源に接続さ
れ、第1の抵抗と第2の抵抗が接続される第2の節点に
は第2のトランジスタのベースが接続され、第2のトラ
ンジスタのコレクタが接続される第3の節点と前記入力
端子の間には直列に接続された第1、第2のダイオード
が接続され、第1の節点と第1の電源の間には直列に接
続された第3、第4及び第5の抵抗が接続され、第3の
抵抗と第4の抵抗が接続される第4の節点には第3のダ
イオードのアノードが接続され、第4の抵抗と第5の抵
抗が接続される第5の節点には第3のトランジスタのベ
ースが接続され、第3のダイオードのカソードは第3の
トランジスタのコレクタに接続され、第4のトランジス
タのベースは第3の節点に接続されると共に第4のトラ
ンジスタのエミッタは第3のトランジスタのコレクタに
接続されていることを特徴とする出力回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59269211A JPS61146013A (ja) | 1984-12-20 | 1984-12-20 | 出力回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59269211A JPS61146013A (ja) | 1984-12-20 | 1984-12-20 | 出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61146013A true JPS61146013A (ja) | 1986-07-03 |
JPH0584688B2 JPH0584688B2 (ja) | 1993-12-02 |
Family
ID=17469216
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59269211A Granted JPS61146013A (ja) | 1984-12-20 | 1984-12-20 | 出力回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61146013A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005193347A (ja) | 2004-01-09 | 2005-07-21 | Seiko Epson Corp | 水平多関節型ロボット |
-
1984
- 1984-12-20 JP JP59269211A patent/JPS61146013A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0584688B2 (ja) | 1993-12-02 |
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