JPS58685B2 - Ａｇｃ カイロ - Google Patents
Ａｇｃ カイロInfo
- Publication number
- JPS58685B2 JPS58685B2 JP50026037A JP2603775A JPS58685B2 JP S58685 B2 JPS58685 B2 JP S58685B2 JP 50026037 A JP50026037 A JP 50026037A JP 2603775 A JP2603775 A JP 2603775A JP S58685 B2 JPS58685 B2 JP S58685B2
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- JP
- Japan
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- transistor
- collector
- base
- emitter
- agc
- Prior art date
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- Expired
Links
- 230000007423 decrease Effects 0.000 description 9
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3005—Automatic control in amplifiers having semiconductor devices in amplifiers suitable for low-frequencies, e.g. audio amplifiers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
本発明はＡＧＣ回路に関するものである。
従来集積回路に適したオートマチックゲインコントロー
ル回路（Ｏｕｔｏｍａｔｉｃ ｇａｉｎ ｃｏｎｔｒｏ
１回路略してＡＧＣ回路）が要望されていた。
ル回路（Ｏｕｔｏｍａｔｉｃ ｇａｉｎ ｃｏｎｔｒｏ
１回路略してＡＧＣ回路）が要望されていた。
本発明は集積回路に適した新規なＡＧＣ回路である。
トランジスタ回路の利得を制御する方法としてエミッタ
電流ＩＥを変化して相互コンダクタンスを変化する方法
、トランジスタ回路に負帰還をかける方法、コレクタエ
ミッタ電圧ＶＣＥを制御する方法等がある。
電流ＩＥを変化して相互コンダクタンスを変化する方法
、トランジスタ回路に負帰還をかける方法、コレクタエ
ミッタ電圧ＶＣＥを制御する方法等がある。
従って本発明の目的は、上述の方法を使用して集積回路
に適し、かつ入力に対し広範囲にわたって効率の良い利
得制御が可能な新規なＡＧＣ回路を得ることである。
に適し、かつ入力に対し広範囲にわたって効率の良い利
得制御が可能な新規なＡＧＣ回路を得ることである。
以下本発明の一実施例を第１図を参照して説明する。
第１図において、トランジスタＱ１のベースに入力電圧
Ｖｉが印加される。
Ｖｉが印加される。
Ｑ１のコレクタとＶＣＣ電源との間に負荷抵抗Ｒ１が接
続され、Ｑ１のコレクタに出力電圧Ｖｏｕｔが現われる
。
続され、Ｑ１のコレクタに出力電圧Ｖｏｕｔが現われる
。
次に、Ｑ１のエミッタにはトランジスタｑ２のコレクタ
が接続され、Ｑ２のエミッタは接地されＱ２のベースに
はＡＧＣ電圧が印加される。
が接続され、Ｑ２のエミッタは接地されＱ２のベースに
はＡＧＣ電圧が印加される。
またトランジスタＱ３のベースはＱ２のベースに接続さ
れ、Ｑ３のエミッタは接地されＱ３はコレクタにはトラ
ンジスタＱ４のエミッタが接続される。
れ、Ｑ３のエミッタは接地されＱ３はコレクタにはトラ
ンジスタＱ４のエミッタが接続される。
このようにＱ２とＱ３は対を成している。
Ｑ４のベースは抵抗Ｒ４を介しでＱ４のコレクタに接続
され、Ｑ４のコレクタは抵抗Ｒ２を介してＱ１のベース
に接続され、更にＱ４のコレクタは抵抗Ｒ３を介してＶ
Ｂ端子に接続される。
され、Ｑ４のコレクタは抵抗Ｒ２を介してＱ１のベース
に接続され、更にＱ４のコレクタは抵抗Ｒ３を介してＶ
Ｂ端子に接続される。
ここで、ＡＧＣ電圧は入力Ｖｉが小さいときにはＱ２、
Ｑ３を充分飽和させる電圧に設定する。
Ｑ３を充分飽和させる電圧に設定する。
従つてこのときのＱ３のコレクタ電圧は約Ｏ〔Ｖ〕にな
るから、Ｑ４に流れる電流はベース電流を無視すると となる。
るから、Ｑ４に流れる電流はベース電流を無視すると となる。
またＱ１のベースにはＲ２を通じてＱ４のベースと同電
位になっているし、エミッタはＱ２が飽和しているので
、Ｑ４のエミッタと同様にＯ〔Ｖ〕になっている。
位になっているし、エミッタはＱ２が飽和しているので
、Ｑ４のエミッタと同様にＯ〔Ｖ〕になっている。
従ってＱ１、Ｑ４のベース・エミッタ間電圧は等しくな
るのでＱ１に流れる電流はＱ４とのエミッタ面積の比に
よって決まるので、ここでＱ１、Ｑ４のエミッタ面積を
等しいとすると、Ｑ１に流れる電流は となる。
るのでＱ１に流れる電流はＱ４とのエミッタ面積の比に
よって決まるので、ここでＱ１、Ｑ４のエミッタ面積を
等しいとすると、Ｑ１に流れる電流は となる。
ＶＢＥＱ４は約０．７〔Ｖ〕なのでＩＥＱ４はＶＢとＲ
３によって決まり、ＩＥＱ４は第３図のＩＥ−ｇｍ特性
曲線のＥ点より左、例えばＦ点に設定しておく、入力Ｖ
ｉが大きくなるに従いＡＧＣ電圧を下げてＱ２Ｑ３を飽
和から脱出させる。
３によって決まり、ＩＥＱ４は第３図のＩＥ−ｇｍ特性
曲線のＥ点より左、例えばＦ点に設定しておく、入力Ｖ
ｉが大きくなるに従いＡＧＣ電圧を下げてＱ２Ｑ３を飽
和から脱出させる。
それにともないＱ１Ｑ４のエミッタ電流はＱ２Ｑ３に流
れるエミッタ電流に支配されるようになり、Ｑ２Ｑ３の
エミッタ電流と同様に減少する。
れるエミッタ電流に支配されるようになり、Ｑ２Ｑ３の
エミッタ電流と同様に減少する。
したがって第２図のＩＥ−ｇｍ特性曲線でＦ点よりＩＥ
が減少するのでＱ１のｇｍは下がる。
が減少するのでＱ１のｇｍは下がる。
またＱ２Ｑ３が飽和から脱は出すことにより、Ｑ１のエ
ミッタにはＱ２のコレクタ抵抗が増すことになり、この
抵抗をＲＥとすると、Ｑ１によるゲイン（ｇａｉｎ）Ａ
ＶはＱ１のエミッタ抵抗を となる。
ミッタにはＱ２のコレクタ抵抗が増すことになり、この
抵抗をＲＥとすると、Ｑ１によるゲイン（ｇａｉｎ）Ａ
ＶはＱ１のエミッタ抵抗を となる。
したがってＡＧＣ電圧を下げるとｇｍが下がり、従って
ｒｅが大きくなり、又、ＲＥが大きくなっていくのでゲ
インもそれらに従がって低くなり、ＡＧＣがかかること
になる。
ｒｅが大きくなり、又、ＲＥが大きくなっていくのでゲ
インもそれらに従がって低くなり、ＡＧＣがかかること
になる。
次に第２図は第１図の変形例である。
第２図において第１図と同一部分は第１図と同一番号で
示す。
示す。
第２図ではＡＧＣ電圧はＱ５のベースに加えられ、Ｑ５
のエミッタは負荷抵抗Ｒ１を介してＱ１のコレクタ接続
され、Ｑ５のコレクタはＶＣＣ端子に接続される。
のエミッタは負荷抵抗Ｒ１を介してＱ１のコレクタ接続
され、Ｑ５のコレクタはＶＣＣ端子に接続される。
次にトランジスタＱ６のベースはＱ５のベースに接続さ
れ、Ｑ５のコレクタは抵抗Ｒ５を介してＶＣＣ端子に接
続され、Ｑ６のエミッタはＱ２及びＱ３のベースに接続
される。
れ、Ｑ５のコレクタは抵抗Ｒ５を介してＶＣＣ端子に接
続され、Ｑ６のエミッタはＱ２及びＱ３のベースに接続
される。
ここで入力Ｖｉが小さい時は、ＡＧＣ電圧はＱ６、Ｑ２
、Ｑ３を充分飽和させる電圧にしておく。
、Ｑ３を充分飽和させる電圧にしておく。
このときＱ６に過大電流が流れないようにＱ８のコレク
タに保護抵抗Ｒ５を入れる。
タに保護抵抗Ｒ５を入れる。
またこのときのＱ１のエミッタに流れる電流は第１図で
説明した方法と同様に第３図の■Ｅ＝ｇｍ曲線のＥ点よ
りも左で、かつＱ１が飽和しない値に設定しておく。
説明した方法と同様に第３図の■Ｅ＝ｇｍ曲線のＥ点よ
りも左で、かつＱ１が飽和しない値に設定しておく。
入力Ｖｉが大きくなるにしたがいＡＧＣ電圧を下げてＱ
２、Ｑ３を飽和から脱は出させて第１図と同様にＲＥの
増大、ｇｍの減少によりＡＧＣ動作をする。
２、Ｑ３を飽和から脱は出させて第１図と同様にＲＥの
増大、ｇｍの減少によりＡＧＣ動作をする。
同時にＡＧＣ電圧が下がるとＱ５のエミッタ電圧が下が
り、したがってＱ１のコレクタ電圧も下がり、Ｑ１が飽
和状態に入ってくるので、Ｑ１のゲインが低くなる。
り、したがってＱ１のコレクタ電圧も下がり、Ｑ１が飽
和状態に入ってくるので、Ｑ１のゲインが低くなる。
従って３つの効果が作用するので強力にＡＧＣがかかる
。
。
なお、第１図、第２図の回路において、Ｒ４を省略して
Ｑ４をダイオードにしてもよいし、またＱ２．Ｑ３のコ
レクタまたはエミッタに抵抗を挿入しても、この回路の
特長は失われない。
Ｑ４をダイオードにしてもよいし、またＱ２．Ｑ３のコ
レクタまたはエミッタに抵抗を挿入しても、この回路の
特長は失われない。
また第２図においてＱ６のエミッタに抵抗を挿入しても
よい。
よい。
以上記載したように、本発明によれば、集積回路に適し
たＡＧＣ回路において、入力に応じてＡＧＣ電圧により
ｇｍ、ＲＥ、ＶＣＥの制御を行い、広範囲にわたってき
わめて効果的にＡＧＣ動作を行うことができる。
たＡＧＣ回路において、入力に応じてＡＧＣ電圧により
ｇｍ、ＲＥ、ＶＣＥの制御を行い、広範囲にわたってき
わめて効果的にＡＧＣ動作を行うことができる。
第１図は本発明の一実施例の回路図、第２図は第１図の
変形例の回路図、第３図はトランジスタのＩＥ−ｇｍ特
性曲線図である。 Ｑ１〜Ｑ６・・・・・・トランジスタ、Ｒ１−Ｒ６・・
・・・・抵抗、Ｖｉ・・・・・・入力電圧、ＡＧＣ・・
・・・・ＡＧＣ電圧、Ｖｏｕｔ・・・・・・出力電圧、
ＶＣＣ・・・・・・ＶＣＣ電圧、ＶＢ・・・・・・ＶＢ
電圧。
変形例の回路図、第３図はトランジスタのＩＥ−ｇｍ特
性曲線図である。 Ｑ１〜Ｑ６・・・・・・トランジスタ、Ｒ１−Ｒ６・・
・・・・抵抗、Ｖｉ・・・・・・入力電圧、ＡＧＣ・・
・・・・ＡＧＣ電圧、Ｖｏｕｔ・・・・・・出力電圧、
ＶＣＣ・・・・・・ＶＣＣ電圧、ＶＢ・・・・・・ＶＢ
電圧。
Claims (1)
- 【特許請求の範囲】 １ ベースに入力が加えられ、コレクタが出力端となる
第１のトランジスタと、第１のトランジスタのエミッタ
回路にコレクタ・エミッタが接続され、ベースにＡＧＣ
電圧が加えられる第２のトランジスタと、第２のトラン
ジスタのベースにベースが接続され、第２のトランジス
タと対を成す第３のトランジスタと、第３のトランジス
タのコレクタ回路にコレクタ・エミッタが接続され、ベ
ースはコレクタに接続された第４のトランジスタと第４
のトランジスタのコレクタとＶＢ電源との間に接続され
た第１の抵抗と、前記第１のトランジスタのベースと第
４のトランジスタのコレクタとの間に接続された第２の
抵抗とを具備することを特徴とするＡＧＣ回路。 ２ 第１の特許請求の範囲において、前記第１のトラン
ジスタのコレクタに一端が接続された負荷抵抗の他端に
エミッタが接続され、ベースにＡＧＣ電圧が印加され、
コレクタにＶＣＣ電圧が印加された第５のトランジスタ
と、第５のトランジスタのベースにベースが接続され、
コレクタが第３の抵抗を介してＶＣＣ電源に接続され、
エミッタが前記第２及び第３のトランジスタのベースに
接続された第６のトランジスタとを具備することを特徴
とするＡＧＣ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50026037A JPS58685B2 (ja) | 1975-03-05 | 1975-03-05 | Ａｇｃ カイロ |
| US05/663,155 US4032799A (en) | 1975-03-05 | 1976-03-02 | Automatic gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50026037A JPS58685B2 (ja) | 1975-03-05 | 1975-03-05 | Ａｇｃ カイロ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51101448A JPS51101448A (en) | 1976-09-07 |
| JPS58685B2 true JPS58685B2 (ja) | 1983-01-07 |
Family
ID=12182492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50026037A Expired JPS58685B2 (ja) | 1975-03-05 | 1975-03-05 | Ａｇｃ カイロ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4032799A (ja) |
| JP (1) | JPS58685B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258675A (ja) * | 1985-05-10 | 1986-11-17 | Matsushita Electric Ind Co Ltd | 電源整流回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729368Y2 (ja) * | 1977-02-10 | 1982-06-28 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52661B2 (ja) * | 1972-01-11 | 1977-01-10 | ||
| US3840756A (en) * | 1973-02-05 | 1974-10-08 | Honeywell Inf Systems | Gain control circuit using sample and hold feedback |
| JPS5329082Y2 (ja) * | 1973-08-08 | 1978-07-21 |
-
1975
- 1975-03-05 JP JP50026037A patent/JPS58685B2/ja not_active Expired
-
1976
- 1976-03-02 US US05/663,155 patent/US4032799A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61258675A (ja) * | 1985-05-10 | 1986-11-17 | Matsushita Electric Ind Co Ltd | 電源整流回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4032799A (en) | 1977-06-28 |
| JPS51101448A (en) | 1976-09-07 |
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