JPS5854662A - 電圧クランプ機能付電流検出回路を備えた集積回路 - Google Patents
電圧クランプ機能付電流検出回路を備えた集積回路Info
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- JPS5854662A JPS5854662A JP56152871A JP15287181A JPS5854662A JP S5854662 A JPS5854662 A JP S5854662A JP 56152871 A JP56152871 A JP 56152871A JP 15287181 A JP15287181 A JP 15287181A JP S5854662 A JPS5854662 A JP S5854662A
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- H—ELECTRICITY
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電圧フラング機能付電流検出回路を備え良集積
回路に係９、よ〕詳しくは、端子数の限られた集積回路
において、簡単な回路構成によって１端子に異なった機
能を持たせた集積回路に胸する。
回路に係９、よ〕詳しくは、端子数の限られた集積回路
において、簡単な回路構成によって１端子に異なった機
能を持たせた集積回路に胸する。
集積囲路の集積度の向上に伴なって、ｌチッグ当シの入
出力端子数が増大する傾向にあるが、実装上の見地から
は端子数社できる限〕少ない方が望箇しい。このため、
集積回路の１端子に複数の機能を持たせることが要求さ
れる。
出力端子数が増大する傾向にあるが、実装上の見地から
は端子数社できる限〕少ない方が望箇しい。このため、
集積回路の１端子に複数の機能を持たせることが要求さ
れる。
本発明の目的は、比較的簡単な回路構成によって、集積
回路の１端子に入力電流検出機能と入力電圧クランプ機
能を持たせることＫある。尚かがる入力電圧クランプ機
能社、特に本囲路に接続される外部回路に本回路との接
続の有無を伝えるためのものである。
回路の１端子に入力電流検出機能と入力電圧クランプ機
能を持たせることＫある。尚かがる入力電圧クランプ機
能社、特に本囲路に接続される外部回路に本回路との接
続の有無を伝えるためのものである。
以下、本発明の実施例を図面に基づいて説明する。第１
図は本発明による電圧フラング機能付電流検出回路の１
実施例を示す回路図である。第１図において、本実施例
による回路線、入力端子ＩＮに接続された電圧フラング
回路ｌと、電流検出囲路２を備えている。電圧フラング
回路ｌは、入力電圧を一定電圧にクラン／するためのも
のであってペースが入力端子ＩＮに接続されコレクタが
接地されたＰｎＰ）ランシスタＱｓ と、第１のｎｐ鳳
トツンジスタＱｓと％ ＰＩＩＰ）ランシスタＱ１の
工建ツタとｎｐｎ）ランシスタＱｓのペースの間に接続
された基準電圧源ＶＲと、コレクタが入力端子ｌＮＫ１
１続さ、れエイツタが接地された第２のｎｐｎ）ランシ
スタＱ４と、アノードが第１Ｏｎｐｎ）ランシスタのエ
イツタＫｉ［Ｉ続されカンードが接地されたダイオード
Ｑ１とを備えてｉＪ＋、ｎｐｎ）ランシスタＱｓのコレ
クタは電源Ｖｃｃに接続されている。基準電圧源ＶＲの
正極端子ｎＦｉｎ ｐ ｎ ）ランシスタＱ１のペース
に、負極端子Ａａｐｎｐ）ランシスタＱ１のニオツタに
接続されている。
図は本発明による電圧フラング機能付電流検出回路の１
実施例を示す回路図である。第１図において、本実施例
による回路線、入力端子ＩＮに接続された電圧フラング
回路ｌと、電流検出囲路２を備えている。電圧フラング
回路ｌは、入力電圧を一定電圧にクラン／するためのも
のであってペースが入力端子ＩＮに接続されコレクタが
接地されたＰｎＰ）ランシスタＱｓ と、第１のｎｐ鳳
トツンジスタＱｓと％ ＰＩＩＰ）ランシスタＱ１の
工建ツタとｎｐｎ）ランシスタＱｓのペースの間に接続
された基準電圧源ＶＲと、コレクタが入力端子ｌＮＫ１
１続さ、れエイツタが接地された第２のｎｐｎ）ランシ
スタＱ４と、アノードが第１Ｏｎｐｎ）ランシスタのエ
イツタＫｉ［Ｉ続されカンードが接地されたダイオード
Ｑ１とを備えてｉＪ＋、ｎｐｎ）ランシスタＱｓのコレ
クタは電源Ｖｃｃに接続されている。基準電圧源ＶＲの
正極端子ｎＦｉｎ ｐ ｎ ）ランシスタＱ１のペース
に、負極端子Ａａｐｎｐ）ランシスタＱ１のニオツタに
接続されている。
電流検出回路２はｎｐｎ ）フンジスタ偽のエイツタ電
流ｂｏ値を基準値工・と比較するためのもので、ペース
がｎｐｎ）ランゾスタ曝のエイツタに接続畜れエミッタ
が接地されたｎｐｎ）ランシスターと、電源線ｖｃｃと
トランジスターのコレクタとの間に接続された定電流源
Ｃ８Ｉと奢備えている。トランジスタＱ・のコレクタは
出力トランシスターマのペースに接続さｔ’しておＦ）
、Ｑｔのコレクタは負荷抵抗ＲＩ、ｉ介して電源線Ｖｃ
ｃに接続されておシ、Ｑｖのエミッタは接地されている
。出力端子ＯＵＴはトランジスタＱ１のコレクタに接続
されている。
流ｂｏ値を基準値工・と比較するためのもので、ペース
がｎｐｎ）ランゾスタ曝のエイツタに接続畜れエミッタ
が接地されたｎｐｎ）ランシスターと、電源線ｖｃｃと
トランジスターのコレクタとの間に接続された定電流源
Ｃ８Ｉと奢備えている。トランジスタＱ・のコレクタは
出力トランシスターマのペースに接続さｔ’しておＦ）
、Ｑｔのコレクタは負荷抵抗ＲＩ、ｉ介して電源線Ｖｃ
ｃに接続されておシ、Ｑｖのエミッタは接地されている
。出力端子ＯＵＴはトランジスタＱ１のコレクタに接続
されている。
ダイオードＱｈはｎｐｎ ）ランシスタのペース−コレ
クタ間を短絡し、ペースをアノード、エミッタ七カソー
ドとして用いることによ〕実現される。
クタ間を短絡し、ペースをアノード、エミッタ七カソー
ドとして用いることによ〕実現される。
Ｍｚ図（耐は第１図の回路の入力電流・入力電圧特性を
示す波形図、１ｌｃｚ図（−はＪＩＩｌｌｔｏ回路の入
力電流・出力電圧特性を示す波形図である。菖２図（Ｉ
Ｌ） 、 （ｂ）Ｋ基づいて第１図の回路の動作を次に
説明する。入力端子ＩＮに印加される電圧ｔ−ｖＩ。
示す波形図、１ｌｃｚ図（−はＪＩＩｌｌｔｏ回路の入
力電流・出力電圧特性を示す波形図である。菖２図（Ｉ
Ｌ） 、 （ｂ）Ｋ基づいて第１図の回路の動作を次に
説明する。入力端子ＩＮに印加される電圧ｔ−ｖＩ。
基準電圧源ＶＲの端子Ａ、Ｂ間の電圧を基準電圧源と同
符号のＶＲ，）ランシスタ（ｈ、Ｑｓおよびダイオード
Ｑｌのペース・エイツタ間寞圧をそれぞｔＬＶ １１１
１（Ｑｌ ） ｅ Ｖ Ｂｌ（Ｑｓ ）およびＶＢＩ籍
】とすると、入力電流Ｉ工が所定値Ｉｘ以上で杜、トラ
ンジスタＱ３のペースにおけるノードＮにおいて１、次
の式（１）が成立する。
符号のＶＲ，）ランシスタ（ｈ、Ｑｓおよびダイオード
Ｑｌのペース・エイツタ間寞圧をそれぞｔＬＶ １１１
１（Ｑｌ ） ｅ Ｖ Ｂｌ（Ｑｓ ）およびＶＢＩ籍
】とすると、入力電流Ｉ工が所定値Ｉｘ以上で杜、トラ
ンジスタＱ３のペースにおけるノードＮにおいて１、次
の式（１）が成立する。
ＶＩ＋ＶＢｌ（Ｑｔ） ＋ＶＲｘＶＢｉ（Ｑｓ）十■Ｘ
（Ｑｌ ）−・−−−−・（１）トランジスタのベー
ス拳エイツタ関電圧ｖＢ１は室温で約α７ｖでめるので
、各トランジスタによる差を無視すると、 ＶＢＩ（Ｑｓ）ｘＶＢｌ （Ｑｓ）＝ＶＢ１ ％）−Ｖ
Ｄとすることができる。従りて入力電圧ＶＸはｖＩ＝Ｖ
Ｄ−Ｖｘｔ −−−−Ｌりと表
わされる＊ＶｐｓＶｌｔ、共に一定値なのて入力電圧ｖ
Ｉは纂２図葎）に示されるように、入力電流が所定値ｌ
ｘ以上の場合に、入力電圧ＶＸは一定値ｖｃにフラング
される。換言すれば、トランジスタＱ１ 、Ｑｓおよび
Ｑ４で負帰還回路が構成されているので、トランジスタ
Ｑ１のペース電位すなわち入力電圧が上昇しようとする
とトランジスタＱ４のコレクタ電流によって入力電圧の
上昇は抑制され、入力電圧が下降しようとするとトラン
ジスタＱ４のコレクタ電流が減少して入力電圧は上昇す
る。ただし、入力電流が所定値Ｉｘ以下であるとトラン
ジスタＱ４のコレクタ電流が少なすぎて負帰還か勤らか
ないため、入力電圧■工は入力電流Ｉ工の大きさに依存
して変化する。
（Ｑｌ ）−・−−−−・（１）トランジスタのベー
ス拳エイツタ関電圧ｖＢ１は室温で約α７ｖでめるので
、各トランジスタによる差を無視すると、 ＶＢＩ（Ｑｓ）ｘＶＢｌ （Ｑｓ）＝ＶＢ１ ％）−Ｖ
Ｄとすることができる。従りて入力電圧ＶＸはｖＩ＝Ｖ
Ｄ−Ｖｘｔ −−−−Ｌりと表
わされる＊ＶｐｓＶｌｔ、共に一定値なのて入力電圧ｖ
Ｉは纂２図葎）に示されるように、入力電流が所定値ｌ
ｘ以上の場合に、入力電圧ＶＸは一定値ｖｃにフラング
される。換言すれば、トランジスタＱ１ 、Ｑｓおよび
Ｑ４で負帰還回路が構成されているので、トランジスタ
Ｑ１のペース電位すなわち入力電圧が上昇しようとする
とトランジスタＱ４のコレクタ電流によって入力電圧の
上昇は抑制され、入力電圧が下降しようとするとトラン
ジスタＱ４のコレクタ電流が減少して入力電圧は上昇す
る。ただし、入力電流が所定値Ｉｘ以下であるとトラン
ジスタＱ４のコレクタ電流が少なすぎて負帰還か勤らか
ないため、入力電圧■工は入力電流Ｉ工の大きさに依存
して変化する。
次に、第１図およびｗ！Ｊ２図（ｂ）に基づいて、電流
検出ＩｆＭ能を説明するゎ トランジスタＱ４のベース
書工ｔツタ間電圧とダイオ−ＰＱＩのペース・エミッタ
間電圧は等しいので、Ｑ４ ＊ Ｑｍのペース・ニオ
ツタ間に＃ｉ等しい電流が流れる。トランジスタＱ１お
よびＱ４のペース電流を無視すると、トランジスタＱ４
のペース嗜エミクタ間を流れる電流は入力電流ｉＩに実
質的に等しい、ｔた、トランジスタＱ４およびＱ６のベ
ース電ａｔ−無視すると、ダイオードＱ、のペース・エ
ミッタ間を流れる電ｍはトランジスタＱｓのエイツタ電
流Ｉｓに実質的に等しい、同様にして、トランジスタＱ
・のペース・エミッタ間電圧はダイオードＱｉのペース
・エミッタ間電圧と等しいので、Ｑ＠のペース電流を無
視すると、トランジスタＱ＠のコレクタ電流ｌ・とトラ
ンジスタＱｓの工ｔｙタ電流１、は、定電流源Ｃ８ｔの
電流値Ｉ・よル小である限ル実質的に等しい、従って、
入力電流エエがｌ・よ〕小である限ル、次の式（２）が
成立する。
検出ＩｆＭ能を説明するゎ トランジスタＱ４のベース
書工ｔツタ間電圧とダイオ−ＰＱＩのペース・エミッタ
間電圧は等しいので、Ｑ４ ＊ Ｑｍのペース・ニオ
ツタ間に＃ｉ等しい電流が流れる。トランジスタＱ１お
よびＱ４のペース電流を無視すると、トランジスタＱ４
のペース嗜エミクタ間を流れる電流は入力電流ｉＩに実
質的に等しい、ｔた、トランジスタＱ４およびＱ６のベ
ース電ａｔ−無視すると、ダイオードＱ、のペース・エ
ミッタ間を流れる電ｍはトランジスタＱｓのエイツタ電
流Ｉｓに実質的に等しい、同様にして、トランジスタＱ
・のペース・エミッタ間電圧はダイオードＱｉのペース
・エミッタ間電圧と等しいので、Ｑ＠のペース電流を無
視すると、トランジスタＱ＠のコレクタ電流ｌ・とトラ
ンジスタＱｓの工ｔｙタ電流１、は、定電流源Ｃ８ｔの
電流値Ｉ・よル小である限ル実質的に等しい、従って、
入力電流エエがｌ・よ〕小である限ル、次の式（２）が
成立する。
ＩＩ諺！魯−１＠−−−−−−−（ｚ）第２図（ｂ）に
示されるように、エエ〈工・であれば、定電流源Ｃ８１
から出力トランジスタＱ１のペースに電流が供給される
ため、出力トランジスタＱ１はオンであシ、出力端子Ｏ
ＵＴは低電位である。
示されるように、エエ〈工・であれば、定電流源Ｃ８１
から出力トランジスタＱ１のペースに電流が供給される
ため、出力トランジスタＱ１はオンであシ、出力端子Ｏ
ＵＴは低電位である。
ＩＩ≧Ｉ＠になると、出力トランジスタＱマのペースに
電流が供給されないため、出力トランジスタＱν紘オフ
となシ、出力端子０ＵＴａ高電位となゐ。
電流が供給されないため、出力トランジスタＱν紘オフ
となシ、出力端子０ＵＴａ高電位となゐ。
第３図（ａ） 、 （ｂ）ａ第１図の回路における定電
圧源ＶＲの２つの例を示す回路図である。第３図（ａ）
の定電圧源ＶＲは、定電流■１を供給する定電流源Ｃ８
ｍと、これに直列に接続されたダイオードＱｓと、直列
接続された抵抗Ｒ１およびＲ１とから構成されている。
圧源ＶＲの２つの例を示す回路図である。第３図（ａ）
の定電圧源ＶＲは、定電流■１を供給する定電流源Ｃ８
ｍと、これに直列に接続されたダイオードＱｓと、直列
接続された抵抗Ｒ１およびＲ１とから構成されている。
ダイオードＱ怠の７ノードは定電流源Ｃ８ｍに接続され
ておシ、カソードは負極端子ＡＫ＠続されている。直列
接続された抵抗Ｒ１およびＲ３はダイオードＱｓに並列
に接続されておシ、抵抗Ｒ１とＲ１の接続点が正極端子
Ｂに接続されている。ダイオードＱｓはやはＪｌｎｐｎ
）ランジスタＱ、のコレクタ・ペース間を短絡すること
により実現される。ダイオードＱｓｏ１１方向電圧降下
ｔＶＤとすると、端子Ａ、Ｂ間の電圧ＶＲ＃ｉＲｍＶＤ
／（Ｒｔ＋Ｒｓ）とな）、式（２）よ〕入力クランプ電
圧ＶｃＦｉＲ１ｖＤ／（Ｒｔ＋Ｒｓ）となる。
ておシ、カソードは負極端子ＡＫ＠続されている。直列
接続された抵抗Ｒ１およびＲ３はダイオードＱｓに並列
に接続されておシ、抵抗Ｒ１とＲ１の接続点が正極端子
Ｂに接続されている。ダイオードＱｓはやはＪｌｎｐｎ
）ランジスタＱ、のコレクタ・ペース間を短絡すること
により実現される。ダイオードＱｓｏ１１方向電圧降下
ｔＶＤとすると、端子Ａ、Ｂ間の電圧ＶＲ＃ｉＲｍＶＤ
／（Ｒｔ＋Ｒｓ）とな）、式（２）よ〕入力クランプ電
圧ＶｃＦｉＲ１ｖＤ／（Ｒｔ＋Ｒｓ）となる。
第３図（ｂ）の定電圧源ＶＲは、定電流源Ｃｐｇと、抵
抗Ｒとｎｐｎ）ランジスタＱｓからなっている。
抗Ｒとｎｐｎ）ランジスタＱｓからなっている。
トランジスタＱｓ Ｏ″：ルクタと定電流源０８ｓの出
力の間に抵抗Ｒが接続されている。定電流源Ｃ８ｍの出
カドトランジスタＱｓのベース紘短絡されている。トラ
ンジスタＱｍの工ζツタは負極端子ＡＫ、コレクタは正
極端子Ｂに接続されている。トランジスタＱｍのペース
・エミッタ間電圧ｔｖＤとすると、端子Ａ、Ｂ間の電圧
■Ｒ紘ｖＤ−ＲＩ・と”＆’ｉ、式（２）よ）入力クラ
ンプ電圧ＶＣはＲＩ・となる。
力の間に抵抗Ｒが接続されている。定電流源Ｃ８ｍの出
カドトランジスタＱｓのベース紘短絡されている。トラ
ンジスタＱｍの工ζツタは負極端子ＡＫ、コレクタは正
極端子Ｂに接続されている。トランジスタＱｍのペース
・エミッタ間電圧ｔｖＤとすると、端子Ａ、Ｂ間の電圧
■Ｒ紘ｖＤ−ＲＩ・と”＆’ｉ、式（２）よ）入力クラ
ンプ電圧ＶＣはＲＩ・となる。
纂４図は本発明の第２の実施例を示す回路図である。Ｗ
、４図に示されるように、この実施例において杜、ｎｐ
ｎ）ランジスタＱｓと電源１１ｖｃｃの間および定電流
源ＣＳ １と電源＠Ｍａｃの間にそれぞれ、ｐｎｐ）ラ
ンジスタＱｓおよびＱ−が設けられている。ＱＩとＱｓ
のコレクタは接続されておｌ）、Ｑａのペースとコレク
タは短絡されてお〕、Ｑ−のエンツタは電源１１Ｖｃｅ
に接続されている。ＱｓのペースとＱ書のペースは接続
されておシ、Ｑ−のエミッタは電源線Ｖａｃに接続され
てお）、Ｑ−のコレクタは定電流ｔｌｃｓ＊の入力およ
び出力トランジスタＱ１０ペースに接続すれている。定
電流源Ｃ８１の出力は接地されている。他の構成は第１
図の回路と同様であシ、同じ符号が用いられている。電
圧フランジ回路ｌの構成は第１図のそれと全く同一なの
で、入力端子ＩＮａ入力電流ＩＩがｌｘ以上である限Ｉ
Ｖｅにフラングされる。
、４図に示されるように、この実施例において杜、ｎｐ
ｎ）ランジスタＱｓと電源１１ｖｃｃの間および定電流
源ＣＳ １と電源＠Ｍａｃの間にそれぞれ、ｐｎｐ）ラ
ンジスタＱｓおよびＱ−が設けられている。ＱＩとＱｓ
のコレクタは接続されておｌ）、Ｑａのペースとコレク
タは短絡されてお〕、Ｑ−のエンツタは電源１１Ｖｃｅ
に接続されている。ＱｓのペースとＱ書のペースは接続
されておシ、Ｑ−のエミッタは電源線Ｖａｃに接続され
てお）、Ｑ−のコレクタは定電流ｔｌｃｓ＊の入力およ
び出力トランジスタＱ１０ペースに接続すれている。定
電流源Ｃ８１の出力は接地されている。他の構成は第１
図の回路と同様であシ、同じ符号が用いられている。電
圧フランジ回路ｌの構成は第１図のそれと全く同一なの
で、入力端子ＩＮａ入力電流ＩＩがｌｘ以上である限Ｉ
Ｖｅにフラングされる。
第４図の回路の電流検出機能は次の通シである。
第１図の回路について説明したのと同様に１１工” Ｉ
ｓが成立する。ｐｎｐ）ランジスタＱｓａＱ、のペー
ス電位が等しいのでｌ５＝Ｉｓが成立する。従って、工
・とｌ・とを比較することは■工と工・會比較すること
にほかなら表いｍ Ｉｓ〉Ｉ・ならばトランジスタＱ
！のペースに電流が供給されて出力端子ＯＵＴは低電位
と表る。！・≦１・ならばトランジスタＱ７はオフとな
多出力端子ＯＵＴは高電位となる。
ｓが成立する。ｐｎｐ）ランジスタＱｓａＱ、のペー
ス電位が等しいのでｌ５＝Ｉｓが成立する。従って、工
・とｌ・とを比較することは■工と工・會比較すること
にほかなら表いｍ Ｉｓ〉Ｉ・ならばトランジスタＱ
！のペースに電流が供給されて出力端子ＯＵＴは低電位
と表る。！・≦１・ならばトランジスタＱ７はオフとな
多出力端子ＯＵＴは高電位となる。
３１工５図は本発明の第３の実施例を示す回路図である
。Ｗ１５図において、トランジスタＱｓのエンツタと電
源ｆｉＩＶｃｃの間に定電流源Ｃ８ｓが接続されておシ
、電１［＊Ｖ ｅ ａと出力端子ＯＵＴの関に出力ｐｎ
ｐ）ランジスタＱ１・が設けられている。
。Ｗ１５図において、トランジスタＱｓのエンツタと電
源ｆｉＩＶｃｃの間に定電流源Ｃ８ｓが接続されておシ
、電１［＊Ｖ ｅ ａと出力端子ＯＵＴの関に出力ｐｎ
ｐ）ランジスタＱ１・が設けられている。
トランジスタＱ１・のベースとトランジスタＱｓの；レ
クタは接続されておル、トランジスタＱ−のエイツタは
電源線ＶｅｅＫ、コレタタは出力端子０ＵＴＫＩＩ続さ
れている。トランジスタＱ、のベース電流を無視すると
、トランジスタＱｓのコレクタ電流紘工電ツタ電流Ｉｓ
Ｋはぼ等しい、従って、出力ｐｎｐ）ッンジスタＱｓ・
のペーヌ電流祉ｌ５−Ｉ＠である。Ｉ・＞ Ｉ ｓの時
、すなわちｌ・＞ Ｉ ｓの時紘トランジスタＱ１・が
オンであ〕、出力端子ＯＵＴは高電位となる。■Φ≦Ｉ
ｓの時、すなわちＩ・≦１１の時は出力端子ＯＵＴは低
電位となる。第６図においても、電圧クランｆ回路ｌの
構成は第１図のそれと同一であり説明會省略する。
クタは接続されておル、トランジスタＱ−のエイツタは
電源線ＶｅｅＫ、コレタタは出力端子０ＵＴＫＩＩ続さ
れている。トランジスタＱ、のベース電流を無視すると
、トランジスタＱｓのコレクタ電流紘工電ツタ電流Ｉｓ
Ｋはぼ等しい、従って、出力ｐｎｐ）ッンジスタＱｓ・
のペーヌ電流祉ｌ５−Ｉ＠である。Ｉ・＞ Ｉ ｓの時
、すなわちｌ・＞ Ｉ ｓの時紘トランジスタＱ１・が
オンであ〕、出力端子ＯＵＴは高電位となる。■Φ≦Ｉ
ｓの時、すなわちＩ・≦１１の時は出力端子ＯＵＴは低
電位となる。第６図においても、電圧クランｆ回路ｌの
構成は第１図のそれと同一であり説明會省略する。
以上の説明から明らかなように、本発明によ〕、比較的
簡単な回路構成によって、１端子にλ力電流検出機能と
入力電圧クランプ機能を持えせることかできるので、集
積回路に極めて有効であるという効果が得られる。
簡単な回路構成によって、１端子にλ力電流検出機能と
入力電圧クランプ機能を持えせることかできるので、集
積回路に極めて有効であるという効果が得られる。
なお、本発明は前述の実施例に限定されるものではなく
、本発声の範囲内で様々の変形が考えられる。
、本発声の範囲内で様々の変形が考えられる。
第１図線本発明の１実施例を示す回路図、第２図（ａ）
、 （ｂ）はそれぞれ第１図の回路の入力電流・入力
電圧特性および入力電流・出力電圧特性を示す波形図、
第３図（ａ） 、 （ｂ）は第１図の回路における定電
圧源ＶＲの２つの例を示す回路図、第４図は本発明の第
２の実施例を示す回路図、そして第５図は本発明の第３
の実施例を示す回路図である。 １・・・電圧クランプ回路、２・・・電流検出＠路、Ｖ
Ｒ・・・基準電圧源、、Ｃａｔ・・・定電流源、Ｃ８ｍ
・・・定電流源、ＩＮ・・・入力端子、ＯＵＴ・・・出
力端子。 特許出願人 富士通株式会社 日本光学工業株式金社 特許出願式雇人 弁理士 實 木 朗 弁理士 西 舘 和 之 弁理士 内田幸男 弁理士 山 口 昭 之 第２ＷＪ （。） （ｂ） ｏ−一一 ｆ ｖ、 （ｂ）
、 （ｂ）はそれぞれ第１図の回路の入力電流・入力
電圧特性および入力電流・出力電圧特性を示す波形図、
第３図（ａ） 、 （ｂ）は第１図の回路における定電
圧源ＶＲの２つの例を示す回路図、第４図は本発明の第
２の実施例を示す回路図、そして第５図は本発明の第３
の実施例を示す回路図である。 １・・・電圧クランプ回路、２・・・電流検出＠路、Ｖ
Ｒ・・・基準電圧源、、Ｃａｔ・・・定電流源、Ｃ８ｍ
・・・定電流源、ＩＮ・・・入力端子、ＯＵＴ・・・出
力端子。 特許出願人 富士通株式会社 日本光学工業株式金社 特許出願式雇人 弁理士 實 木 朗 弁理士 西 舘 和 之 弁理士 内田幸男 弁理士 山 口 昭 之 第２ＷＪ （。） （ｂ） ｏ−一一 ｆ ｖ、 （ｂ）
Claims (1)
- 【特許請求の範囲】 Ｌ 単一の入力端子、出力端子、該入力端子に入力さｈ
る電流の値が第１の所定値以上に１つたとｔ＆諌大入力
端子電圧一定電圧にフラングするクランプ回路、および
、骸入力端子に入力される電流の値が第８の所定値以上
になったことを検出する電流検出回路を具備する電圧ク
ランプ機能付電流検出回路を備えた集積回路。 ２ ＃クツｙ！回路紘、ベースが該入力端子に接続され
；レクタが接地され九Ｐｎｐ）ランジヌタ、第１０ｕｐ
難トランジスタ、＃ＰｎＰ）ランジスタの工々ツタと＃
ｎｐｎ）フンジスタのペース０間に接続された基準電圧
源、コレクタが該入力端子に接続されエミッタが接地さ
れ九ＩＩ２のｎｐｎ）ランジスタ、及び、アノードが該
第１゜ｎｐｍ）ランジヌタのエンツタに接続されカソー
ドが接地され九ダイオードを具備することｔ＊徴とする
特許請求の範Ｓ第１項記載の集積囲路。 λ 咳電流検出回路社、該第２の所定値の電流を出力す
るｍｌの定電流源と、該第１のｎｐｍ）ランジスタの二
ンツタ電流を該定電流源からの電流と比較する比較手段
とを具備することｔ％黴とする特許請求の範囲第２項記
載の集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152871A JPS5854662A (ja) | 1981-09-29 | 1981-09-29 | 電圧クランプ機能付電流検出回路を備えた集積回路 |
| US06/425,654 US4525637A (en) | 1981-09-29 | 1982-09-28 | Integrated circuit having an input voltage-clamping function and an input current-detecting function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152871A JPS5854662A (ja) | 1981-09-29 | 1981-09-29 | 電圧クランプ機能付電流検出回路を備えた集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854662A true JPS5854662A (ja) | 1983-03-31 |
| JPH03788B2 JPH03788B2 (ja) | 1991-01-08 |
Family
ID=15549936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152871A Granted JPS5854662A (ja) | 1981-09-29 | 1981-09-29 | 電圧クランプ機能付電流検出回路を備えた集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4525637A (ja) |
| JP (1) | JPS5854662A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488324A (en) * | 1991-05-08 | 1996-01-30 | Fujitsu Limited | Detection circuit for detecting a state of a control system with improved accuracy |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055711A (en) * | 1989-02-21 | 1991-10-08 | Linear Technology Corporation | Impedance control circuit for an integrated circuit node |
| US5256919A (en) * | 1990-06-05 | 1993-10-26 | Heikka Marttila Oy | Method for preventing the oscillation of an RF power module |
| JP3348576B2 (ja) * | 1995-11-10 | 2002-11-20 | ソニー株式会社 | 温度検出装置、これを搭載した半導体素子およびこれを用いたオートフォーカスシステム |
| KR101539052B1 (ko) * | 2009-03-24 | 2015-07-29 | 페어차일드코리아반도체 주식회사 | 저전압 및 과전압 검출 회로 및 그 구동 방법 |
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| CN103215116B (zh) * | 2013-05-10 | 2015-05-13 | 福建龙岩力浩新能源有限公司 | 一种废润滑油再生工艺 |
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| CN105892540B (zh) | 2014-11-04 | 2018-11-13 | 恩智浦美国有限公司 | 电压钳位电路 |
Family Cites Families (2)
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|---|---|---|---|---|
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| US4104547A (en) * | 1977-03-21 | 1978-08-01 | National Semiconductor Corporation | Extended range current-to-time converter |
-
1981
- 1981-09-29 JP JP56152871A patent/JPS5854662A/ja active Granted
-
1982
- 1982-09-28 US US06/425,654 patent/US4525637A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5488324A (en) * | 1991-05-08 | 1996-01-30 | Fujitsu Limited | Detection circuit for detecting a state of a control system with improved accuracy |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03788B2 (ja) | 1991-01-08 |
| US4525637A (en) | 1985-06-25 |
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