JPS5851422B2 - 酸化物分離プロセス - Google Patents
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Description
【発明の詳細な説明】
埋設誘電体分離、特に埋設二酸化シリコン分離は、同じ
シリコン・チップに電気的に分離されたポケットを提供
するために、分離されたポケット内に形成されたトラン
ジスタのベース及びコレクタ接点領域を分離するために
、下のシリコン基板から導体を絶縁するために、LSI
半導体技術において知られている。
シリコン・チップに電気的に分離されたポケットを提供
するために、分離されたポケット内に形成されたトラン
ジスタのベース及びコレクタ接点領域を分離するために
、下のシリコン基板から導体を絶縁するために、LSI
半導体技術において知られている。
また、例えば米国特許第3966577号公報に示され
ているように、最初にシリコンを基板から選択的に取り
除き、それから凹所を誘電体物質で満たすことにより、
埋設誘電体分離が形成されることも、知られている。
ているように、最初にシリコンを基板から選択的に取り
除き、それから凹所を誘電体物質で満たすことにより、
埋設誘電体分離が形成されることも、知られている。
誘電体で満された凹所が占めるシリコン・チップの領域
を最小にするために、シリコン基板に凹所を形成するの
にスパッタ食刻プロセス及び反応性イオン食刻プロセス
が用いられてきた。
を最小にするために、シリコン基板に凹所を形成するの
にスパッタ食刻プロセス及び反応性イオン食刻プロセス
が用いられてきた。
反応性イオン食刻プロセスは、米国特許出願第5944
18号(1975年)明細書に示されている。
18号(1975年)明細書に示されている。
米国特許第4104086号公報を参照する。
この米国特許は、接近する垂直な壁を有する深くて狭い
凹所をうまく満たす方法を示している。
凹所をうまく満たす方法を示している。
この方法は、非常にドープされた埋設Si領域を通って
カットされたわずかにテーパのついた狭い凹所を形成し
、この凹所を熱酸化し、凹所の残りを誘電体物質の気相
付着で適当に満すことを含む。
カットされたわずかにテーパのついた狭い凹所を形成し
、この凹所を熱酸化し、凹所の残りを誘電体物質の気相
付着で適当に満すことを含む。
これはわずかにテーパした壁を形成する必要を指摘し、
凹所のテーパ角及び凹所の幅の各々に関しての満たされ
る誘電体物質の質及び平坦性について述べている。
凹所のテーパ角及び凹所の幅の各々に関しての満たされ
る誘電体物質の質及び平坦性について述べている。
この方法はまた分離ポケットのみを残し表面から全ての
所の物質を取り除く反応性イオン食刻による、ウェハ全
体を覆う充てん物質の後方食刻を含む。
所の物質を取り除く反応性イオン食刻による、ウェハ全
体を覆う充てん物質の後方食刻を含む。
米国特許第4139442号公報を参照する。
この米国特許は、シリコン中に深く埋設された酸化領域
を形成する方法を示している。
を形成する方法を示している。
一連の深い凹所は、反応性イオン食刻(RIE)法によ
りシリコン・ウェハ中に形成される。
りシリコン・ウェハ中に形成される。
最初は凹所の幅は同じである。
深さの異なる凹所を形成するために、RIEプロセスで
はブロック・オフ・マスクが選択的に用いられる。
はブロック・オフ・マスクが選択的に用いられる。
凹所の壁は熱的に酸化されて、同じ時間全ての凹所を酸
化物で完全に満たす。
化物で完全に満たす。
第2段階のある場合には、凹所の深さ及び幅は同じであ
り、間隔は均一である。
り、間隔は均一である。
この段階では、凹所の幅は凹所間の距離に等しく、これ
により、凹所間のシリコンが完全にシリコン酸化物に変
換されるのと同じ時間で、熱酸化により完全に凹所は酸
化物で満される。
により、凹所間のシリコンが完全にシリコン酸化物に変
換されるのと同じ時間で、熱酸化により完全に凹所は酸
化物で満される。
第2段階の他の場合には、凹所が凹所間の距離よりも広
く、これにより、間に入るシリコンが完全にシリコン酸
化物に変換される時間では、熱酸化によって凹所は部分
的にしか酸化物で満されない。
く、これにより、間に入るシリコンが完全にシリコン酸
化物に変換される時間では、熱酸化によって凹所は部分
的にしか酸化物で満されない。
後者の場合、凹所の充てんは、熱分解付着されるシリコ
ン酸化物のような適当な物質の付着により、完成される
。
ン酸化物のような適当な物質の付着により、完成される
。
集積回路構造体中に誘電体分離を提供する数多くの技術
、方法及び手がかりが、当分針では知られている。
、方法及び手がかりが、当分針では知られている。
これらのうちの代表的なものが、以下簡単に述べられる
。
。
米国特許第3442011号公報を参照する。
この米国特許は、絶縁部分により互いに分離された単結
晶半導体物質の変換されない゛ポケット”を残して、半
導体から絶縁体へ半導体ウェハの部分を選択的に変換す
ることを示している。
晶半導体物質の変換されない゛ポケット”を残して、半
導体から絶縁体へ半導体ウェハの部分を選択的に変換す
ることを示している。
この変換は、半導体のままにしておく半導体ウェハの部
分をマスクし、その後、例えば、絶縁性の新しい種類の
物質(酸化の場合には、この新種はシリコン酸化物であ
る)を形成するために、マスクされない部分を酸素で化
学的に反応させることにより、行なわれる。
分をマスクし、その後、例えば、絶縁性の新しい種類の
物質(酸化の場合には、この新種はシリコン酸化物であ
る)を形成するために、マスクされない部分を酸素で化
学的に反応させることにより、行なわれる。
変換されない半導体物質のポケットは、共通の基板によ
り結合されしかも絶縁部分により基板を通って電気的に
分離された、例えば、集積回路のダイオード又はトラン
ジスタの構造体を形成するために、次の拡散が行なわれ
るか又はエピタキシャル付着が行なわれる領域として働
らく。
り結合されしかも絶縁部分により基板を通って電気的に
分離された、例えば、集積回路のダイオード又はトラン
ジスタの構造体を形成するために、次の拡散が行なわれ
るか又はエピタキシャル付着が行なわれる領域として働
らく。
米国特許第3575740号公報を参照する。
この米国特許は、適当なマスクにより半導体基板に分離
チャンネルを食刻することを含む。
チャンネルを食刻することを含む。
マスク・パターンは、分離チャンネル中のある位置でよ
り深い食刻を促進するように設計されている。
り深い食刻を促進するように設計されている。
誘電体層が分離チャンネルの露出された表面上に形成さ
れ、半導体物質がチャンネル中に成長される。
れ、半導体物質がチャンネル中に成長される。
誘電体分離で満されたより深く食刻された位置は、食刻
が起こる表面とは反対の半導体基板から誘電層を形成す
る時に、深さのガイドとして用いられる。
が起こる表面とは反対の半導体基板から誘電層を形成す
る時に、深さのガイドとして用いられる。
深さのガイドは深い食刻又はラップ・バック(1ap−
back )プロセスで用いられる。
back )プロセスで用いられる。
それ力)ら最後の分離ステップが、半導体基板中に半導
体物質の完全に絶縁された島状部分を形成するために、
深さのガイドを通って分離チャンネルの主要部分まで誘
電体層を進める。
体物質の完全に絶縁された島状部分を形成するために、
深さのガイドを通って分離チャンネルの主要部分まで誘
電体層を進める。
米国特許第3648125号公報を参照する。
この米国特許は、縦に伸びるPN接合までエピタキシャ
ル層を通って伸びる、エピタキシャル・シリコン物質の
酸化された格子領域により電気的に分離されたポケット
に小分化された、シリコン基板上に形成される薄いシリ
コン・エピタキシャル層を示している。
ル層を通って伸びる、エピタキシャル・シリコン物質の
酸化された格子領域により電気的に分離されたポケット
に小分化された、シリコン基板上に形成される薄いシリ
コン・エピタキシャル層を示している。
米国特許第3698966号公報を参照する。
この米国特許では、電界効実装置が形成されることにな
るウェハの領域を画材するために、半導体ウェハの表面
上に酸化物膜及び窒化物層が選択的に形成される。
るウェハの領域を画材するために、半導体ウェハの表面
上に酸化物膜及び窒化物層が選択的に形成される。
電界効実装置が形成される縦方向に分離された半導体の
島状部分を形成するために、酸化物層がマスクされる領
域の回りに形成されて、内側の酸化物膜を窒化物層はマ
スクする。
島状部分を形成するために、酸化物層がマスクされる領
域の回りに形成されて、内側の酸化物膜を窒化物層はマ
スクする。
それから窒化物層の部分は、電界効実装置のゲート領域
を画成する酸化物膜をマスクするために用いられる。
を画成する酸化物膜をマスクするために用いられる。
窒化物層が電界効実装置の接点領域をマスクすると、導
電性の領域が拡散により島状部分内に形成される。
電性の領域が拡散により島状部分内に形成される。
接点は接点領域に形成される。米国特許第379661
3号公報を参照する。
3号公報を参照する。
この米国特許は、集積回路の1部分を形成するように特
に適用されたもので、誘電体分離されたペデスタル半導
体装置の形成を示している。
に適用されたもので、誘電体分離されたペデスタル半導
体装置の形成を示している。
この構造は、表面領域の大きな節約及びキャパシタンス
の減少が先行技術をしのいで得られる、電界効果及び又
はバイポーラのトランジスタを含む、集積回路に有用で
ある。
の減少が先行技術をしのいで得られる、電界効果及び又
はバイポーラのトランジスタを含む、集積回路に有用で
ある。
この方法は、バイポーラ装置が形成される拡散領域を有
する半導体基体上に誘電体物質の層を形成すること、そ
れから半導体基体の拡散領域の表面の1部分を露出する
ために層に開孔を形成することを含む。
する半導体基体上に誘電体物質の層を形成すること、そ
れから半導体基体の拡散領域の表面の1部分を露出する
ために層に開孔を形成することを含む。
シリコンのエピタキシャル層が上部に付着される。
単結晶シリコンが露出したシリコン領域上に成長し、も
し拡散領域が基板中に存在するなら、埋設拡散領域から
同じ領域面を通ってペデスタルが外方拡散することにな
る。
し拡散領域が基板中に存在するなら、埋設拡散領域から
同じ領域面を通ってペデスタルが外方拡散することにな
る。
多結晶シリコンが誘電体物質の上部上に成長する。
ペデスタルは、他の不純物タイプの単結晶エピタキシャ
ル層中に形成される。
ル層中に形成される。
それからエミッタ及び真性ベース領域のようなバイポー
ラ・トランジスタの2つの他の能動素子が、同じ単結晶
エピタキシャル層内に形成される。
ラ・トランジスタの2つの他の能動素子が、同じ単結晶
エピタキシャル層内に形成される。
一方不純物ベース領域のような不活性領域が多結晶シリ
コン内に形成される。
コン内に形成される。
リーチ・スルー領域は、コレクク領域であるトランジス
タの第3の素子まで誘電体層を通って形成される。
タの第3の素子まで誘電体層を通って形成される。
米国特許第3873383号公報を参照する。
この米国特許は、絶縁物質の挿入パターンを有する半導
体基体の主表面内に、及びさらにドープされたゾーンが
挿入パターンに隣接して提供される主表面内に、半導体
装置を形成する方法を示している。
体基体の主表面内に、及びさらにドープされたゾーンが
挿入パターンに隣接して提供される主表面内に、半導体
装置を形成する方法を示している。
酸化用の挿入パターン及び挿入パターンが形成される領
域面に開孔を有する不純物マスキング層のパターンを準
備する前に、開孔を通して基体をドーピングし、その後
、開孔を通で基体部分を酸化する。
域面に開孔を有する不純物マスキング層のパターンを準
備する前に、開孔を通して基体をドーピングし、その後
、開孔を通で基体部分を酸化する。
これにより、酸化及び接合の分離並びにチャンネル・ス
トップが提供される。
トップが提供される。
米国特許第3886000号公報を参照する。
この米国特許は、基板上のエピタキシャル層及び基板の
エビクキシャル表面上のシリコン酸素窒化物(S iO
x Ny )層に形成された開孔を酸化することにより
、シリコン基板内に形成される誘電体分離障壁を示して
いる。
エビクキシャル表面上のシリコン酸素窒化物(S iO
x Ny )層に形成された開孔を酸化することにより
、シリコン基板内に形成される誘電体分離障壁を示して
いる。
開孔のこの酸化の間に、シリコン酸素窒化物層は熱的に
酸化され、エピタキシャル層の表面上SiO2層及び誘
電体分離障壁のSiO2と同質の電気絶縁層を形成する
ことになる。
酸化され、エピタキシャル層の表面上SiO2層及び誘
電体分離障壁のSiO2と同質の電気絶縁層を形成する
ことになる。
シリコン酸素窒化物層の屈折率は、誘電体分離障壁が形
成される開孔の酸化が完了した後に所望の厚さのS i
o 2層を形成するためのその厚さにより選択される。
成される開孔の酸化が完了した後に所望の厚さのS i
o 2層を形成するためのその厚さにより選択される。
シリコン酸素窒化物の屈折率は1.55及至1.70が
好ましい。
好ましい。
米国特許第3894893号公報を参照する。
この米国特許は、半導体装置の製造方法を示している。
この装置は、多くの多結晶領域及び基板上にエピタキシ
ャルに成長した単結晶領域とを含むものであり、それで
、2種類の領域間に少なくとも1つの単結晶対多結晶接
合が形成され、これにより実施が困難な通常の拡散型分
離プロセスは、完全に取り除かれる。
ャルに成長した単結晶領域とを含むものであり、それで
、2種類の領域間に少なくとも1つの単結晶対多結晶接
合が形成され、これにより実施が困難な通常の拡散型分
離プロセスは、完全に取り除かれる。
米国特許第3900350号公報を参照する。
この米国特許では、基板と酸化マスクとの間に多結晶シ
リコンの中間層が提供される。
リコンの中間層が提供される。
米国特許第3935328号公報を参照するに、プラズ
マ酸化を用いて化合物半導体のエピタキシャル層内に誘
電体分離を提供する方法が示されている。
マ酸化を用いて化合物半導体のエピタキシャル層内に誘
電体分離を提供する方法が示されている。
米国特許第3998673号公報を参照する。
この米国特許は、領域を囲む誘電体マート(y7)oa
t)及び領域の下にあるP−N接合の形の集積回路内に
電気的に分離された領域を形成するためのプロセスを示
している。
t)及び領域の下にあるP−N接合の形の集積回路内に
電気的に分離された領域を形成するためのプロセスを示
している。
マート又はV溝が、埋設分離層の形成をする前に基板中
へ食刻される。
へ食刻される。
S t 02のような誘電体物質がV溝又はマート内に
付着され、その後多結晶シリコンがV溝又はマートを満
すためにウェハの表面上に成長される。
付着され、その後多結晶シリコンがV溝又はマートを満
すためにウェハの表面上に成長される。
それからウェハ表面に形成された過剰の多結晶シリコン
が、ラッピング(lapping )又はポリシングに
より取り除かれる。
が、ラッピング(lapping )又はポリシングに
より取り除かれる。
ドーピング又はエビクキシャル成長が存在しなかったの
で、表面から多結晶シリコン及び酸化物を全て取り除く
ためにウェハは基板まで直接にラップされる。
で、表面から多結晶シリコン及び酸化物を全て取り除く
ためにウェハは基板まで直接にラップされる。
一方、■溝又はマートは誘電体物質に並べられ多結晶シ
リコンで満されたままである。
リコンで満されたままである。
米国特許第4001465号公報を参照する。
この米国特許は、Si単結晶層の表面へ食刻されたリン
グ又は格子形状の溝又は凹所を示している。
グ又は格子形状の溝又は凹所を示している。
このように食刻された溝又は凹所の少なくとも1境界は
、Si3N4のような酸化防止物質のス) IJツブ形
状の層で被覆される。
、Si3N4のような酸化防止物質のス) IJツブ形
状の層で被覆される。
そしてSi3N4層に隣接する基板の領域及び又はその
ような層により囲まれる基板が、Si3N4層が伸びる
よりもより深< Si表面へ伸びる比較的厚いSiO2
層と共に提供される。
ような層により囲まれる基板が、Si3N4層が伸びる
よりもより深< Si表面へ伸びる比較的厚いSiO2
層と共に提供される。
一方溝又は凹所内のSi表面は被覆されないままである
。
。
このようにして得られた装置はそれから、少なくとも部
分的に溝又は凹所を8102で満すのに十分な条件の下
で熱的に酸化される。
分的に溝又は凹所を8102で満すのに十分な条件の下
で熱的に酸化される。
その後、酸化防止層及びリング又は格子形状の凹所以外
のS io 2層の少なくとも1部分が、適当な食刻剤
により単結晶表面から取り除かれ、こうして覆われてい
ないSi表面はさらに小さなP−N接合を形成するため
に処理される。
のS io 2層の少なくとも1部分が、適当な食刻剤
により単結晶表面から取り除かれ、こうして覆われてい
ないSi表面はさらに小さなP−N接合を形成するため
に処理される。
本発明の主目的は、改良された平らで深い酸化物分離の
プロセスを提供することである。
プロセスを提供することである。
さらに本発明の目的は、平らで深い酸化物分離を含む改
良された半導体構造体を提供することである。
良された半導体構造体を提供することである。
さらに本発明の他の目的は、樹脂ガラス(re−sin
glass )が電子ビームルジスト及び深い凹所内の
酸化物分離として用いられる、改良された平らで深い酸
化物分離のプロセスを提供することである。
glass )が電子ビームルジスト及び深い凹所内の
酸化物分離として用いられる、改良された平らで深い酸
化物分離のプロセスを提供することである。
また本発明の他の目的は、凹所の大きさに独立な深い酸
化物分離を形成するための平らで深い酸化物分離のプロ
セスを提供することである。
化物分離を形成するための平らで深い酸化物分離のプロ
セスを提供することである。
“樹脂ガラス″という語は、次のように定義される。
有機グループがシリコン原子と結合したシリコンと酸素
の交互の原子配列をした重合体である。
の交互の原子配列をした重合体である。
有機グループのタイプ及び有機の置換量により、樹脂が
液体となるか固体となるかが決まり、またこれにより硬
化される樹脂の性質が決まる。
液体となるか固体となるかが決まり、またこれにより硬
化される樹脂の性質が決まる。
有機残留物を取り除くことにより、この重合体の膜は加
熱処理でSiO2に変換される。
熱処理でSiO2に変換される。
”樹脂ガラス”という語は、米国特許第3985597
号及び第4004044号公報において定義されている
。
号及び第4004044号公報において定義されている
。
電子ビーム・レジストとしてポリシロキサンを用いるこ
とが、E、D、Roberts著″ThePre−pa
ration and Properties of
APolysil−oxane Electron R
e5i st”、J 、 Electro−cheml
Soc、Vol 、 120、A12、Decem−b
er 1973の文献に示されている。
とが、E、D、Roberts著″ThePre−pa
ration and Properties of
APolysil−oxane Electron R
e5i st”、J 、 Electro−cheml
Soc、Vol 、 120、A12、Decem−b
er 1973の文献に示されている。
樹脂ガラスの相当数が商業的に利用できる。
例えば、Dow−Corning 805、Owens
−111i−nois 650. Dow−Corni
ng 649、Gene−ral Electric
SR125及びGeneral El e −ctri
c SR124である。
−111i−nois 650. Dow−Corni
ng 649、Gene−ral Electric
SR125及びGeneral El e −ctri
c SR124である。
本発明は次のように要約される。
シリコン半導体基板の平らな表面内に深くて幅広いS
io 2で満された凹所を提供するための平らで深い酸
化物分離のプロセスであって、このプロセスは次のステ
ップを含む。
io 2で満された凹所を提供するための平らで深い酸
化物分離のプロセスであって、このプロセスは次のステ
ップを含む。
a、シリコン基板の平らな表面内に深くて幅広い凹所を
形成する。
形成する。
b、シリコン基板の平らな表面上及び露出した上記深く
て幅広い凹所のシリコン表面上にSiO2の薄い層を形
成する。
て幅広い凹所のシリコン表面上にSiO2の薄い層を形
成する。
C0上記半導体基板の平らな表面及び上記深くて幅広い
凹所内に樹脂ガラスのポリシロキサンを適用する。
凹所内に樹脂ガラスのポリシロキサンを適用する。
d、基板の平らな表面上の樹脂ガラスの少なくとも1部
分をスピン・オフ(5pin off )する。
分をスピン・オフ(5pin off )する。
e、低温で基板をベークする。
f、基板の深くて幅広い凹所内に含まれる樹脂ガラスに
電子ビームを照射する。
電子ビームを照射する。
g、上記基板上にある樹脂ガラスを溶剤中で現像する。
h、酸素中で上記深くて幅広い凹所内に含まれる上記樹
脂ガラスを5102へ変換するために基板を加熱する。
脂ガラスを5102へ変換するために基板を加熱する。
i、基板の露出された表面上に平らなSiO2の表面を
提供するためにS 102層を付着する。
提供するためにS 102層を付着する。
j、露出した5102の表面をシリコン基板まで平らに
する。
する。
先に述べたような、シリコン基板の平らな表面内に深く
て幅広いSiO2で満された凹所を提供するための平ら
で深い酸化物分離のプロセスは、ステップiの代わりに
次のステップが行なわれる。
て幅広いSiO2で満された凹所を提供するための平ら
で深い酸化物分離のプロセスは、ステップiの代わりに
次のステップが行なわれる。
(i−1) スピン・コーティングにより樹脂ガラス
の第2の薄い層を適用する。
の第2の薄い層を適用する。
(i−2) 上記樹脂ガラスを5i02へ変換する。
前記のシリコン基板の平らな表面内に深くて幅広いSi
O2で満された凹所を提供するための平らで深い酸化物
分離のプロセスのどちらも、ステップbの次にそしてス
テップCの前に、次のステップが行なわれる。
O2で満された凹所を提供するための平らで深い酸化物
分離のプロセスのどちらも、ステップbの次にそしてス
テップCの前に、次のステップが行なわれる。
(b−1) ステップbで形成されたSiO2の薄い
層上にシリコン窒化物の薄い層を形成する。
層上にシリコン窒化物の薄い層を形成する。
VLSI領域の非常に小さな装置に対するチップ設計に
おいては、種々の大きさの深い凹所分離が必要とされる
。
おいては、種々の大きさの深い凹所分離が必要とされる
。
これらの凹所の深さは約4μ位であり、−太幅は2μか
ら50μまで変化する。
ら50μまで変化する。
より大きな凹所では、凹所を満すために用いられるCV
D酸化物は、これらのより大きな大きさのもの(≧8μ
)を平らにはしないので、特別の問題が存在する。
D酸化物は、これらのより大きな大きさのもの(≧8μ
)を平らにはしないので、特別の問題が存在する。
この問題を解決する公知の方法は、非常に大きな膜の厚
さ又は非常に困難なリングラフィを必要とする。
さ又は非常に困難なリングラフィを必要とする。
前者の方法の膜の厚さく〜8μ)により、シリコン表面
において重大な不均一性及び続く過剰食刻の問題が生じ
る。
において重大な不均一性及び続く過剰食刻の問題が生じ
る。
本発明による次のプロセスは、最終的な酸化物の前によ
り大きな凹所を満すことにより、平らで深い酸化物分離
を提供するものである。
り大きな凹所を満すことにより、平らで深い酸化物分離
を提供するものである。
以下、本発明のプロセス・ステップである。
1、第1図に示されているように、反応性イオン食刻に
よりSi中に所望の形の深い凹所を形成する。
よりSi中に所望の形の深い凹所を形成する。
反応性イオン食刻は、A r / C12混合物又はA
r/CCl4混合物のような塩素含有のプラズマ中で行
なわれる。
r/CCl4混合物のような塩素含有のプラズマ中で行
なわれる。
CF4のようなフッ化ガスもまた用いられる。
Si中に深い凹所を画成するための他の技術は、アルゴ
ンのような不活性ガス中のスパッタ食刻又はイオン・ミ
リング(milling)である。
ンのような不活性ガス中のスパッタ食刻又はイオン・ミ
リング(milling)である。
2、ウェハを酸化してSi上に熱SiO2の薄い層(2
000人)を形成する。
000人)を形成する。
3、熱分解S i3 N4の薄い層(300人)を付着
する(ナトリウム障壁として任意に)。
する(ナトリウム障壁として任意に)。
4、樹脂ガラス(ポリシロキサン)をウェハに適用しス
ピン・オフする。
ピン・オフする。
溶液中の固体含有量及びスピン速度が、所望の膜厚を達
成するために変えられる。
成するために変えられる。
膜は充てんされる凹所の深さよりもわずかに厚くあるべ
きである。
きである。
第2図参照。樹脂ガラスの厚さは、ポリシロキサン中の
シリコンと酸素の含有量に必然的に依存する。
シリコンと酸素の含有量に必然的に依存する。
シリコンと酸素の含有量がより多いと、結果としてSi
O□への変換の間に厚さの損失が少なくなり、それ故に
より薄い樹脂ガラス膜が初めに被覆され得る。
O□への変換の間に厚さの損失が少なくなり、それ故に
より薄い樹脂ガラス膜が初めに被覆され得る。
5、溶剤を取り除くためにホットプレイド上で低温ベー
ク(80°C)する。
ク(80°C)する。
6、電子ビームを照射する。
樹脂ガラスはネガティブな電子ビーム・レジストである
。
。
第2図に示されているように幅広い凹所のみを照射する
。
。
25keVの電子ビーム加速で、20μク一ロン/C1
11以上の量が必要である。
11以上の量が必要である。
7、アセトン又は用いる樹脂ガラスに依存する同様の溶
剤中で現像する。
剤中で現像する。
第3図参照。8.02雰囲気中、約600℃の炉内で加
熱することにより樹脂ガラスをSiO2へ変換する。
熱することにより樹脂ガラスをSiO2へ変換する。
9a、樹脂ガラスの第2の薄い層(〜2μm)を適用す
る。
る。
・・・・・・5i02へ変換する。又は9b、熱分解S
in、の薄い層(〜2μm)を付着する。
in、の薄い層(〜2μm)を付着する。
第4図に示されているように、この段階で表面は平らな
5i02であるべきだ。
5i02であるべきだ。
10、 CF4又はH2−CF、プラズマ中でのSi表
面への後方食刻により、第5図に示されているように平
らな酸化物分離を生じる。
面への後方食刻により、第5図に示されているように平
らな酸化物分離を生じる。
本発明のプロセスは、樹脂ガラスを電子ビームのレジス
ト及び深い凹所用の酸化物分離として用いることを結合
させた点が独特である。
ト及び深い凹所用の酸化物分離として用いることを結合
させた点が独特である。
幅広い凹所は別々に充てんされるので、本発明のプロセ
スは凹所に独立に平らな表面を提供する。
スは凹所に独立に平らな表面を提供する。
この深い凹所分離プロセスに用いるために、5つの商業
的に利用できるポリシロキサンが評価された。
的に利用できるポリシロキサンが評価された。
最も適用可能な物質は、l)ow−Corning80
5である。
5である。
しかしながら、全ての物質は本発明のプロセスで機能す
る。
る。
これらの物質量の主な違いは、それらの電子ビーム感度
及び次の現像の間の厚さの損失である。
及び次の現像の間の厚さの損失である。
以下、各物質に対するプロセスが述べられる。
全てのポリシロキサンは用いる前にろ過された。
1.0μ扉の細孔の大きさの銀フィルターが、ミリの大
きさの細孔で圧力調節されたろ過装置内で用いられた。
きさの細孔で圧力調節されたろ過装置内で用いられた。
購入した全ての物質は、良質の膜を得るために取り除か
なければならない粒子及びゲルを多量に含んでいた。
なければならない粒子及びゲルを多量に含んでいた。
以下述べられる全てのプロセスでは、凹所はSiウェハ
中に画成されているものと仮定する。
中に画成されているものと仮定する。
反応性イオン食刻、スパッタ食刻又はイオン・ミリング
の技術のような数多くのSi凹所を食刻するためのプロ
セスが存在する。
の技術のような数多くのSi凹所を食刻するためのプロ
セスが存在する。
凹所が食刻された後、熱酸化物及びシリコン窒化物の薄
い層が付着される。
い層が付着される。
シリコン窒化物の目的は、イオン性の汚染に対する障壁
又はゲッタとしてである。
又はゲッタとしてである。
熱酸化物は、Siウエハヘシリコン窒化物膜を付着する
ために必要である。
ために必要である。
凹所の深さは4.0μ扉であるとすると仮定する。
浅い凹所に対しては、樹脂ガラスのより薄い層が用いら
れるであろう。
れるであろう。
これは、ウェハを被覆する前にスピン速度を増加するこ
と又はポリシロキサンを希釈することにより達成され得
る。
と又はポリシロキサンを希釈することにより達成され得
る。
I Dow−Corning 805
1、 HMDS(hexamethydisilaz
ane)をウェハへ適用する。
ane)をウェハへ適用する。
30秒後に、30秒の間200Orpmのドウエル(d
well )・タイムのスピンを行なう。
well )・タイムのスピンを行なう。
HMDSは付着促進として働らく。2、 Dow−C
orning 805ポリシロキサンを適用する。
orning 805ポリシロキサンを適用する。
ウェハを完全に水に浸す。30秒のドウエル・タイムの
後に、300秒間、2000rpmでウェハをスピンす
る。
後に、300秒間、2000rpmでウェハをスピンす
る。
3、45秒間、100℃のホットプレイド上でウェハを
ベークする。
ベークする。
4、20μクーロン/−の電子ビームを照射する。
5、アセトン中で20秒現像する。
それから水/アセトン(1:1のH20/アセトン)で
急冷する。
急冷する。
6、 15分間、200℃のホットプレ・イト上でベー
クする。
クする。
7、60分間、02雰囲気中、600℃の炉の中で、最
終的なSiO2への変換が行なわれる。
終的なSiO2への変換が行なわれる。
上記プロセスについて少し説明する。
ベーク時間は100℃で30分から60分まで変えられ
、良くてきれいな現像がさらに得られる。
、良くてきれいな現像がさらに得られる。
最初に100℃で90分間ベークすることにより、樹脂
を現像することができなくなる。
を現像することができなくなる。
また120℃以上のベーキングは、樹脂のアセトン中で
の現像を不可能にしてしまうが、しかし10分間の長い
現像サイクルが、樹脂がこの段階になると、NMP中で
得られる。
の現像を不可能にしてしまうが、しかし10分間の長い
現像サイクルが、樹脂がこの段階になると、NMP中で
得られる。
より強い電子ビーム照射により、現像後わずかに厚さの
損失が少なくなるが、しかし20μクーロン/cr7t
の照射で十分である。
損失が少なくなるが、しかし20μクーロン/cr7t
の照射で十分である。
次の溶剤が可能な現像液として調べられた。
即チ、キシレン、トルエン、n−ブチル・アセテート(
NBA)、イソプロパツール、メタノール、アセトン、
n−メチル・ピロリディノン(NMP)である。
NBA)、イソプロパツール、メタノール、アセトン、
n−メチル・ピロリディノン(NMP)である。
キシレン、トルエン及びNBAでは、20μクーロン/
cystの電子ビーム照射の後に、パターンの現像が起
こる。
cystの電子ビーム照射の後に、パターンの現像が起
こる。
しかしながら、得られたパターンは現像液としてアセト
ンを用いた場合程、はっきりと画成されなかった。
ンを用いた場合程、はっきりと画成されなかった。
8、平坦化ステップは、(a)さらに樹脂ガラスを用い
て行なう場合と(b)CVD S、io2を用いて行
なう場合とがある。
て行なう場合と(b)CVD S、io2を用いて行
なう場合とがある。
8(a)希釈された溶剤DC805(DC805:キシ
レンが5:1)を適用し、30秒のドウエル・タイム後
、30秒間、4000 rpmでスピンする。
レンが5:1)を適用し、30秒のドウエル・タイム後
、30秒間、4000 rpmでスピンする。
15分間、100℃のホットプレイド上でベークする。
15分間、200°Cのホットプレイド上でベークする
。
。
60分間600℃の炉(02)内でベークする。
13.56MHz 、0.25ワツト/crit 、
20ミリトールのCF4でダイオード・システム内で反
応性イオン食刻する。
20ミリトールのCF4でダイオード・システム内で反
応性イオン食刻する。
8(b)上記と同様に、2.OIJ、mのCvD−8i
O2を付着し、RIE後方食刻する。
O2を付着し、RIE後方食刻する。
II General Electric S
R1241、HMDSをウェハへ適用する。
R1241、HMDSをウェハへ適用する。
30秒のドウエル・タイム後、30秒間、200 Or
pmでスピンする。
pmでスピンする。
2、GE−8R124ポリシロキサンヲウエハヘ適用す
る。
る。
30秒のドウエル・タイム後、30秒間、2000rp
mでスピンする。
mでスピンする。
3、45分間、100℃のホットプレイド上でベークす
る。
る。
4、20μクーロン/歴の電子ビームを照射する。
5、15秒間、アセトン中で現像する。
それから水/アセトン(1:1)で急冷し、N2を送風
して乾燥する。
して乾燥する。
6、15分間、200℃のホットプレイド上でベータす
る。
る。
7、60分間、0□雰囲気中、600℃の炉の中で最終
的なS i02への変換が行なわれる。
的なS i02への変換が行なわれる。
8、 DC805について示したのと同じである。
ベーク時間は、30乃至90分の間であれば問題になら
ない。
ない。
最初のベータ温度は、樹脂の現像に影響を及ぼすことな
く125℃までまた上げることができる。
く125℃までまた上げることができる。
しかしながら、120分間、125℃でベークされた物
質では現像の損失が生じる。
質では現像の損失が生じる。
また、200℃まで上げることにより、その結果パター
ンの現像が不可能になる。
ンの現像が不可能になる。
m General Electric S R
125SR124及び125のプロセス・ステップは同
じである。
125SR124及び125のプロセス・ステップは同
じである。
違いは、ポリシロキサンの固体含有量及び溶剤システム
であり、その結果、わずかに異なる膜の厚さを生じる。
であり、その結果、わずかに異なる膜の厚さを生じる。
(200℃のベーク後、5R124は5.8μmの厚さ
に一方SRI 25は4.8μmの厚さになる。
に一方SRI 25は4.8μmの厚さになる。
)他のもう1つの違いは、物質の許容及び現像可能な臨
界温度及び時間である。
界温度及び時間である。
5R125は、もし最初に1008045分以上長くベ
ークされると現像され得ない。
ークされると現像され得ない。
N Owens−111inois 650この物
質は固体の形をしているので、溶液に溶さなければなら
ない。
質は固体の形をしているので、溶液に溶さなければなら
ない。
これは数多くの溶剤に溶ける。
次のプロセスのためにN−ブチル・アセテートに50%
溶かした溶液を用いた。
溶かした溶液を用いた。
1、’HMDSをウェハへ適用する。
30秒のドウエル・タイムの後、30秒間、2000
rpmでスピンする。
rpmでスピンする。
2.0I−650の50%溶液を適用する。
30秒のドウエル・タイムの後、30秒間、2000r
pmでスピンする。
pmでスピンする。
3、10分間、80℃のホットプレイド上でベークする
。
。
4、20μクーロン/瀝の電子ビームを照射する。
5、20秒間、アセトン中で現像し、それから水/アセ
トンにより急冷し、N2を送風して乾燥する。
トンにより急冷し、N2を送風して乾燥する。
6、15分間、200℃のホットプレイド上でベークす
る。
る。
7、60分間、02雰囲気中、600℃の炉で最終的な
変換を行なう。
変換を行なう。
8、前記と同じ。
Owens−111inois 650樹脂は、最初
のベークに対して非常に敏感である。
のベークに対して非常に敏感である。
80℃で30分間ベークされるなら、樹脂は、電子ビー
ムの照射後には適当に現像されない。
ムの照射後には適当に現像されない。
また100℃でのベーキングは、結果として樹脂を現像
しない。
しない。
低温ベークにより電子ビームの照射前に、樹脂膜は非常
に不安定な状態になるので、数多くのシェルフライフ(
shelf 1ife)又はエイジング効果(agin
geffects )が観察された。
に不安定な状態になるので、数多くのシェルフライフ(
shelf 1ife)又はエイジング効果(agin
geffects )が観察された。
この物質により得られた結果は、再生するのが最も困難
なことであった。
なことであった。
膜が古くなると、それらの現像時間が増加し、またエイ
ジングが起こる周囲の状況に大きく依存することが示さ
れる。
ジングが起こる周囲の状況に大きく依存することが示さ
れる。
V Dow−Corning 649この物質は溶
液である。
液である。
プロセスは、80℃でわずかに長いベーク時間、耐える
ことができることを除いては0−I650物質の場合と
同じである。
ことができることを除いては0−I650物質の場合と
同じである。
最初に80℃で45分間までベークすることにより、パ
ターンの良い現像が生じる。
ターンの良い現像が生じる。
また、この物質を現像するのに最も良い溶剤は、NMP
であり約30秒間これを用いて、それから水でリンスし
て乾燥する。
であり約30秒間これを用いて、それから水でリンスし
て乾燥する。
調べた5つの商業的に利用できるポリシロキサンについ
てのプロセスを述べた。
てのプロセスを述べた。
利用できるより多くのポリシロキサンが存在する。
本発明は使用した物質に限定されるものではない。
また、樹脂を現像するために用いる溶剤は、十分に調べ
られていない。
られていない。
より良い現像剤もまた見出し得る。実施例として容易に
利用できしかも操作が容易である物質(ポリシロキサン
及び溶剤の両方)を用いて実施する適用例を示した。
利用できしかも操作が容易である物質(ポリシロキサン
及び溶剤の両方)を用いて実施する適用例を示した。
第1乃至第5図は、本発明による平らで深い酸化物分離
のプロセスの各段階における、半導体構造体の1部分の
各々概略断面図である。
のプロセスの各段階における、半導体構造体の1部分の
各々概略断面図である。
Claims (1)
- 【特許請求の範囲】 1 半導体基板表面に凹所を形成し、上記基板表面及び
上記凹所表面に薄い絶縁層を形成し、上記基板の表面及
び上記凹所内に樹脂ガラスを付着し、上記基板を低温ベ
ークし、上記凹所内の樹脂ガラスに電子ビームを照射し
、上記基板上の樹脂ガラスを現像し、上記凹所内の樹脂
ガラスを酸化物へ変換するために上記基板を酸素中で加
熱し、上記基板上に酸化物層を形成することを含む酸化
物分離プロセス。 2 上記加熱の後に上記基板上に樹脂ガラスの薄い第2
層を適用し、上記第2層を酸化物へ変換することによっ
て上記酸化物層を形成する特許請求の範囲第1項記載の
酸化物分離プロセス。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/073,593 US4222792A (en) | 1979-09-10 | 1979-09-10 | Planar deep oxide isolation process utilizing resin glass and E-beam exposure |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5640261A JPS5640261A (en) | 1981-04-16 |
JPS5851422B2 true JPS5851422B2 (ja) | 1983-11-16 |
Family
ID=22114622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55090785A Expired JPS5851422B2 (ja) | 1979-09-10 | 1980-07-04 | 酸化物分離プロセス |
Country Status (4)
Country | Link |
---|---|
US (1) | US4222792A (ja) |
EP (1) | EP0025129A3 (ja) |
JP (1) | JPS5851422B2 (ja) |
CA (1) | CA1142272A (ja) |
Families Citing this family (68)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4307180A (en) * | 1980-08-22 | 1981-12-22 | International Business Machines Corp. | Process of forming recessed dielectric regions in a monocrystalline silicon substrate |
DE3164742D1 (en) * | 1980-09-22 | 1984-08-16 | Tokyo Shibaura Electric Co | Method of smoothing an insulating layer formed on a semiconductor body |
DE3170644D1 (en) * | 1980-11-29 | 1985-06-27 | Toshiba Kk | Method of filling a groove in a semiconductor substrate |
EP0061855B1 (en) * | 1981-03-20 | 1985-08-14 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
CA1165014A (en) * | 1981-04-13 | 1984-04-03 | Kei Kurosawa | Method for manufacturing semiconductor device |
US4374011A (en) * | 1981-05-08 | 1983-02-15 | Fairchild Camera & Instrument Corp. | Process for fabricating non-encroaching planar insulating regions in integrated circuit structures |
US4493740A (en) * | 1981-06-01 | 1985-01-15 | Matsushita Electric Industrial Company, Limited | Method for formation of isolation oxide regions in semiconductor substrates |
US4472874A (en) * | 1981-06-10 | 1984-09-25 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of forming planar isolation regions having field inversion regions |
JPS57204148A (en) * | 1981-06-10 | 1982-12-14 | Toshiba Corp | Manufacture of semiconductor device |
US4506435A (en) * | 1981-07-27 | 1985-03-26 | International Business Machines Corporation | Method for forming recessed isolated regions |
US4544576A (en) * | 1981-07-27 | 1985-10-01 | International Business Machines Corporation | Deep dielectric isolation by fused glass |
DE3279874D1 (en) * | 1981-08-21 | 1989-09-14 | Toshiba Kk | Method of manufacturing dielectric isolation regions for a semiconductor device |
US4385975A (en) * | 1981-12-30 | 1983-05-31 | International Business Machines Corp. | Method of forming wide, deep dielectric filled isolation trenches in the surface of a silicon semiconductor substrate |
JPS58164238A (ja) * | 1982-03-24 | 1983-09-29 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS59123266A (ja) * | 1982-12-28 | 1984-07-17 | Toshiba Corp | Misトランジスタ及びその製造方法 |
JPS59189634A (ja) * | 1983-04-13 | 1984-10-27 | Matsushita Electronics Corp | 絶縁皮膜の形成方法 |
US4600624A (en) * | 1983-09-20 | 1986-07-15 | International Business Machines Corporation | Composite insulator structure |
US4601939A (en) * | 1983-09-20 | 1986-07-22 | International Business Machines Corporation | Composite insulator structure |
US4456501A (en) * | 1983-12-22 | 1984-06-26 | Advanced Micro Devices, Inc. | Process for dislocation-free slot isolations in device fabrication |
US4654113A (en) * | 1984-02-10 | 1987-03-31 | Fujitsu Limited | Process for fabricating a semiconductor device |
JPS61234545A (ja) * | 1985-04-04 | 1986-10-18 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 半導体基板のセグメントを絶縁分離する方法 |
US4576834A (en) * | 1985-05-20 | 1986-03-18 | Ncr Corporation | Method for forming trench isolation structures |
FR2588418B1 (fr) * | 1985-10-03 | 1988-07-29 | Bull Sa | Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant |
FR2588417B1 (fr) * | 1985-10-03 | 1988-07-29 | Bull Sa | Procede de formation d'un reseau metallique multicouche d'interconnexion des composants d'un circuit integre de haute densite et circuit integre en resultant |
US4723978A (en) * | 1985-10-31 | 1988-02-09 | International Business Machines Corporation | Method for a plasma-treated polysiloxane coating |
US4732841A (en) * | 1986-03-24 | 1988-03-22 | Fairchild Semiconductor Corporation | Tri-level resist process for fine resolution photolithography |
US4666556A (en) * | 1986-05-12 | 1987-05-19 | International Business Machines Corporation | Trench sidewall isolation by polysilicon oxidation |
US4842675A (en) * | 1986-07-07 | 1989-06-27 | Texas Instruments Incorporated | Integrated circuit isolation process |
US4717448A (en) * | 1986-10-09 | 1988-01-05 | International Business Machines Corporation | Reactive ion etch chemistry for providing deep vertical trenches in semiconductor substrates |
US4983545A (en) * | 1987-03-20 | 1991-01-08 | Nec Corporation | Planarization of dielectric films on integrated circuits |
US4980311A (en) * | 1987-05-05 | 1990-12-25 | Seiko Epson Corporation | Method of fabricating a semiconductor device |
KR930000293B1 (ko) * | 1987-10-26 | 1993-01-15 | 마쯔시다덴기산교 가부시기가이샤 | 미세패턴형성방법 |
US4981530A (en) * | 1988-11-28 | 1991-01-01 | International Business Machines Corporation | Planarizing ladder-type silsesquioxane polymer insulation layer |
US4996165A (en) * | 1989-04-21 | 1991-02-26 | Rockwell International Corporation | Self-aligned dielectric assisted planarization process |
US5043789A (en) * | 1990-03-15 | 1991-08-27 | International Business Machines Corporation | Planarizing silsesquioxane copolymer coating |
US5448111A (en) * | 1993-09-20 | 1995-09-05 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
US5308786A (en) * | 1993-09-27 | 1994-05-03 | United Microelectronics Corporation | Trench isolation for both large and small areas by means of silicon nodules after metal etching |
US5294562A (en) * | 1993-09-27 | 1994-03-15 | United Microelectronics Corporation | Trench isolation with global planarization using flood exposure |
KR950034673A (ko) * | 1994-04-20 | 1995-12-28 | 윌리엄 이. 힐러 | 로우-케이 유전체를 사용하는 트랜지스터 분리 방법 및 장치 |
US5456952A (en) * | 1994-05-17 | 1995-10-10 | Lsi Logic Corporation | Process of curing hydrogen silsesquioxane coating to form silicon oxide layer |
US5459096A (en) * | 1994-07-05 | 1995-10-17 | Motorola Inc. | Process for fabricating a semiconductor device using dual planarization layers |
US5518950A (en) * | 1994-09-02 | 1996-05-21 | Advanced Micro Devices, Inc. | Spin-on-glass filled trench isolation method for semiconductor circuits |
US6607991B1 (en) | 1995-05-08 | 2003-08-19 | Electron Vision Corporation | Method for curing spin-on dielectric films utilizing electron beam radiation |
MY113904A (en) * | 1995-05-08 | 2002-06-29 | Electron Vision Corp | Method for curing spin-on-glass film utilizing electron beam radiation |
US6652922B1 (en) * | 1995-06-15 | 2003-11-25 | Alliedsignal Inc. | Electron-beam processed films for microelectronics structures |
US5952243A (en) * | 1995-06-26 | 1999-09-14 | Alliedsignal Inc. | Removal rate behavior of spin-on dielectrics with chemical mechanical polish |
US6465865B1 (en) | 1996-01-05 | 2002-10-15 | Micron Technology, Inc. | Isolated structure and method of fabricating such a structure on a substrate |
US6110798A (en) * | 1996-01-05 | 2000-08-29 | Micron Technology, Inc. | Method of fabricating an isolation structure on a semiconductor substrate |
KR100246779B1 (ko) | 1996-12-28 | 2000-03-15 | 김영환 | 반도체 소자의 스핀 온 글라스막 형성방법 |
US6153525A (en) * | 1997-03-13 | 2000-11-28 | Alliedsignal Inc. | Methods for chemical mechanical polish of organic polymer dielectric films |
US6080526A (en) * | 1997-03-24 | 2000-06-27 | Alliedsignal Inc. | Integration of low-k polymers into interlevel dielectrics using controlled electron-beam radiation |
US6333274B2 (en) | 1998-03-31 | 2001-12-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device including a seamless shallow trench isolation step |
US6469390B2 (en) | 1999-01-26 | 2002-10-22 | Agere Systems Guardian Corp. | Device comprising thermally stable, low dielectric constant material |
US6174801B1 (en) * | 1999-03-05 | 2001-01-16 | Taiwan Semiconductor Manufacturing Company | E-beam direct writing to pattern step profiles of dielectric layers applied to fill poly via with poly line, contact with metal line, and metal via with metal line |
US6204201B1 (en) | 1999-06-11 | 2001-03-20 | Electron Vision Corporation | Method of processing films prior to chemical vapor deposition using electron beam processing |
US6380047B1 (en) * | 1999-08-10 | 2002-04-30 | Advanced Micro Devices, Inc. | Shallow trench isolation formation with two source/drain masks and simplified planarization mask |
US6746969B2 (en) * | 2000-10-20 | 2004-06-08 | Kabushiki Kaisha Toshiba | Method of manufacturing semiconductor device |
KR100389929B1 (ko) * | 2001-07-28 | 2003-07-04 | 삼성전자주식회사 | 트렌치 소자분리막을 구비하는 soi 소자 및 그 제조 방법 |
KR100428805B1 (ko) * | 2001-08-09 | 2004-04-28 | 삼성전자주식회사 | 트렌치 소자분리 구조체 및 그 형성 방법 |
AU2002331074A1 (en) * | 2001-08-13 | 2003-03-03 | Honeywell International Inc. | Providing photonic control over wafer borne semiconductor devices |
US20030148019A1 (en) * | 2001-11-19 | 2003-08-07 | Hwang Byung Keun | Compositions and methods for forming dielectric layers using a colloid |
US6784076B2 (en) | 2002-04-08 | 2004-08-31 | Micron Technology, Inc. | Process for making a silicon-on-insulator ledge by implanting ions from silicon source |
US6828211B2 (en) * | 2002-10-01 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench filled with two or more dielectrics for isolation and coupling or for stress control |
JP2006286720A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2009093758A (ja) * | 2007-10-10 | 2009-04-30 | Shin Etsu Chem Co Ltd | 磁気記録媒体用シリコン基板の製造方法および磁気記録媒体 |
US9142400B1 (en) | 2012-07-17 | 2015-09-22 | Stc.Unm | Method of making a heteroepitaxial layer on a seed area |
CN111430294B (zh) * | 2020-05-20 | 2023-02-10 | 合肥晶合集成电路股份有限公司 | 沟槽隔离结构的制作方法、半导体器件 |
CN111584419B (zh) * | 2020-05-20 | 2023-06-16 | 合肥晶合集成电路股份有限公司 | 沟槽隔离结构的形成方法及沟槽隔离结构 |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3575740A (en) * | 1967-06-08 | 1971-04-20 | Ibm | Method of fabricating planar dielectric isolated integrated circuits |
US3834939A (en) * | 1970-02-19 | 1974-09-10 | Ibm | Method of forming doped silicon oxide layers on substrates and paint-on compositions useful in such methods |
US3832202A (en) * | 1972-08-08 | 1974-08-27 | Motorola Inc | Liquid silica source for semiconductors liquid silica source for semiconductors |
US3966577A (en) * | 1973-08-27 | 1976-06-29 | Trw Inc. | Dielectrically isolated semiconductor devices |
US3892608A (en) * | 1974-02-28 | 1975-07-01 | Motorola Inc | Method for filling grooves and moats used on semiconductor devices |
US3998673A (en) * | 1974-08-16 | 1976-12-21 | Pel Chow | Method for forming electrically-isolated regions in integrated circuits utilizing selective epitaxial growth |
DE2506457C3 (de) * | 1975-02-15 | 1980-01-24 | S.A. Metallurgie Hoboken-Overpelt N.V., Bruessel | Verfahren zur Herstellung einer silikatischen Abdeckschicht auf einer Halbleiterscheibe öder auf einer auf ihr befindlichen Schicht |
US3985597A (en) * | 1975-05-01 | 1976-10-12 | International Business Machines Corporation | Process for forming passivated metal interconnection system with a planar surface |
US4004044A (en) * | 1975-05-09 | 1977-01-18 | International Business Machines Corporation | Method for forming patterned films utilizing a transparent lift-off mask |
US4104086A (en) * | 1977-08-15 | 1978-08-01 | International Business Machines Corporation | Method for forming isolated regions of silicon utilizing reactive ion etching |
US4139442A (en) * | 1977-09-13 | 1979-02-13 | International Business Machines Corporation | Reactive ion etching method for producing deep dielectric isolation in silicon |
-
1979
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US4222792A (en) | 1980-09-16 |
JPS5640261A (en) | 1981-04-16 |
EP0025129A3 (de) | 1981-07-22 |
EP0025129A2 (de) | 1981-03-18 |
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