JPS58191451A - 集積回路の電気接触用孔への相互接続線の位置決め形成方法 - Google Patents

集積回路の電気接触用孔への相互接続線の位置決め形成方法

Info

Publication number
JPS58191451A
JPS58191451A JP58066286A JP6628683A JPS58191451A JP S58191451 A JPS58191451 A JP S58191451A JP 58066286 A JP58066286 A JP 58066286A JP 6628683 A JP6628683 A JP 6628683A JP S58191451 A JPS58191451 A JP S58191451A
Authority
JP
Japan
Prior art keywords
integrated circuit
electrical contact
layer
contact holes
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58066286A
Other languages
English (en)
Inventor
ピエ−ル・ジユチ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA filed Critical Commissariat a lEnergie Atomique CEA
Publication of JPS58191451A publication Critical patent/JPS58191451A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157Partial encapsulation or coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路の電気接触用孔に相互接続線を位置決
めして形成する方法工程に関するものである。この位置
決め形成方法は特にMOS(金属酸化物半導体)集積回
路の生産に使用できる。
第1図は集積回路の電気接触用孔に相互接続線を位置ぎ
めする方法に関する、先行技術の手順を示す断面図であ
る。集積回路2はP−ピングにより半4電性にされた能
動領域4を含みこの能動領域4はMOS)ランジスタの
ソースまたはドレインに対応し、該集積回路における他
の能動領域(図示されていない)に電気的に相互接続さ
れるべきものである。能動領域4は酸化物層6によって
被覆されているが、この層6には、層の上に付着された
適当なマスクを通して化学エツチングを施すことによっ
て酸化物層が切断されて、前記能動領域4に対する電気
接触用孔8が作られている。
集積回路の能動領域4と他の能動領域どの相互接続は、
完全な集積回路を導電層10で被覆し、次に層10を導
電層に付着された適当なマスクを通して化学エツチング
することによって遂行される。
導電層10における相互接続線の腐食エツチング工程の
間に、集積回路2の能動領域4の材料自体(シリコン)
がエツチングされることを未然に防ぐために、導電層1
0は電気接触用孔8を抜機するだけではなく、前記孔の
いずれの側にも置かれる酸化物の層6の適当な部分をも
被覆する必要がある。しかし残念ながら、導電l−10
が接触用孔8と比較的広く重なることとなり、これは、
この補集積回路の集積密度に著しい制限を加えるもので
ある。
本発明は集積回路の′1気接触用孔に相互接続線を位置
ぎめ形成する方法、に関するものであり、それによって
上記の障害すなわち不利益を有効に除去することを可能
にする本発明の位置決め形成方法は特に、先行技術の位
置決め工程の方法に比べて、ある場合には20%以上も
集積回路の集積密度を格段増加させることができ、ある
場合には、それは20%以上の増加にも達する。
さらに評しく述べれば、本発明は集積回路の電気接触用
孔に相互接続線ラインを位置決め形成する方法において
、1気接触用孔が作られたときに下記段階、すなわち −相互接続ラインが作られるべき4電層な完全な集積回
路の上に付着する段階と。
−その浮き彫り、丁なわち、盛り上り (relief )を消去するとともに平担な表面を持
つ絶縁1−を導電層上に付sjる段階と。
−絶、縁材料が電気接触用孔の場所にのみ残るように絶
縁層をエツチングする段階と、−作られるべき相互接続
線をマスクするように集積回路の上に樹脂層を付層する
段階と。
−上記樹脂及び残留絶縁層のない導電層の部分をエツチ
ングする段階と、 −残りの絶縁層および樹脂層を除去する段階と、 の各工程が遂行されることを%徴とする前記方法に関す
るものである。
この上記段階の各工程より成る本発明の位置決め形成方
法によれば、電気接触用孔を越える導電層のどんな無用
な重複をも除去され、かくて集積回路の集積密度な増加
させることが可能となる本発明による方法の好適な実施
例に従えば、上記絶縁層は樹脂層である。
もう1つの好適な実施例によれば、上記絶縁層の付着に
続いて、絶縁層はその表面の平担性を改善するように、
層が流動し侍るような温度で熱処理を受ける。
もう1つの有利な本発明の実施例によれば、上記絶縁層
のエツチングは酸素プラズマを用いるドライエツチング
工程を意味する。
本発明をその非制限的な実施例および付図について、以
下に詳しく説明する。
第2図は、例えば集積回路の図示されていないもう1つ
の能動領域に電気接続丁べきMOSトランゾスタのソー
スまたはドレインに対応するドーゾ処理された半4電性
の能動領域12を含む集積回路の部分を示す。在来通り
、能動領域12は5〜10%のリンを含有することのあ
る、全体としてシリカ41!!、縁ノー14によって被
覆される。例えばこのシリカノーの厚さは0.8ミクロ
ンである。シリカ層14は次に能動領域12の電気接触
孔16を作るために、写真食刻技術(photolit
hographicprocess ) 、例えば化学
エツチングによってその上に作られる樹脂マスクを用い
てエツチングする。
電気接触用孔16が作られてから、なるべ(アルミニウ
ム導電層18が既知の方法、例えばマグネトロン・スパ
ッタリングによ′つて完全な集積回路上に付層される。
この導電層18の厚さは一定で、例えは約1ミクロンで
あり、その外形は下にある層に左右される。荷に、それ
は電気接触用孔16のところに空洞20を備えている。
本発明の好適な実施例によれば、絶縁層が平担な表面を
持つように、完全な導電層18の上に在来の方法で付着
される。この絶縁層は、写真食刻技術において従来より
普通に、使用されたもののような樹脂であることが望ま
しい。樹脂絶縁層の場合には、樹脂は写真食刻技術で感
光性樹脂を付層するのに通常用いられる方法〔いわゆる
ワイラー・プロセス(whirler process
 ) 〕による遠心法によって付層させることができる
。使用される粘度の関数として、樹脂層22の流れによ
る最大子たん面を得ることを可能にする温度での樹脂の
付着に続いて、好都合に熱処理が行われる。
例えば、感光性樹脂は150〜200 ’Cの温度まで
加熱することができる。
この位置決め形成方法の次の段階は、第6図に示される
通り、電気接触用孔16の場所に、すなわち導電層18
の空洞20の領域にのみ絶縁材料を残すように、特定の
樹脂絶縁層22をエツチングすることから成る。例えば
、エツチングは酸素プラズマを用いるrライエッチング
工程によって行われる。
樹脂層22のエツチング工程に続き、第2の感光性樹脂
層24がコーティングによって付着され、この樹脂層2
4の中に在来の写真食刻技術により、すなわち、相互接
続線1Saをマスキングすることにより作られるべき相
互接続の像が生成される。
第4図に示される通り、本発明の位置決め形成方法の次
の段階の工程は、樹脂層24のない、そして導電層18
の部分および残留している樹脂絶縁層22のない導電層
18の部分をエツチングすることから成り、この場合に
、樹脂層24および残留樹脂絶縁層22はエツチング工
程用のマスクとして働く。この工程は、アルミニウム導
電層18の場合にリン酸を含む溶液の中で化学エツチン
グすることによって等方性で行われる。寸法が微小であ
る場合は、例えばCC1,のような化合物から作られた
プラズマを用いる異方性エツチング工程の使用が望まし
い。
本発明の位置決め形成方法における最後の段階の工程は
、例えば酸素プラズマを用いて、なおも残在している樹
脂層24および樹脂絶縁層22を除去することから成る
。得られた構造物は第5図に示されている。
上述の本発明による位置決め形成方法は、電気接触用孔
16に配設された導電層18の部分、及び、能動領域1
2を集積回路における他の能動領域に接続するための相
互接線に相当する導電層の部分18のみはそのまま残し
て置くことを可能にするものであり、導電層を先行技術
の位置決め工程に比べて、導電層を必要最小限の程度ま
で減少せしめることにより、集積回路の集積密度を大幅
に増大することができる、という優れた効果が得られる
この集積密度の増加については、それぞれ先行技術およ
び本発明に従った場合において、接触用孔を画定するマ
スクと対照された、相互接続線を画定するだめのマスク
の典型的な配置構成を示す第6図と第7図によって、説
明される。前述の工程は、電気接触用孔27の接続を形
成する接続線26のそれに近い間隔、つまり、幅近くf
で相互接続線250間隔d)l減少させることができる
【図面の簡単な説明】
第1図は集積回路の電気接触用孔に相互接続線ラインを
位置決めして形成する先行技術の手順を示″″fvfr
面図、第2図から第5図までは本発明による位置決め形
成方法における、いろいろな段階の工程な示す図、第6
図および第7図はそれぞれ先行技術および本発明による
相互接続線を画定するためのマスクの典型的な配[tn
il造を示す。 符号の説明: 2−集積回路;4.12−半導′鑞性を有する能動領域
;6−酸化物層;8,16,27−電気接触用孔;10
,18,18a、・ン5,26−相互接続線(導電層)
;14−シリカ等の絶縁層;2〇−空洞;22−樹脂絶
縁層;24−感光性樹脂層 代理人 浅 村   皓 −〜      つ 手続補正書(自発) 昭和58年5 月2Q日 特許庁長官殿 1、事件の表示 昭和58年特許願第66286  号 3、補正をする者 事件との関係 特許出願人 住  所 氏  名 (名称)    コ之ツサリア タ レネルヤー アト
ミーク4、代理人 5、補正命令の日付 昭和  年  月  日 明細書の浄書 (内容に変更なし)

Claims (1)

  1. 【特許請求の範囲】 (1)  集積回路の′電気接触用孔に相互接続−を位
    置決めして形成する方法において、電気接触用孔が作ら
    れたときに下記段階、すなわち、 a、相互接続線が作られるべき導電層を完全な集積回路
    の上に付着する段階、 b、上記導電層における盛り上りを消去するとともに平
    担な表面を持つ絶縁層を、上記4離層上に付着する段階
    、 C0絶縁材料が電気接触用孔の場所にのみ残るように絶
    縁層をエツチングする段階、 49作られるべき相互接続線をマスク蚊るように集積回
    路の上に樹脂#を付着する段階、e、上記樹脂1−も残
    留絶縁層もない、導電層の部分をエツチングする段階、 f、残りの絶縁I−および樹脂層を除去する段階、の各
    工程が遂行されることを特徴とする前記位置決め形成方
    法。 (2、特許請求の範囲第1項記載の方法において。 前記絶縁層が樹脂層であることを特徴とする集積回路の
    電気接触用孔に相互接続線を位置決め形成する方法。 (3)特許請求の範囲第1項記載の方法において。 前記絶縁層の付着に続いて、絶縁層がその表面の平担性
    を改善するために流動することができる温度で熱処理を
    受けることを特徴とする集積回路の′rt気接触用孔に
    相互接続i15!を位置決め形成する方法。 (4)  特許請求の範囲第1項記載の方法において、
    前記絶縁層をエツチングするために酸素ゾラズマを用い
    るドライエツチング工程が使われることを特徴とする集
    積回路の電気接触用孔に相互接続線を位置決め形成する
    方法。 (5)特許請求の範囲第1項記載の方法において、前記
    導電層をエツチングするために等方性化学エツチング工
    程が使われることを%徴とする東積回路の電気接触用孔
    に相互接続線を位置決め形成する方法。 (6)特許請求の範囲第1項記載の方法において、前記
    4電ノーをエツチングするためにプラズマによる灰等方
    性エッチング工程が使われることを特徴とする集積回路
    の電気接触用孔に相互接続線を位置決め形成する方法。
JP58066286A 1982-04-14 1983-04-14 集積回路の電気接触用孔への相互接続線の位置決め形成方法 Pending JPS58191451A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8206409A FR2525389A1 (fr) 1982-04-14 1982-04-14 Procede de positionnement d'une ligne d'interconnexion sur un trou de contact electrique d'un circuit integre
FR8206409 1982-04-14

Publications (1)

Publication Number Publication Date
JPS58191451A true JPS58191451A (ja) 1983-11-08

Family

ID=9273015

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58066286A Pending JPS58191451A (ja) 1982-04-14 1983-04-14 集積回路の電気接触用孔への相互接続線の位置決め形成方法

Country Status (5)

Country Link
US (1) US4505030A (ja)
EP (1) EP0091870B1 (ja)
JP (1) JPS58191451A (ja)
DE (1) DE3361968D1 (ja)
FR (1) FR2525389A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02153530A (ja) * 1988-12-05 1990-06-13 Mitsubishi Electric Corp 半導体装置の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2608839B1 (fr) * 1986-12-23 1989-04-21 Labo Electronique Physique Procede de realisation d'interconnexions et de croisements entre niveaux de metallisation d'un circuit integre
US4997781A (en) * 1987-11-24 1991-03-05 Texas Instruments Incorporated Method of making planarized EPROM array
US4822753A (en) * 1988-05-09 1989-04-18 Motorola, Inc. Method for making a w/tin contact
IT1225623B (it) * 1988-10-20 1990-11-22 Sgs Thomson Microelectronics Formazione di contatti autoallineati senza l'impiego di una relativa maschera
US5496771A (en) * 1994-05-19 1996-03-05 International Business Machines Corporation Method of making overpass mask/insulator for local interconnects
CN110572948B (zh) * 2019-09-26 2024-06-18 深圳明阳电路科技股份有限公司 一种激光雕刻线路板及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55113344A (en) * 1979-02-23 1980-09-01 Hitachi Ltd Electrode wiring and its manufacture

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3518751A (en) * 1967-05-25 1970-07-07 Hughes Aircraft Co Electrical connection and/or mounting arrays for integrated circuit chips
FR1593881A (ja) * 1967-12-12 1970-06-01
BE758160A (fr) * 1969-10-31 1971-04-01 Fairchild Camera Instr Co Structure metallique a couches multiples et procede de fabrication d'une telle structure
US4026742A (en) * 1972-11-22 1977-05-31 Katsuhiro Fujino Plasma etching process for making a microcircuit device
DE2315710C3 (de) * 1973-03-29 1975-11-13 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Verfahren zum Herstellen einer Halbleiteranordnung
DE2426731A1 (de) * 1974-06-01 1975-12-11 Claas Maschf Gmbh Geb Vorrichtung zum verteilen und auflockern der von den hordenschuettlern eines maehdreschers bewegten strohmatte
JPS5222071A (en) * 1975-08-13 1977-02-19 Hitachi Ltd Method of selective etching of film of polyamide resin
US4185294A (en) * 1975-12-10 1980-01-22 Tokyo Shibaura Electric Co., Ltd. Semiconductor device and a method for manufacturing the same
FR2388410A1 (fr) * 1977-04-20 1978-11-17 Thomson Csf Procede de realisation de transistors a effet de champ de type mos, et transistors realises selon un tel procede
DE2730819A1 (de) * 1977-07-07 1979-01-25 Siemens Ag Plasma-aetzverfahren
US4289834A (en) * 1977-10-20 1981-09-15 Ibm Corporation Dense dry etched multi-level metallurgy with non-overlapped vias
FR2428915A1 (fr) * 1978-06-14 1980-01-11 Fujitsu Ltd Procede de fabrication d'un dispositif a semi-conducteurs
JPS6043656B2 (ja) * 1979-06-06 1985-09-30 株式会社東芝 半導体装置の製造方法
US4295924A (en) * 1979-12-17 1981-10-20 International Business Machines Corporation Method for providing self-aligned conductor in a V-groove device
US4357369A (en) * 1981-11-10 1982-11-02 Rca Corporation Method of plasma etching a substrate
US4370196A (en) * 1982-03-25 1983-01-25 Rca Corporation Anisotropic etching of aluminum

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55113344A (en) * 1979-02-23 1980-09-01 Hitachi Ltd Electrode wiring and its manufacture

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02153530A (ja) * 1988-12-05 1990-06-13 Mitsubishi Electric Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
FR2525389A1 (fr) 1983-10-21
EP0091870A1 (fr) 1983-10-19
US4505030A (en) 1985-03-19
EP0091870B1 (fr) 1986-01-29
DE3361968D1 (en) 1986-03-13
FR2525389B1 (ja) 1985-01-18

Similar Documents

Publication Publication Date Title
US4440804A (en) Lift-off process for fabricating self-aligned contacts
US6426268B1 (en) Thin film resistor fabrication method
JPS6260812B2 (ja)
JPH027544A (ja) 柱の整合及び製造工程
JP2839376B2 (ja) 半導体装置の製造方法
JPS58191451A (ja) 集積回路の電気接触用孔への相互接続線の位置決め形成方法
KR900001652B1 (ko) 반도체 장치 및 그 제조방법
JP3321864B2 (ja) 半導体装置とその製法
JPH11509691A (ja) 肉厚導体を有するモノリシックマイクロ波回路の製造方法
JPS58184741A (ja) 半導体装置の製造方法
JPS62109341A (ja) 半導体装置の製造方法
JP3623377B2 (ja) 半導体装置の製造方法
JPS6214095B2 (ja)
JPH02267941A (ja) 突起電極の形成方法
JPS6252474B2 (ja)
JP3021711B2 (ja) 半導体集積回路の製造方法
JPS60105254A (ja) プレ−ナ−素子形成方法
JPS63202953A (ja) 半導体装置の製造方法
JPS6134956A (ja) 配線層の形成方法
JPS5966150A (ja) 半導体装置およびその製造方法
JP2928953B2 (ja) 薄膜装置
JP2534496B2 (ja) 半導体装置の製造方法
JPS63204742A (ja) 半導体装置の製造方法
JPH02199835A (ja) 半導体集積回路装置の製造方法
JPS6020523A (ja) 電子装置