JPS5813046B2 - ヒステリシスゲ−ト回路 - Google Patents
ヒステリシスゲ−ト回路Info
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- JPS5813046B2 JPS5813046B2 JP51008474A JP847476A JPS5813046B2 JP S5813046 B2 JPS5813046 B2 JP S5813046B2 JP 51008474 A JP51008474 A JP 51008474A JP 847476 A JP847476 A JP 847476A JP S5813046 B2 JPS5813046 B2 JP S5813046B2
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- JP
- Japan
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- transistor
- npn transistor
- collector
- npn
- resistor
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
- H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
- H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
- H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
- H03K3/2893—Bistables with hysteresis, e.g. Schmitt trigger
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はヒステリシス・ゲート回路、詳しくは集積回路
に適した簡易型ヒステリシス・ゲート回路に関するもの
である。
に適した簡易型ヒステリシス・ゲート回路に関するもの
である。
従来ヒステリシス・ゲート回路は部品数が多く複雑でか
つそれに比例して消費電力も高い。
つそれに比例して消費電力も高い。
又ゲート回路に使用する回路素子（トランジスタ等）の
製造バラツキや電源電圧変動により閾値電圧”Ｈ１レベ
ル（以下ＶＴＲと略す）及び゛Ｌ″レベル（以下ＶＴＬ
と略す）が変化してしまうという欠点があった。
製造バラツキや電源電圧変動により閾値電圧”Ｈ１レベ
ル（以下ＶＴＲと略す）及び゛Ｌ″レベル（以下ＶＴＬ
と略す）が変化してしまうという欠点があった。
本発明はヒステリシス・ゲート回路の複雑さ、消費電力
、及び回路素子のバラツキ、電源電圧の変動によるＶＴ
Ｈ・ＶＴＬの変化という欠点を改善したものである。
、及び回路素子のバラツキ、電源電圧の変動によるＶＴ
Ｈ・ＶＴＬの変化という欠点を改善したものである。
以下本発明を実施例をもって詳述する。
第１図は本発明によるヒステリシス・ゲ一ト回路の実施
例を示す。
例を示す。
トランジスタ１，２はエミツタ接地ＮＰＮ−ランジスタ
、トランジスタ３はベース接地のＰＮＰ｝ランジスクで
ある。
、トランジスタ３はベース接地のＰＮＰ｝ランジスクで
ある。
まずヒステリシス・ゲート回路の動作について記述する
。
。
最初人力Ｖｉｎが″０′の場合ＮＰＮトランジスタ１は
カットオフの状態であるためエミツタを電流供給源に接
続したＰＮＰトランジスタ３より供給される電流はＮＰ
Ｎ−ランジスタ２のベース電流となり出力Ｖｏｕｔは”
０′の状態にある。
カットオフの状態であるためエミツタを電流供給源に接
続したＰＮＰトランジスタ３より供給される電流はＮＰ
Ｎ−ランジスタ２のベース電流となり出力Ｖｏｕｔは”
０′の状態にある。
今ＮＰＮトランジスタを飽和領域において使用した場合
を考えると抵抗５の１端が接地されている状態となる（
コレクターエミツク間電圧は無視）。
を考えると抵抗５の１端が接地されている状態となる（
コレクターエミツク間電圧は無視）。
次に除々に人力電圧を上げてゆくと抵抗４．５の比でＶ
ＴＨが決まるためＮＰＮトランジスタ１のベース電位が
ＶＢＥ以上になるよう入力電圧が上昇するとＮＰＮ−ラ
ンジスタ１がオフからオンの状態に変わる。
ＴＨが決まるためＮＰＮトランジスタ１のベース電位が
ＶＢＥ以上になるよう入力電圧が上昇するとＮＰＮ−ラ
ンジスタ１がオフからオンの状態に変わる。
その瞬間ＰＮＰトランジスタ３からＮＰＮトランジスタ
２のベースに供給されていた直流は全てＮＰＮ−ランジ
スタ１に吸い込まれＮＰＮ−ランジスク２はオン状態か
らオフ状態に変わり抵抗５の１端が開放され入力電圧よ
り供給される電流は全て抵抗４を介してＮＰＮ−ランジ
スタ１に流れ更にオンが深くなる。
２のベースに供給されていた直流は全てＮＰＮ−ランジ
スタ１に吸い込まれＮＰＮ−ランジスク２はオン状態か
らオフ状態に変わり抵抗５の１端が開放され入力電圧よ
り供給される電流は全て抵抗４を介してＮＰＮ−ランジ
スタ１に流れ更にオンが深くなる。
この時出力Ｖｏｕｔ（ＮＰＮトランジスタ２のコレクタ
出力）は”０゛の状態より”１”の状態に変化する。
出力）は”０゛の状態より”１”の状態に変化する。
次に入力醒圧が充分上がった状態より減少させた場合Ｎ
ＰＮ−ランジスタ２はカットオフであるため抵抗５の１
端は開放の状態であり入力電圧より抵抗４の両端の電圧
を差し引いた電圧がＮＰＮトランジスタ１のＶＢＥより
低くなるように入力電圧が低くなるとＮＰＮトランジス
タ１はオン状態よりオフ状態に変化しＰＮＰトランジス
タ３より供給されていた電流はＮＰＮトランジスタ２の
ベース電流となりＮＰＮ−ランジスタ１は″１′レベル
より“０″レベルに変化すると共に出力も”１′レベル
より゛０″レベルに変化する。
ＰＮ−ランジスタ２はカットオフであるため抵抗５の１
端は開放の状態であり入力電圧より抵抗４の両端の電圧
を差し引いた電圧がＮＰＮトランジスタ１のＶＢＥより
低くなるように入力電圧が低くなるとＮＰＮトランジス
タ１はオン状態よりオフ状態に変化しＰＮＰトランジス
タ３より供給されていた電流はＮＰＮトランジスタ２の
ベース電流となりＮＰＮ−ランジスタ１は″１′レベル
より“０″レベルに変化すると共に出力も”１′レベル
より゛０″レベルに変化する。
尚上記回路構成においてＮＰＮトランジスタ２は常に飽
和領域内で動作させ電源電圧変動及び製造バラツキによ
る電流増幅率（以下βと略す）のバラツキを考慮しＮＰ
Ｎトランジスタ２の飽和度は５倍位になるよう抵抗４，
５の定数を設計する必要がある。
和領域内で動作させ電源電圧変動及び製造バラツキによ
る電流増幅率（以下βと略す）のバラツキを考慮しＮＰ
Ｎトランジスタ２の飽和度は５倍位になるよう抵抗４，
５の定数を設計する必要がある。
第２図は本発明のヒステリシスを持つ入出力伝達特性の
様子を示す。
様子を示す。
さて本発明によるヒステリシス・ゲート回路は従来のも
のに比らべてつぎのような特徴を有する。
のに比らべてつぎのような特徴を有する。
まず第１に回路素子数が少な＜ＩＣ回路向きであるとい
う事。
う事。
第２に回路の消費する電力は数μＷ程度に小さくする事
が出来る事。
が出来る事。
第３に電源電圧が変動してもＶＴＲ・ＶＴＬは変化しな
い事。
い事。
又ＮＰＮトランジスタ２のβがバラツいてもＶＩＮＶＴ
Ｌは変化しない事。
Ｌは変化しない事。
特に第３の特徴は回路構成した場合電源電圧変動及び素
子のバラツキがあっても常に一定の■１Ｈ・ＶＴＬが得
られるという利点がある。
子のバラツキがあっても常に一定の■１Ｈ・ＶＴＬが得
られるという利点がある。
第３図は本発明の他の実施例でＮＰＮ−ランジスタ１，
２を同図１′，２′で示す如くにコレクタ接地として用
いる回路である。
２を同図１′，２′で示す如くにコレクタ接地として用
いる回路である。
この様にする事によってＩＣ化の際素子間の分離用面積
が減少し集積密度が上げられる利点がある。
が減少し集積密度が上げられる利点がある。
又負荷兼ゲートとして用いるＰＮＰ−ランジスタ３はベ
ース接地として用いる事に限らずベースに任意の電位を
与える構成としても良い事はいうまでもなく、かつＰＮ
Ｐトランジスタ３の代わりとして抵抗を接続する事も出
来る。
ース接地として用いる事に限らずベースに任意の電位を
与える構成としても良い事はいうまでもなく、かつＰＮ
Ｐトランジスタ３の代わりとして抵抗を接続する事も出
来る。
第４図は説明のため第１図をＩｎｔｅｇｒａｔｅｄ・Ｉ
ｎｊｅｃｔｉｏｎ−Ｌｏｇｉｃ（以下ＩＩＬと略す）で
構成した場合のレイアウト図ａと各分離領域におけるＡ
−Ａ’，Ｂ’−Ｂ’からの断面図ｂ，ｃである。
ｎｊｅｃｔｉｏｎ−Ｌｏｇｉｃ（以下ＩＩＬと略す）で
構成した場合のレイアウト図ａと各分離領域におけるＡ
−Ａ’，Ｂ’−Ｂ’からの断面図ｂ，ｃである。
１つの分離領域で６．７．８はＮ形半導体であり９，１
０はＰ形半導体である。
０はＰ形半導体である。
１９は電極用の金属であり抵抗４．５を形成している。
又もう１つの分離領域で１ｌ．１２．１３，１４．１５
はＮ形半導体であり１６，１７．１８はＰ形半導体であ
る，ＰＮＰトランジスタ３は１６（エミツタ）、１２（
ベース）、１７（コレクタ）で形成している。
はＮ形半導体であり１６，１７．１８はＰ形半導体であ
る，ＰＮＰトランジスタ３は１６（エミツタ）、１２（
ベース）、１７（コレクタ）で形成している。
又ＮＰＮトランジスタ１は１８（ベース）、１５（コレ
クタ）でＮＰＮトランジスタ２は１７（ベース）、１４
（コレクタ）で形成し両エミツタは１１で共通になって
いる。
クタ）でＮＰＮトランジスタ２は１７（ベース）、１４
（コレクタ）で形成し両エミツタは１１で共通になって
いる。
本発明の他の実施例を第５図に示す。
すなわち前記ＰＮＰ｝ランジスタ３の代わりに抵抗２１
を用いたものである。
を用いたものである。
なお、以上の各実施例で、ＮＰＮトランジスタ２をマル
チコレクタ（エミツタ）１ランジスタとし、この複数の
コレクタ（エミツタ）の一つを出力端子とした。
チコレクタ（エミツタ）１ランジスタとし、この複数の
コレクタ（エミツタ）の一つを出力端子とした。
他方、ＮＰＮトランジスタ１をマルチコレクタ（エミツ
タ）トランジスタとし、複数のコレクタ（エミツタ）の
一つを出力端子とすれば、ＮＰＮトランジスタ１のコレ
クタ（エミツク）出力を反転させた出力が得られること
は明白である。
タ）トランジスタとし、複数のコレクタ（エミツタ）の
一つを出力端子とすれば、ＮＰＮトランジスタ１のコレ
クタ（エミツク）出力を反転させた出力が得られること
は明白である。
以上の如く本発明を集積回路で構成した場合素子数が少
なく小面積で実現可能となり素子数に比例して消費電力
も減少する特徴を有する。
なく小面積で実現可能となり素子数に比例して消費電力
も減少する特徴を有する。
又閾値電圧は電源電圧変動及び回路素子の製造バラツキ
の影響を受けなく本発明回路を用いた場合閾値電圧は一
定の値が得られ他の回路のインターフェース回路として
使用する事が出き工業上利益が犬である。
の影響を受けなく本発明回路を用いた場合閾値電圧は一
定の値が得られ他の回路のインターフェース回路として
使用する事が出き工業上利益が犬である。
【図面の簡単な説明】
第１図は本発明の簡易型ヒステリシス・ゲート基本回路
図、第２図はその入出力伝達特性を説明する図、第３図
は本発明の他の実施例としてＮＰＮ−ランジスタをコレ
クタ接地として使用した場合のゲート回路図、第４図は
本発明のゲート回路を集積回路で構成した場合の１例で
ありレイアウト図及び各分離領域における断面図である
。 又第５図は他の実施例として抵抗負荷を用いた回路図で
ある。
図、第２図はその入出力伝達特性を説明する図、第３図
は本発明の他の実施例としてＮＰＮ−ランジスタをコレ
クタ接地として使用した場合のゲート回路図、第４図は
本発明のゲート回路を集積回路で構成した場合の１例で
ありレイアウト図及び各分離領域における断面図である
。 又第５図は他の実施例として抵抗負荷を用いた回路図で
ある。
Claims (1)
- １ 第１、第２の抵抗と、エミツク（又はコレクタ）接
地の第１、第２のＮＰＮトランジスタと、ベース接地の
ＰＮＰ−ランジスクとを少なくとも有し、第１、第２の
抵抗を直列に接続し、第１の抵抗の１端を入力端子とし
、第２の抵抗の１端を第１のＮＰＮトランジスタの第１
のコレクク（又はエミツタ）に接続し、第１、第２の抵
抗の接続点を第２のＮＰＮ−ランジスタのベースに接続
し第１のＮＰＮ−ランジスタのベースと第２のＮＰＮト
ランジスタの第１のコレクタ（又はエミツタ）七ＰＮＰ
トランジスタのコレクタを接続し、ＰＮＰ−ランジスタ
のエミツクを電流供給源に接続してなり、さらに上言Δ
ＰＮトランジスタの少なくとも１つは第２のコレクタを
有し、該第２のコレクタを出力端子とすることを特徴と
するヒステリンスゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51008474A JPS5813046B2 (ja) | 1976-01-30 | 1976-01-30 | ヒステリシスゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51008474A JPS5813046B2 (ja) | 1976-01-30 | 1976-01-30 | ヒステリシスゲ−ト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5292466A JPS5292466A (en) | 1977-08-03 |
| JPS5813046B2 true JPS5813046B2 (ja) | 1983-03-11 |
Family
ID=11694098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51008474A Expired JPS5813046B2 (ja) | 1976-01-30 | 1976-01-30 | ヒステリシスゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5813046B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5951075B2 (ja) * | 1980-03-31 | 1984-12-12 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50146455U (ja) * | 1974-05-20 | 1975-12-04 |
-
1976
- 1976-01-30 JP JP51008474A patent/JPS5813046B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5292466A (en) | 1977-08-03 |
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