JPH11307549A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11307549A JPH11307549A JP10111682A JP11168298A JPH11307549A JP H11307549 A JPH11307549 A JP H11307549A JP 10111682 A JP10111682 A JP 10111682A JP 11168298 A JP11168298 A JP 11168298A JP H11307549 A JPH11307549 A JP H11307549A
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Abstract
(57)【要約】
【課題】 ｉ線ステッパを用いて高スループットで且つ
ＥＢ露光並みに微細なパターニングを行なえるようにす
る。 【解決手段】 基板１１上に、ＥＢ露光用の第１のレジ
スト膜１３とバッファ膜１４とｉ線露光用の第２のレジ
スト膜１５とを順次塗布し、その後、第２のレジスト膜
１５及びバッファ膜１４にパターンニングを行なって第
１の開口部１５ａを形成する。次に、第２のレジスト膜
１５をマスクとして第１のレジスト膜１３に対してドラ
イエッチングを行なって、第１のレジスト膜１３に第２
のレジスト膜１５のパターンが転写された第２の開口部
１３ａを形成する。次に、第１のレジスト膜１３の全面
に、該第１のレジスト膜１３とミキシング層１７を形成
する化学増幅型の第３のレジスト膜１６を塗布する。こ
れにより、第２の開口部１３ａの壁面がミキシング層１
７に覆われて該第２の開口部１３ａの開口幅が縮小され
る。
ＥＢ露光並みに微細なパターニングを行なえるようにす
る。 【解決手段】 基板１１上に、ＥＢ露光用の第１のレジ
スト膜１３とバッファ膜１４とｉ線露光用の第２のレジ
スト膜１５とを順次塗布し、その後、第２のレジスト膜
１５及びバッファ膜１４にパターンニングを行なって第
１の開口部１５ａを形成する。次に、第２のレジスト膜
１５をマスクとして第１のレジスト膜１３に対してドラ
イエッチングを行なって、第１のレジスト膜１３に第２
のレジスト膜１５のパターンが転写された第２の開口部
１３ａを形成する。次に、第１のレジスト膜１３の全面
に、該第１のレジスト膜１３とミキシング層１７を形成
する化学増幅型の第３のレジスト膜１６を塗布する。こ
れにより、第２の開口部１３ａの壁面がミキシング層１
７に覆われて該第２の開口部１３ａの開口幅が縮小され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、ゲート長又は配線幅が０．１μｍ〜０．２μｍ程度
にまで微細化される半導体装置の製造方法に関する。
に、ゲート長又は配線幅が０．１μｍ〜０．２μｍ程度
にまで微細化される半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、ますます進展する高度情報化社会
に向けて、未だ広大な周波数資源を有する、周波数が３
０ＧＨｚ以上のミリ波帯域の、マルチメディア移動体通
信、無線ＬＡＮ及び自動車衝突防止用レーダー等への応
用が期待されている。動作周波数にミリ波帯域を用いる
超高周波デバイスの実現にはゲート長の短縮が必須であ
り、具体的には０．１μｍ〜０．２μｍ程度のゲート形
成方法を確立する必要がある。ところが、ゲート長を短
縮するとゲート抵抗が上昇するため、このような短ゲー
ト長化は高周波帯域におけるゲインの低下やノイズ特性
の劣化の一因となる。短ゲート長化と低ゲート抵抗化と
の双方を実現する手段としてゲートの基板面に接触する
下部を微細化すると共に上部の断面積を大きくする、い
わゆるＴ型形状又はマッシュルーム形状のゲート構造が
有効であり、超高周波用電界効果型トランジスタ（ＦＥ
Ｔ）において広く用いられている。
に向けて、未だ広大な周波数資源を有する、周波数が３
０ＧＨｚ以上のミリ波帯域の、マルチメディア移動体通
信、無線ＬＡＮ及び自動車衝突防止用レーダー等への応
用が期待されている。動作周波数にミリ波帯域を用いる
超高周波デバイスの実現にはゲート長の短縮が必須であ
り、具体的には０．１μｍ〜０．２μｍ程度のゲート形
成方法を確立する必要がある。ところが、ゲート長を短
縮するとゲート抵抗が上昇するため、このような短ゲー
ト長化は高周波帯域におけるゲインの低下やノイズ特性
の劣化の一因となる。短ゲート長化と低ゲート抵抗化と
の双方を実現する手段としてゲートの基板面に接触する
下部を微細化すると共に上部の断面積を大きくする、い
わゆるＴ型形状又はマッシュルーム形状のゲート構造が
有効であり、超高周波用電界効果型トランジスタ（ＦＥ
Ｔ）において広く用いられている。
【０００３】以下、従来のＴ型ゲート電極を有する半導
体装置の製造方法について図面を参照しながら説明す
る。なお、本願においては、Ｔ型形状を有するＴ型ゲー
ト電極の低抵抗化を図るために相対的に大きく形成され
ている上部側を頂部と呼び、該頂部から下方に延び、短
ゲート長化を図るために相対的に小さく形成されている
下部側を脚部と呼ぶこととする。
体装置の製造方法について図面を参照しながら説明す
る。なお、本願においては、Ｔ型形状を有するＴ型ゲー
ト電極の低抵抗化を図るために相対的に大きく形成され
ている上部側を頂部と呼び、該頂部から下方に延び、短
ゲート長化を図るために相対的に小さく形成されている
下部側を脚部と呼ぶこととする。
【０００４】図８は従来の多層レジストに電子線（Ｅｌ
ｅｃｔｒｏｎ Ｂｅａｍ；以下、ＥＢと略称する。）露
光を用いたＴ型ゲート電極の製造方法の工程順の断面構
成を示している。ここではＥＢレジストに、それぞれ一
般的であって、感度が互いに異なる２層のポリメチルメ
タクリレート（以下、ＰＭＭＡと略称する。）を用いた
例を示す。
ｅｃｔｒｏｎ Ｂｅａｍ；以下、ＥＢと略称する。）露
光を用いたＴ型ゲート電極の製造方法の工程順の断面構
成を示している。ここではＥＢレジストに、それぞれ一
般的であって、感度が互いに異なる２層のポリメチルメ
タクリレート（以下、ＰＭＭＡと略称する。）を用いた
例を示す。
【０００５】まず、図８（ａ）に示すように、半導体基
板１０１上に、高分子量で且つ低感度のＰＭＭＡからな
る下層のレジスト膜１０２と、低分子量で且つ高感度の
ＰＭＭＡからなる上層のレジスト膜１０３とを順次塗布
する。その後、図８（ｂ）に示すように、上層のレジス
ト膜１０３におけるゲート電極の頂部形成領域１０３ａ
に対して１回目のＥＢ露光を行ない、図８（ｃ）に示す
ように、上層のレジスト膜１０３に対して現像を行なう
ことにより、上層のレジスト膜１０３に頂部形成領域１
０３ａのレジストが除去されてなる開口部１０３ｂを形
成する。
板１０１上に、高分子量で且つ低感度のＰＭＭＡからな
る下層のレジスト膜１０２と、低分子量で且つ高感度の
ＰＭＭＡからなる上層のレジスト膜１０３とを順次塗布
する。その後、図８（ｂ）に示すように、上層のレジス
ト膜１０３におけるゲート電極の頂部形成領域１０３ａ
に対して１回目のＥＢ露光を行ない、図８（ｃ）に示す
ように、上層のレジスト膜１０３に対して現像を行なう
ことにより、上層のレジスト膜１０３に頂部形成領域１
０３ａのレジストが除去されてなる開口部１０３ｂを形
成する。
【０００６】次に、図８（ｄ）に示すように、下層のレ
ジスト膜１０２のゲート電極の脚部形成領域１０２ａに
対して２回目のＥＢ露光を行なった後、図９（ａ）に示
すように、下層のレジスト膜１０２に対して現像を行な
って、下層のレジスト膜１０２に脚部形成領域１０２ａ
のレジストが除去されてなる開口部１０２ｂを形成す
る。これにより、上層のレジスト膜１０３の開口部１０
３ｂ及び下層のレジスト膜１０２の開口部１０２ｂにＴ
型のゲート電極形成用のレジストパターンが得られる。
ジスト膜１０２のゲート電極の脚部形成領域１０２ａに
対して２回目のＥＢ露光を行なった後、図９（ａ）に示
すように、下層のレジスト膜１０２に対して現像を行な
って、下層のレジスト膜１０２に脚部形成領域１０２ａ
のレジストが除去されてなる開口部１０２ｂを形成す
る。これにより、上層のレジスト膜１０３の開口部１０
３ｂ及び下層のレジスト膜１０２の開口部１０２ｂにＴ
型のゲート電極形成用のレジストパターンが得られる。
【０００７】次に、図９（ｂ）に示すように、半導体基
板１０１の上に全面にわたって金属膜１０４Ａを蒸着
し、続いて、上層のレジスト膜１０３及び下層のレジス
ト膜１０２をリフトオフすることにより、金属膜１０４
ＡからなるＴ型ゲート電極１０４Ｂを得る。
板１０１の上に全面にわたって金属膜１０４Ａを蒸着
し、続いて、上層のレジスト膜１０３及び下層のレジス
ト膜１０２をリフトオフすることにより、金属膜１０４
ＡからなるＴ型ゲート電極１０４Ｂを得る。
【０００８】
【発明が解決しようとする課題】しかしながら、前記従
来のＴ型ゲート電極を有する半導体装置の製造方法には
以下に示す２つの問題がある。
来のＴ型ゲート電極を有する半導体装置の製造方法には
以下に示す２つの問題がある。
【０００９】第１に、レジストの露光にＥＢ露光を用い
ているため、このＥＢ露光用の装置には非常に大きな投
資が必要であり、また、スループットも小さいという問
題がある。
ているため、このＥＢ露光用の装置には非常に大きな投
資が必要であり、また、スループットも小さいという問
題がある。
【００１０】第２に、レジストプロセスにおいてゲート
長を決定するのはＰＭＭＡからなるレジストの開口幅で
ある。ところが、ＰＭＭＡはドライエッチングに対する
耐性が低いため、ウェットプロセス時のはっ水防止等を
目的とするドライエッチングを行なうと、エッチング速
度が大きいためゲート長が大きくなるという問題があ
る。さらに、金属をＰＭＭＡ上に蒸着する際に、該ＰＭ
ＭＡは耐熱性が低いため、パターン開口部で熱変形を起
こすという問題がある。
長を決定するのはＰＭＭＡからなるレジストの開口幅で
ある。ところが、ＰＭＭＡはドライエッチングに対する
耐性が低いため、ウェットプロセス時のはっ水防止等を
目的とするドライエッチングを行なうと、エッチング速
度が大きいためゲート長が大きくなるという問題があ
る。さらに、金属をＰＭＭＡ上に蒸着する際に、該ＰＭ
ＭＡは耐熱性が低いため、パターン開口部で熱変形を起
こすという問題がある。
【００１１】本発明は、ｉ線ステッパを用いて、高スル
ープットで且つＥＢ露光並みの微細なパターンニングを
行なえるようにすることを目的とする。
ープットで且つＥＢ露光並みの微細なパターンニングを
行なえるようにすることを目的とする。
【００１２】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体装置の微細パターンの形成に、
（１） 紫外線（ｉ線）に対して感度を持たないレジス
ト膜を基板上に塗布する工程と、（２） レジスト膜の
上にバッファ膜及び紫外線に対して感度を持つ転写用レ
ジスト膜を塗布し、その後、紫外線を用いて転写用レジ
スト膜に開口パターンを形成し且つレジスト膜に該開口
パターンを転写する工程と、（３） 転写用レジスト膜
を除去した後、転写された開口パターンを含むレジスト
膜の全面に化学増幅型で且つ紫外線に対して感度を持つ
ミキシング層形成用レジスト膜を塗布することにより、
レジスト膜とミキシング層形成用レジスト膜との界面に
ミキシング層を形成する工程とを備えている。
め、本発明は、半導体装置の微細パターンの形成に、
（１） 紫外線（ｉ線）に対して感度を持たないレジス
ト膜を基板上に塗布する工程と、（２） レジスト膜の
上にバッファ膜及び紫外線に対して感度を持つ転写用レ
ジスト膜を塗布し、その後、紫外線を用いて転写用レジ
スト膜に開口パターンを形成し且つレジスト膜に該開口
パターンを転写する工程と、（３） 転写用レジスト膜
を除去した後、転写された開口パターンを含むレジスト
膜の全面に化学増幅型で且つ紫外線に対して感度を持つ
ミキシング層形成用レジスト膜を塗布することにより、
レジスト膜とミキシング層形成用レジスト膜との界面に
ミキシング層を形成する工程とを備えている。
【００１３】具体的には、本発明に係る第１の半導体装
置の製造方法は、半導体基板の上に、頂部と該頂部から
下方に延びる脚部とからなるＴ型のゲート電極を形成す
る半導体装置の製造方法であって、半導体基板の上に紫
外線に対して反応しない第１のレジスト膜を塗布する工
程と、第１のレジスト膜の上に、該第１のレジスト膜と
該第１のレジスト膜の上に塗布される第２のレジスト膜
とが互いに混合することを防止するバッファ膜を形成す
る工程と、バッファ膜の上に紫外線に対して反応する第
２のレジスト膜を塗布する工程と、第２のレジスト膜に
対して紫外線を照射することにより、第２のレジスト膜
をパターンニングした後、パターンニングされた第２の
レジスト膜を現像することにより、第２のレジスト膜に
第１の開口部を形成する工程と、バッファ膜における第
２のレジスト膜の第１の開口部に露出する領域を除去す
る工程と、第２のレジスト膜及びバッファ膜をマスクと
して第１のレジスト膜に対してエッチングを行なうこと
により、第１のレジスト膜に第２のレジスト膜の第１の
開口部が転写された第２の開口部を形成する工程と、第
２のレジスト膜及びバッファ膜を除去した後、半導体基
板の上に全面にわたって紫外線に対して反応する第３の
レジスト膜を塗布することにより、第１のレジスト膜と
第３のレジスト膜との界面に、該第１のレジスト膜と該
第３のレジスト膜とが混合してなるミキシング層を形成
する工程と、第３のレジスト膜に対して紫外線を照射す
ることにより、第３のレジスト膜をパターンニングした
後、パターンニングされた第３のレジスト膜を現像する
ことにより、第３のレジスト膜にゲート電極の頂部形成
領域となる上層開口部を形成すると共に、第１のレジス
ト膜の第２の開口部の壁面がミキシング層により覆わ
れ、ゲート電極の脚部形成領域となる下層開口部を形成
する工程と、半導体基板の上における下層開口部及び上
層開口部に導体膜を充填することにより、導体膜からな
るＴ型のゲート電極を形成する工程とを備えている。
置の製造方法は、半導体基板の上に、頂部と該頂部から
下方に延びる脚部とからなるＴ型のゲート電極を形成す
る半導体装置の製造方法であって、半導体基板の上に紫
外線に対して反応しない第１のレジスト膜を塗布する工
程と、第１のレジスト膜の上に、該第１のレジスト膜と
該第１のレジスト膜の上に塗布される第２のレジスト膜
とが互いに混合することを防止するバッファ膜を形成す
る工程と、バッファ膜の上に紫外線に対して反応する第
２のレジスト膜を塗布する工程と、第２のレジスト膜に
対して紫外線を照射することにより、第２のレジスト膜
をパターンニングした後、パターンニングされた第２の
レジスト膜を現像することにより、第２のレジスト膜に
第１の開口部を形成する工程と、バッファ膜における第
２のレジスト膜の第１の開口部に露出する領域を除去す
る工程と、第２のレジスト膜及びバッファ膜をマスクと
して第１のレジスト膜に対してエッチングを行なうこと
により、第１のレジスト膜に第２のレジスト膜の第１の
開口部が転写された第２の開口部を形成する工程と、第
２のレジスト膜及びバッファ膜を除去した後、半導体基
板の上に全面にわたって紫外線に対して反応する第３の
レジスト膜を塗布することにより、第１のレジスト膜と
第３のレジスト膜との界面に、該第１のレジスト膜と該
第３のレジスト膜とが混合してなるミキシング層を形成
する工程と、第３のレジスト膜に対して紫外線を照射す
ることにより、第３のレジスト膜をパターンニングした
後、パターンニングされた第３のレジスト膜を現像する
ことにより、第３のレジスト膜にゲート電極の頂部形成
領域となる上層開口部を形成すると共に、第１のレジス
ト膜の第２の開口部の壁面がミキシング層により覆わ
れ、ゲート電極の脚部形成領域となる下層開口部を形成
する工程と、半導体基板の上における下層開口部及び上
層開口部に導体膜を充填することにより、導体膜からな
るＴ型のゲート電極を形成する工程とを備えている。
【００１４】第１の半導体装置の製造方法によると、基
板上に、紫外線に対して感度を持たない電子線露光用の
第１のレジスト膜とバッファ膜とｉ線露光用の第２のレ
ジスト膜とを順次塗布した後、転写用の第２のレジスト
膜の開口パターンを第１のレジスト膜に転写する。その
後、開口パターンを含む第１のレジスト膜の上に全面
に、該第１のレジスト膜と混合してミキシング層を形成
するミキシング層形成用の第３のレジスト膜を塗布した
後、該第３のレジスト膜に紫外線（ｉ線）を用いたパタ
ーンニング及び現像を行なって、第３のレジスト膜に頂
部用の上層開口部を形成すると共に第１のレジスト膜に
脚部用の下層開口部を形成する。従って、下層開口部の
壁面は、第１のレジスト膜と第３のレジスト膜とが混合
してなるミキシング層に覆われるため、そのミキシング
層の膜厚分だけ下層開口部の開口幅が小さくなるので、
ＥＢ露光を用いることなく、該開口幅をＥＢ露光並みに
微細化できる。さらに、第１のレジスト膜と第２のレジ
スト膜との間に第１及び第２のレジスト膜同士が互いに
混合することを防止するバッファ膜を形成するため、第
１のレジスト膜の第２の開口部の形状が崩れることがな
い。
板上に、紫外線に対して感度を持たない電子線露光用の
第１のレジスト膜とバッファ膜とｉ線露光用の第２のレ
ジスト膜とを順次塗布した後、転写用の第２のレジスト
膜の開口パターンを第１のレジスト膜に転写する。その
後、開口パターンを含む第１のレジスト膜の上に全面
に、該第１のレジスト膜と混合してミキシング層を形成
するミキシング層形成用の第３のレジスト膜を塗布した
後、該第３のレジスト膜に紫外線（ｉ線）を用いたパタ
ーンニング及び現像を行なって、第３のレジスト膜に頂
部用の上層開口部を形成すると共に第１のレジスト膜に
脚部用の下層開口部を形成する。従って、下層開口部の
壁面は、第１のレジスト膜と第３のレジスト膜とが混合
してなるミキシング層に覆われるため、そのミキシング
層の膜厚分だけ下層開口部の開口幅が小さくなるので、
ＥＢ露光を用いることなく、該開口幅をＥＢ露光並みに
微細化できる。さらに、第１のレジスト膜と第２のレジ
スト膜との間に第１及び第２のレジスト膜同士が互いに
混合することを防止するバッファ膜を形成するため、第
１のレジスト膜の第２の開口部の形状が崩れることがな
い。
【００１５】本発明に係る第２の半導体装置の製造方法
は、半導体基板の上に紫外線に対して反応しない第１の
レジスト膜を塗布する工程と、第１のレジスト膜の上
に、該第１のレジスト膜と該第１のレジスト膜の上に塗
布される第２のレジスト膜とが互いに混合することを防
止するバッファ膜を形成する工程と、バッファ膜の上に
紫外線に対して反応する第２のレジスト膜を塗布する工
程と、第２のレジスト膜に対して紫外線を照射すること
により、第２のレジスト膜をパターンニングした後、パ
ターンニングされた第２のレジスト膜を現像することに
より、第２のレジスト膜に第１の開口部を形成する工程
と、バッファ膜における第２のレジスト膜の第１の開口
部に露出する領域を除去する工程と、第２のレジスト膜
及びバッファ膜をマスクとして第１のレジスト膜に対し
てエッチングを行なうことにより、第１のレジスト膜に
第２のレジスト膜の第１の開口部が転写された第２の開
口部を形成する工程と、第２のレジスト膜及びバッファ
膜を除去した後、半導体基板の上に全面にわたって紫外
線に対して反応する第３のレジスト膜を塗布することに
より、第１のレジスト膜と第３のレジスト膜との界面
に、該第１のレジスト膜と該第３のレジスト膜とが混合
してなるミキシング層を形成する工程と、第３のレジス
ト膜を現像することにより、第１のレジスト膜に第２の
開口部の壁面がミキシング層により覆われてなる第３の
開口部を形成する工程と、半導体基板の上における第３
の開口部に導体膜を充填することにより、導体膜からな
る配線パターンを形成する工程とを備えている。
は、半導体基板の上に紫外線に対して反応しない第１の
レジスト膜を塗布する工程と、第１のレジスト膜の上
に、該第１のレジスト膜と該第１のレジスト膜の上に塗
布される第２のレジスト膜とが互いに混合することを防
止するバッファ膜を形成する工程と、バッファ膜の上に
紫外線に対して反応する第２のレジスト膜を塗布する工
程と、第２のレジスト膜に対して紫外線を照射すること
により、第２のレジスト膜をパターンニングした後、パ
ターンニングされた第２のレジスト膜を現像することに
より、第２のレジスト膜に第１の開口部を形成する工程
と、バッファ膜における第２のレジスト膜の第１の開口
部に露出する領域を除去する工程と、第２のレジスト膜
及びバッファ膜をマスクとして第１のレジスト膜に対し
てエッチングを行なうことにより、第１のレジスト膜に
第２のレジスト膜の第１の開口部が転写された第２の開
口部を形成する工程と、第２のレジスト膜及びバッファ
膜を除去した後、半導体基板の上に全面にわたって紫外
線に対して反応する第３のレジスト膜を塗布することに
より、第１のレジスト膜と第３のレジスト膜との界面
に、該第１のレジスト膜と該第３のレジスト膜とが混合
してなるミキシング層を形成する工程と、第３のレジス
ト膜を現像することにより、第１のレジスト膜に第２の
開口部の壁面がミキシング層により覆われてなる第３の
開口部を形成する工程と、半導体基板の上における第３
の開口部に導体膜を充填することにより、導体膜からな
る配線パターンを形成する工程とを備えている。
【００１６】第２の半導体装置の製造方法によると、基
板上に、紫外線に対して感度を持たない電子線露光用の
第１のレジスト膜とバッファ膜とｉ線露光用の第２のレ
ジスト膜とを順次塗布した後、転写用の第２のレジスト
膜の開口パターンを第１のレジスト膜に転写する。その
後、開口パターンを含む第１のレジスト膜の上に全面
に、該第１のレジスト膜と混合してミキシング層を形成
するミキシング層形成用の第３のレジスト膜を塗布した
後、該第３のレジスト膜を露光せずに現像することによ
り、第１のレジスト膜の第２の開口部の壁面がミキシン
グ層により覆われた第３の開口部を形成する。従って、
第３の開口部の壁面は、第１のレジスト膜と第３のレジ
スト膜とが混合してなるミキシング層に覆われるため、
そのミキシング層の膜厚分だけ第３の開口部の開口幅が
小さくなるので、ＥＢ露光を用いることなく、該開口幅
をＥＢ露光並みに微細化できる。さらに、第１のレジス
ト膜と第２のレジスト膜との間に第１及び第２のレジス
ト膜同士が互いに混合することを防止するバッファ膜を
形成するため、第１のレジスト膜の第２の開口部の形状
が崩れることがない。
板上に、紫外線に対して感度を持たない電子線露光用の
第１のレジスト膜とバッファ膜とｉ線露光用の第２のレ
ジスト膜とを順次塗布した後、転写用の第２のレジスト
膜の開口パターンを第１のレジスト膜に転写する。その
後、開口パターンを含む第１のレジスト膜の上に全面
に、該第１のレジスト膜と混合してミキシング層を形成
するミキシング層形成用の第３のレジスト膜を塗布した
後、該第３のレジスト膜を露光せずに現像することによ
り、第１のレジスト膜の第２の開口部の壁面がミキシン
グ層により覆われた第３の開口部を形成する。従って、
第３の開口部の壁面は、第１のレジスト膜と第３のレジ
スト膜とが混合してなるミキシング層に覆われるため、
そのミキシング層の膜厚分だけ第３の開口部の開口幅が
小さくなるので、ＥＢ露光を用いることなく、該開口幅
をＥＢ露光並みに微細化できる。さらに、第１のレジス
ト膜と第２のレジスト膜との間に第１及び第２のレジス
ト膜同士が互いに混合することを防止するバッファ膜を
形成するため、第１のレジスト膜の第２の開口部の形状
が崩れることがない。
【００１７】第１又は第２の半導体装置の製造方法にお
いて、第１のレジスト膜がポリメチルメタクリレート
（ＰＭＭＡ）を含むレジストからなることが好ましい。
いて、第１のレジスト膜がポリメチルメタクリレート
（ＰＭＭＡ）を含むレジストからなることが好ましい。
【００１８】第１又は第２の半導体装置の製造方法にお
いて、バッファ膜がポリジメチルグルタルイミド（ＰＭ
ＧＩ）を含むレジストからなることが好ましい。
いて、バッファ膜がポリジメチルグルタルイミド（ＰＭ
ＧＩ）を含むレジストからなることが好ましい。
【００１９】第１又は第２の半導体装置の製造方法にお
いて、バッファ膜が金属からなることが好ましい。
いて、バッファ膜が金属からなることが好ましい。
【００２０】第１又は第２の半導体装置の製造方法にお
いて、第２のレジスト膜がエチルセロソルブアセテート
とノボラック樹脂とを含むレジストからなることが好ま
しい。
いて、第２のレジスト膜がエチルセロソルブアセテート
とノボラック樹脂とを含むレジストからなることが好ま
しい。
【００２１】第１又は第２の半導体装置の製造方法にお
いて、第３のレジスト膜がプロピレングリコールモノメ
チルエーテルアセテート（ＰＧＭＥＡ）とメタクリル樹
脂とを含むレジストからなることが好ましい。
いて、第３のレジスト膜がプロピレングリコールモノメ
チルエーテルアセテート（ＰＧＭＥＡ）とメタクリル樹
脂とを含むレジストからなることが好ましい。
【００２２】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
の実施形態について図面を参照しながら説明する。
【００２３】図１〜図４は本発明の第１の実施形態に係
る半導体装置の製造方法であって、Ｔ型ゲート電極を持
つ電界効果型トランジスタの製造方法の工程順の断面構
成を示している。まず、図１（ａ）に示すように、例え
ば、上部にＧａＡｓ系の半導体結晶がヘテロ接合されて
なるエピタキシャル層１１ａを有するＧａＡｓからなる
基板１１に、ホウ素（Ｂ）イオン又は酸素（Ｏ）イオン
を注入することにより選択的に素子分離領域１１ｂを形
成する。ここで、素子分離領域１１ｂを形成する代わり
に、該素子分離領域１１ｂに対してメサエッチングを行
なって該素子分離領域１１ｂを除去してもよい。その
後、エピタキシャル層１１ａの上面に、基板１１と、該
基板１１の上面に塗布するレジスト膜との密着性を高め
るためのＳｉＮ等からなり膜厚が約２０ｎｍの絶縁膜１
２を形成する。
る半導体装置の製造方法であって、Ｔ型ゲート電極を持
つ電界効果型トランジスタの製造方法の工程順の断面構
成を示している。まず、図１（ａ）に示すように、例え
ば、上部にＧａＡｓ系の半導体結晶がヘテロ接合されて
なるエピタキシャル層１１ａを有するＧａＡｓからなる
基板１１に、ホウ素（Ｂ）イオン又は酸素（Ｏ）イオン
を注入することにより選択的に素子分離領域１１ｂを形
成する。ここで、素子分離領域１１ｂを形成する代わり
に、該素子分離領域１１ｂに対してメサエッチングを行
なって該素子分離領域１１ｂを除去してもよい。その
後、エピタキシャル層１１ａの上面に、基板１１と、該
基板１１の上面に塗布するレジスト膜との密着性を高め
るためのＳｉＮ等からなり膜厚が約２０ｎｍの絶縁膜１
２を形成する。
【００２４】次に、図１（ｂ）に示すように、ＥＢ露光
用でＰＭＭＡを主成分とする第１のレジスト膜１３を塗
布し、該第１のレジスト膜１３に対して所定のベーキン
グを行なう。第１のレジスト膜１３の膜厚はＴ型ゲート
電極の高さ寸法を規制し、脚部を高さ方向に大きくする
とゲート電極と基板及びオーミック電極間の寄生容量が
低減するため、該膜厚は高周波動作に大きな影響を与え
る。一方、第１のレジスト膜１３の膜厚を厚くし過ぎる
とゲート長とのアスペクト比が大きくなるため、Ｔ型ゲ
ート電極の脚部と頂部との接続が不充分となるので、ゲ
ート抵抗が増加する。従って、本実施形態においては、
第１のレジスト膜１３の膜厚を１００ｎｍ〜２００ｎｍ
程度とする。
用でＰＭＭＡを主成分とする第１のレジスト膜１３を塗
布し、該第１のレジスト膜１３に対して所定のベーキン
グを行なう。第１のレジスト膜１３の膜厚はＴ型ゲート
電極の高さ寸法を規制し、脚部を高さ方向に大きくする
とゲート電極と基板及びオーミック電極間の寄生容量が
低減するため、該膜厚は高周波動作に大きな影響を与え
る。一方、第１のレジスト膜１３の膜厚を厚くし過ぎる
とゲート長とのアスペクト比が大きくなるため、Ｔ型ゲ
ート電極の脚部と頂部との接続が不充分となるので、ゲ
ート抵抗が増加する。従って、本実施形態においては、
第１のレジスト膜１３の膜厚を１００ｎｍ〜２００ｎｍ
程度とする。
【００２５】次に、図１（ｃ）に示すように、第１のレ
ジスト膜１３の上面に、ＥＢ露光用でポリジメチルグル
タルイミド（以下、ＰＭＧＩと略称する。）を主成分と
し、第１のレジスト膜１３と混合しないポジ型レジスト
からなるバッファ膜１４を塗布し、第１のレジスト膜１
３と同様に所定のベーキングを行なう。ここで、バッフ
ァ膜１４の膜厚はパターンニングの精度を上げるには薄
ければ薄い程良い。
ジスト膜１３の上面に、ＥＢ露光用でポリジメチルグル
タルイミド（以下、ＰＭＧＩと略称する。）を主成分と
し、第１のレジスト膜１３と混合しないポジ型レジスト
からなるバッファ膜１４を塗布し、第１のレジスト膜１
３と同様に所定のベーキングを行なう。ここで、バッフ
ァ膜１４の膜厚はパターンニングの精度を上げるには薄
ければ薄い程良い。
【００２６】次に、図１（ｄ）に示すように、バッファ
膜１４の上に、波長が３６５ｎｍの紫外線であるｉ線に
対して感光するポジ型レジストであり、エチルセロソル
ブアセテートとノボラック樹脂とを主成分とするＴＨＭ
Ｒ−ｉｐ３０００からなる転写用レジスト膜としての第
２のレジスト膜１５を塗布する。その後、ｉ線ステッパ
を用いて第２のレジスト膜１５に対して選択的に露光
し、現像液であるテトラメチルアンモニウムハイドロオ
キサイド（以下、ＴＭＡＨと略称する。）を用いて現像
を行なって、第２のレジスト膜１５に、例えば、第１の
開口部１５ａのようにパターンニングを施す。ここで、
現像液のＴＭＡＨはバッファ膜１４に対してもエッチン
グが進行するので、第２のレジスト膜１５と共にバッフ
ァ膜１４にも該第２のレジスト膜１５の第１の開口部１
５ａと同一寸法の開口部が形成されるように現像時間を
調節する。
膜１４の上に、波長が３６５ｎｍの紫外線であるｉ線に
対して感光するポジ型レジストであり、エチルセロソル
ブアセテートとノボラック樹脂とを主成分とするＴＨＭ
Ｒ−ｉｐ３０００からなる転写用レジスト膜としての第
２のレジスト膜１５を塗布する。その後、ｉ線ステッパ
を用いて第２のレジスト膜１５に対して選択的に露光
し、現像液であるテトラメチルアンモニウムハイドロオ
キサイド（以下、ＴＭＡＨと略称する。）を用いて現像
を行なって、第２のレジスト膜１５に、例えば、第１の
開口部１５ａのようにパターンニングを施す。ここで、
現像液のＴＭＡＨはバッファ膜１４に対してもエッチン
グが進行するので、第２のレジスト膜１５と共にバッフ
ァ膜１４にも該第２のレジスト膜１５の第１の開口部１
５ａと同一寸法の開口部が形成されるように現像時間を
調節する。
【００２７】次に、図２（ａ）に示すように、第１の開
口部１５ａを有する第２のレジスト膜１５をマスクと
し、該第１のレジスト膜１３に第１の開口部１５ａと同
一寸法の第２の開口部１３ａが形成されるように、すな
わち転写されるように、第１のレジスト膜１３に対して
Ｏ2 ガスを用いた異方性のドライエッチングを行なう。
口部１５ａを有する第２のレジスト膜１５をマスクと
し、該第１のレジスト膜１３に第１の開口部１５ａと同
一寸法の第２の開口部１３ａが形成されるように、すな
わち転写されるように、第１のレジスト膜１３に対して
Ｏ2 ガスを用いた異方性のドライエッチングを行なう。
【００２８】次に、図２（ｂ）に示すように、第１のレ
ジスト膜１３とバッファ膜１４とが互いに混合しないこ
と及び現像液が互いに異なることを利用して、ｉ線ステ
ッパを用いて第２のレジスト膜１５に対して全面的にｉ
線露光を行ない、続いて、現像液にＴＭＡＨを用いて５
分程度の現像を行なうことにより、第２のレジスト膜１
５及びバッファ膜１４を除去する。
ジスト膜１３とバッファ膜１４とが互いに混合しないこ
と及び現像液が互いに異なることを利用して、ｉ線ステ
ッパを用いて第２のレジスト膜１５に対して全面的にｉ
線露光を行ない、続いて、現像液にＴＭＡＨを用いて５
分程度の現像を行なうことにより、第２のレジスト膜１
５及びバッファ膜１４を除去する。
【００２９】以上の工程により、ＥＢ露光用の第１のレ
ジスト膜１３にＥＢ露光を用いずにパターンニングを施
すことができる。ここで、第２の開口部１３ａの開口幅
はｉ線パターンニングの解像限界で規制される寸法とな
り、通常は０．３５μｍ程度となり、位相シフト法を用
いれば０．２５μｍ程度となる。
ジスト膜１３にＥＢ露光を用いずにパターンニングを施
すことができる。ここで、第２の開口部１３ａの開口幅
はｉ線パターンニングの解像限界で規制される寸法とな
り、通常は０．３５μｍ程度となり、位相シフト法を用
いれば０．２５μｍ程度となる。
【００３０】次に、図２（ｃ）に示すように、基板１１
の上に全面にわたってｉ線露光用で且つミキシング層形
成用の第３のレジスト膜１６を塗布する。ここで、第３
のレジスト膜１６には東京応化（株）製のネガ型レジス
トであるプロピレングリコールモノメチルエーテルアセ
テート（ＰＧＭＥＡ）とメタクリル樹脂とを主成分とす
る商品名ＴＬＯＲ−Ｎ００１（以下、ＴＬＯＲと略称す
る。）を用いる。第３のレジスト膜１６はＴ型ゲート電
極の頂部の高さ寸法を規制し、一般にゲート電極形成用
の金属膜の膜厚はゲート抵抗を低減するために０．５μ
ｍ以上に堆積する必要があり、ここでは第３のレジスト
膜１６の膜厚を０．５μｍ〜１．５μｍ程度としてい
る。なお、このＴＬＯＲは化学増幅型のレジストであっ
て、塗布後にはプリベーキング処理，露光処理，露光後
ベーキング（ＰＥＢ；Ｐｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａ
ｋｉｎｇ）処理及び現像処理を順次行なう必要がある。
の上に全面にわたってｉ線露光用で且つミキシング層形
成用の第３のレジスト膜１６を塗布する。ここで、第３
のレジスト膜１６には東京応化（株）製のネガ型レジス
トであるプロピレングリコールモノメチルエーテルアセ
テート（ＰＧＭＥＡ）とメタクリル樹脂とを主成分とす
る商品名ＴＬＯＲ−Ｎ００１（以下、ＴＬＯＲと略称す
る。）を用いる。第３のレジスト膜１６はＴ型ゲート電
極の頂部の高さ寸法を規制し、一般にゲート電極形成用
の金属膜の膜厚はゲート抵抗を低減するために０．５μ
ｍ以上に堆積する必要があり、ここでは第３のレジスト
膜１６の膜厚を０．５μｍ〜１．５μｍ程度としてい
る。なお、このＴＬＯＲは化学増幅型のレジストであっ
て、塗布後にはプリベーキング処理，露光処理，露光後
ベーキング（ＰＥＢ；Ｐｏｓｔ Ｅｘｐｏｓｕｒｅ Ｂａ
ｋｉｎｇ）処理及び現像処理を順次行なう必要がある。
【００３１】これにより、図２（ｃ）に示すように、第
３のレジスト膜１６を塗布した後のいずれかの処理にお
いて、第３のレジスト膜１６における第１のレジスト膜
１３側に、第３のレジスト膜１６と第１のレジスト膜１
３とが混合してなるミキシング層１７が形成される。こ
のミキシング層１７は第１のレジスト膜１３の第２の開
口部１３ａの壁面にも形成されるため、ミキシング層１
７が形成されることによって、第１のレジスト膜１３に
おける第２の開口部１３ａの開口幅は両壁面を併せて約
１５０ｎｍ〜２００ｎｍ程度小さくなり、その結果、こ
のような開口幅の微細化効果により、通常のｉ線パター
ニングの解像限界である０．３５μｍのパターン幅を
０．１５μｍ程度にまで微細化することができる。
３のレジスト膜１６を塗布した後のいずれかの処理にお
いて、第３のレジスト膜１６における第１のレジスト膜
１３側に、第３のレジスト膜１６と第１のレジスト膜１
３とが混合してなるミキシング層１７が形成される。こ
のミキシング層１７は第１のレジスト膜１３の第２の開
口部１３ａの壁面にも形成されるため、ミキシング層１
７が形成されることによって、第１のレジスト膜１３に
おける第２の開口部１３ａの開口幅は両壁面を併せて約
１５０ｎｍ〜２００ｎｍ程度小さくなり、その結果、こ
のような開口幅の微細化効果により、通常のｉ線パター
ニングの解像限界である０．３５μｍのパターン幅を
０．１５μｍ程度にまで微細化することができる。
【００３２】次に、図２（ｄ）に示すように、第３のレ
ジスト膜１６におけるＴ型ゲート電極の頂部形成領域を
除く領域にｉ線露光を行なってパターンニングを施した
後、所定の現像を行なうことにより、第３のレジスト膜
１６にはＴ型ゲート電極の頂部形成領域となる上層開口
部１６ａが形成されると共に、第１のレジスト膜１３の
第２の開口部１３ａにはその壁面及び周辺部がミキシン
グ層１７に覆われてなり、Ｔ型ゲート電極の微細化され
た脚部形成領域となる下層開口部１７ａが形成される。
ジスト膜１６におけるＴ型ゲート電極の頂部形成領域を
除く領域にｉ線露光を行なってパターンニングを施した
後、所定の現像を行なうことにより、第３のレジスト膜
１６にはＴ型ゲート電極の頂部形成領域となる上層開口
部１６ａが形成されると共に、第１のレジスト膜１３の
第２の開口部１３ａにはその壁面及び周辺部がミキシン
グ層１７に覆われてなり、Ｔ型ゲート電極の微細化され
た脚部形成領域となる下層開口部１７ａが形成される。
【００３３】次に、図３（ａ）に示すように、四フッ化
炭素（ＣＦ4 ）等のガスを用いて、絶縁膜１２における
ミキシング層１７の下層開口部１７ａに露出する領域に
対してドライエッチングを行なうことにより、脚部形成
領域の一部となる開口部１２ａを形成する。その後、Ｏ
2 プラズマを用いて、エピタキシャル層１１ａ上の開口
部１２ａに露出する領域に対して、ドライリセスエッチ
ングの前行程である酸処理時のはっ水防止を目的とする
ドライエッチング行なう。このときに、ミキシング層１
７はＰＭＭＡ単体の場合と比較して、耐熱性と、Ｏ2や
ＣＦ4 等のプラズマに対する耐ドライエッチング性に優
れており、このミキシング層１７によってドライエッチ
ングによる下層開口部１７ａの開口寸法の拡大を防ぐこ
とができる。
炭素（ＣＦ4 ）等のガスを用いて、絶縁膜１２における
ミキシング層１７の下層開口部１７ａに露出する領域に
対してドライエッチングを行なうことにより、脚部形成
領域の一部となる開口部１２ａを形成する。その後、Ｏ
2 プラズマを用いて、エピタキシャル層１１ａ上の開口
部１２ａに露出する領域に対して、ドライリセスエッチ
ングの前行程である酸処理時のはっ水防止を目的とする
ドライエッチング行なう。このときに、ミキシング層１
７はＰＭＭＡ単体の場合と比較して、耐熱性と、Ｏ2や
ＣＦ4 等のプラズマに対する耐ドライエッチング性に優
れており、このミキシング層１７によってドライエッチ
ングによる下層開口部１７ａの開口寸法の拡大を防ぐこ
とができる。
【００３４】次に、図３（ｂ）に示すように、エピタキ
シャル層１１ａに対してドライリセスによるリセスエッ
チングを行なって、エピタキシャル層１１ａに含まれる
ショットキー層を露出させるリセス部１１ｃを形成し、
その後、図３（ｃ）に示すように、ＥＢ蒸着法を用い
て、基板１１上の全面にわたってＴｉ／Ｐｔ／Ａｕ（５
０ｎｍ／５０ｎｍ／４００ｎｍ）からなるＴ型ゲート電
極形成用の金属膜１８Ａを蒸着する。その後、図３
（ｄ）に示すように、第１のレジスト膜１３，ミキシン
グ層１７及び第３のレジスト膜１６をリフトオフするこ
とにより、金属膜１８Ａからなり、頂部１８ａと該頂部
１８ａから下方に延びる脚部１８ｂとから構成されるＴ
型ゲート電極１８Ｂを形成する。
シャル層１１ａに対してドライリセスによるリセスエッ
チングを行なって、エピタキシャル層１１ａに含まれる
ショットキー層を露出させるリセス部１１ｃを形成し、
その後、図３（ｃ）に示すように、ＥＢ蒸着法を用い
て、基板１１上の全面にわたってＴｉ／Ｐｔ／Ａｕ（５
０ｎｍ／５０ｎｍ／４００ｎｍ）からなるＴ型ゲート電
極形成用の金属膜１８Ａを蒸着する。その後、図３
（ｄ）に示すように、第１のレジスト膜１３，ミキシン
グ層１７及び第３のレジスト膜１６をリフトオフするこ
とにより、金属膜１８Ａからなり、頂部１８ａと該頂部
１８ａから下方に延びる脚部１８ｂとから構成されるＴ
型ゲート電極１８Ｂを形成する。
【００３５】次に、図４（ａ）に示すように、エピタキ
シャル層１１ａの上におけるソース・ドレイン電極形成
領域に開口部１９ａをそれぞれ有するレジストパターン
１９を形成した後、ＣＦ4 ガスを用いて絶縁膜１２に対
してドライエッチングを行なって、絶縁膜１２のソース
・ドレイン電極形成領域を除去する。その後、基板１１
の上に全面にわたって、例えば、Ａｕを含む金属膜２０
Ａを蒸着させ、レジストパターン１９をリフトオフする
ことにより、図４（ｂ）に示すように、金属膜２０Ａか
らなるソース電極２０Ｂ及びドレイン電極２０Ｃをそれ
ぞれ形成する。
シャル層１１ａの上におけるソース・ドレイン電極形成
領域に開口部１９ａをそれぞれ有するレジストパターン
１９を形成した後、ＣＦ4 ガスを用いて絶縁膜１２に対
してドライエッチングを行なって、絶縁膜１２のソース
・ドレイン電極形成領域を除去する。その後、基板１１
の上に全面にわたって、例えば、Ａｕを含む金属膜２０
Ａを蒸着させ、レジストパターン１９をリフトオフする
ことにより、図４（ｂ）に示すように、金属膜２０Ａか
らなるソース電極２０Ｂ及びドレイン電極２０Ｃをそれ
ぞれ形成する。
【００３６】このように、本実施形態によると、Ｔ型ゲ
ート電極１８Ｂの脚部１８ｂ形成用の開口部を形成する
第１のレジスト膜１３に、ＥＢ露光用のＰＭＭＡを用い
ているものの、第１のレジスト膜１３の上にバッファ膜
１４を挟んでｉ線露光用の第２のレジスト膜１５を積層
する。その後、該第２のレジスト膜１５に対して選択的
にｉ線露光を行なって、該第２のレジスト膜１５に第１
の開口部１５ａを形成し、この開口パターンをバッファ
膜１４及び第１のレジスト膜１３に転写して、第１のレ
ジスト膜１３に第２の開口部１３ａを形成する。
ート電極１８Ｂの脚部１８ｂ形成用の開口部を形成する
第１のレジスト膜１３に、ＥＢ露光用のＰＭＭＡを用い
ているものの、第１のレジスト膜１３の上にバッファ膜
１４を挟んでｉ線露光用の第２のレジスト膜１５を積層
する。その後、該第２のレジスト膜１５に対して選択的
にｉ線露光を行なって、該第２のレジスト膜１５に第１
の開口部１５ａを形成し、この開口パターンをバッファ
膜１４及び第１のレジスト膜１３に転写して、第１のレ
ジスト膜１３に第２の開口部１３ａを形成する。
【００３７】この時点では、第１のレジスト膜１３の第
２の開口部１３ａの開口寸法はｉ線の解像度を越えるこ
とはないが、第１のレジスト膜１３の上に、該第１のレ
ジスト膜１３とミキシング層１７を形成する化学増幅型
のＴＬＯＲからなる第３のレジスト膜１６を塗布するこ
とにより、第１のレジスト膜１３の第２の開口部１３ａ
の開口寸法が自己整合的に縮小される。
２の開口部１３ａの開口寸法はｉ線の解像度を越えるこ
とはないが、第１のレジスト膜１３の上に、該第１のレ
ジスト膜１３とミキシング層１７を形成する化学増幅型
のＴＬＯＲからなる第３のレジスト膜１６を塗布するこ
とにより、第１のレジスト膜１３の第２の開口部１３ａ
の開口寸法が自己整合的に縮小される。
【００３８】従って、高コストで且つ低スループットの
ＥＢ露光を用いることなく、より簡便でスループットが
大きいｉ線露光のみを用いてＥＢ露光並みの微細化され
たＴ型ゲート電極１８Ｂを実現できる。
ＥＢ露光を用いることなく、より簡便でスループットが
大きいｉ線露光のみを用いてＥＢ露光並みの微細化され
たＴ型ゲート電極１８Ｂを実現できる。
【００３９】さらに、第１のレジスト膜１３に耐熱性及
び耐ドライエッチング性に劣るＰＭＭＡを用いても、該
ＰＭＭＡが第２の開口部１３ａも含めて、耐熱性及び耐
ドライエッチング性に優れたミキシング層１７に全面的
に覆われるため、ミキシング層１７の下層開口部１７ａ
の微細化構造が製造工程中に変形することなく確実に保
持される。
び耐ドライエッチング性に劣るＰＭＭＡを用いても、該
ＰＭＭＡが第２の開口部１３ａも含めて、耐熱性及び耐
ドライエッチング性に優れたミキシング層１７に全面的
に覆われるため、ミキシング層１７の下層開口部１７ａ
の微細化構造が製造工程中に変形することなく確実に保
持される。
【００４０】また、第３のレジスト膜１６に形成され
る、Ｔ型ゲート電極１８Ｂの頂部形成領域となる上層開
口部１６ａは、ネガ型レジストを用いているため、頂部
側の開口寸法が脚部側の開口寸法よりも小さくなるの
で、Ｔ型ゲート電極１８Ｂを形成する際のリフトオフ時
に金属膜１８ＡとＴ型ゲート電極１８Ｂの頂部１８ａと
を容易に分離できる。
る、Ｔ型ゲート電極１８Ｂの頂部形成領域となる上層開
口部１６ａは、ネガ型レジストを用いているため、頂部
側の開口寸法が脚部側の開口寸法よりも小さくなるの
で、Ｔ型ゲート電極１８Ｂを形成する際のリフトオフ時
に金属膜１８ＡとＴ型ゲート電極１８Ｂの頂部１８ａと
を容易に分離できる。
【００４１】（第１の実施形態の一変形例）第１の実施
形態においては、バッファ膜１４にＥＢ露光用のＰＭＧ
Ｉからなるレジストを用いたが、膜厚が１００ｎｍ程度
のチタン（Ｔｉ）又はアルミニウム（Ａｌ）からなる金
属膜であってもよい。
形態においては、バッファ膜１４にＥＢ露光用のＰＭＧ
Ｉからなるレジストを用いたが、膜厚が１００ｎｍ程度
のチタン（Ｔｉ）又はアルミニウム（Ａｌ）からなる金
属膜であってもよい。
【００４２】この場合には、図１（ｄ）に示した第２の
レジスト膜１５の第１の開口部１５ａを形成する際には
該金属膜に開口部が形成されず、代わりに、次の図２
（ａ）に示した第１のレジスト膜１３に第２の開口部１
３ａを形成する工程において、ＣＦ4 ガスを用いて異方
性ドライエッチングを行なって開口する。
レジスト膜１５の第１の開口部１５ａを形成する際には
該金属膜に開口部が形成されず、代わりに、次の図２
（ａ）に示した第１のレジスト膜１３に第２の開口部１
３ａを形成する工程において、ＣＦ4 ガスを用いて異方
性ドライエッチングを行なって開口する。
【００４３】また、該金属膜は、図２（ｂ）に示した第
２のレジスト膜１５の現像液ＴＭＡＨを用いた除去工程
では除去されないため、この後に別工程を設け、該金属
膜をフッ化水素（ＨＦ）水溶液を用いて除去する必要が
ある。
２のレジスト膜１５の現像液ＴＭＡＨを用いた除去工程
では除去されないため、この後に別工程を設け、該金属
膜をフッ化水素（ＨＦ）水溶液を用いて除去する必要が
ある。
【００４４】（第２の実施形態）以下、第２の実施形態
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００４５】第１の実施形態においては、電界効果型ト
ランジスタにおける短ゲート長化を容易に実現できる製
造方法を説明したが、配線パターンやトランジスタ等の
電極との接続孔であるコンタクトホール、それに多層配
線構造における異層間の配線層同士を接続するビアホー
ル等も微細化が進んでいる。
ランジスタにおける短ゲート長化を容易に実現できる製
造方法を説明したが、配線パターンやトランジスタ等の
電極との接続孔であるコンタクトホール、それに多層配
線構造における異層間の配線層同士を接続するビアホー
ル等も微細化が進んでいる。
【００４６】図５〜図７は本発明の第２の実施形態に係
る半導体装置のコンタクトホールの製造方法の工程順の
断面構成を示している。図５（ａ）に示すように、例え
ば、シリコン（Ｓｉ）からなる基板３１には、素子分離
領域となるフィールド酸化膜３２によって互いに分離さ
れ、それぞれポリシリコンからなるゲート電極３３を有
する複数のＭＯＳＦＥＴ３４が形成され、基板３１上に
は全面にわたって、例えば、二酸化シリコン（ＳｉＯ
2 ）からなる絶縁膜３５が形成されている。
る半導体装置のコンタクトホールの製造方法の工程順の
断面構成を示している。図５（ａ）に示すように、例え
ば、シリコン（Ｓｉ）からなる基板３１には、素子分離
領域となるフィールド酸化膜３２によって互いに分離さ
れ、それぞれポリシリコンからなるゲート電極３３を有
する複数のＭＯＳＦＥＴ３４が形成され、基板３１上に
は全面にわたって、例えば、二酸化シリコン（ＳｉＯ
2 ）からなる絶縁膜３５が形成されている。
【００４７】まず、図５（ｂ）に示すように、ＥＢ露光
用でＰＭＭＡを主成分とする第１のレジスト膜３６を塗
布し、該第１のレジスト膜３６に対して所定のベーキン
グを行なう。その後、第１のレジスト膜３６の上面に、
ＥＢ露光用でＰＭＧＩを主成分とするポジ型レジストか
らなるバッファ膜３７を塗布し、その後、第１のレジス
ト膜３６と同様に所定のベーキングを行なう。さらに、
バッファ膜３７の上面に、転写用レジスト膜となるｉ線
露光用のポジ型レジストであるＴＨＭＲ−ｉｐ３０００
からなる第２のレジスト膜３８を塗布する。ここで、前
述したように、バッファ膜３７は、第１のレジスト膜３
６と該第１のレジスト膜３６の上に塗布される第２のレ
ジスト膜３８との混合防止用であって、その膜厚は薄い
程良い。
用でＰＭＭＡを主成分とする第１のレジスト膜３６を塗
布し、該第１のレジスト膜３６に対して所定のベーキン
グを行なう。その後、第１のレジスト膜３６の上面に、
ＥＢ露光用でＰＭＧＩを主成分とするポジ型レジストか
らなるバッファ膜３７を塗布し、その後、第１のレジス
ト膜３６と同様に所定のベーキングを行なう。さらに、
バッファ膜３７の上面に、転写用レジスト膜となるｉ線
露光用のポジ型レジストであるＴＨＭＲ−ｉｐ３０００
からなる第２のレジスト膜３８を塗布する。ここで、前
述したように、バッファ膜３７は、第１のレジスト膜３
６と該第１のレジスト膜３６の上に塗布される第２のレ
ジスト膜３８との混合防止用であって、その膜厚は薄い
程良い。
【００４８】次に、図５（ｃ）に示すように、ｉ線ステ
ッパを用いて第２のレジスト膜３８に対して選択的に露
光し、現像液にＴＭＡＨを用いて第２のレジスト膜３８
を現像して、例えば、第１の開口部３８ａのようにパタ
ーンニングを施す。このときの現像工程において、バッ
ファ膜３７に対しても第２のレジスト膜３８の各第１の
開口部３８ａと同一寸法の開口部がそれぞれ形成される
ように現像時間を調節する。
ッパを用いて第２のレジスト膜３８に対して選択的に露
光し、現像液にＴＭＡＨを用いて第２のレジスト膜３８
を現像して、例えば、第１の開口部３８ａのようにパタ
ーンニングを施す。このときの現像工程において、バッ
ファ膜３７に対しても第２のレジスト膜３８の各第１の
開口部３８ａと同一寸法の開口部がそれぞれ形成される
ように現像時間を調節する。
【００４９】次に、図６（ａ）に示すように、第１の開
口部３８ａを有する第２のレジスト膜３８をマスクと
し、該第１のレジスト膜３６に第１の開口部３８ａと同
一寸法の第２の開口部３６ａがそれぞれ形成されるよう
に、すなわち転写されるように、第１のレジスト膜３６
に対してＯ2 ガスを用いた異方性のドライエッチングを
行なう。
口部３８ａを有する第２のレジスト膜３８をマスクと
し、該第１のレジスト膜３６に第１の開口部３８ａと同
一寸法の第２の開口部３６ａがそれぞれ形成されるよう
に、すなわち転写されるように、第１のレジスト膜３６
に対してＯ2 ガスを用いた異方性のドライエッチングを
行なう。
【００５０】次に、図６（ｂ）に示すように、第１のレ
ジスト膜３６とバッファ膜３７とが互いに混合しないこ
とと現像液が互いに異なることを利用して、ｉ線ステッ
パを用いて第２のレジスト膜３８に対して全面的にｉ線
露光を行ない、続いて、現像液にＴＭＡＨを用いて５分
程度の現像を行なうことにより、第２のレジスト膜３８
及びバッファ膜３７を除去する。
ジスト膜３６とバッファ膜３７とが互いに混合しないこ
とと現像液が互いに異なることを利用して、ｉ線ステッ
パを用いて第２のレジスト膜３８に対して全面的にｉ線
露光を行ない、続いて、現像液にＴＭＡＨを用いて５分
程度の現像を行なうことにより、第２のレジスト膜３８
及びバッファ膜３７を除去する。
【００５１】以上の工程により、ＥＢ露光用の第１のレ
ジスト膜３６に、ＥＢ露光を行なうことなくパターンニ
ングを施すことができる。ここで、第２の開口部３６ａ
の開口幅はｉ線パターンニングの解像限界で規制される
寸法となり、通常は０．３５μｍ程度となり、位相シフ
ト法を用いれば０．２５μｍ程度となる。
ジスト膜３６に、ＥＢ露光を行なうことなくパターンニ
ングを施すことができる。ここで、第２の開口部３６ａ
の開口幅はｉ線パターンニングの解像限界で規制される
寸法となり、通常は０．３５μｍ程度となり、位相シフ
ト法を用いれば０．２５μｍ程度となる。
【００５２】次に、図６（ｃ）に示すように、基板３１
の上に全面にわたってｉ線露光用ネガ型レジストで且つ
ミキシング層形成用の、ＴＬＯＲを用いた第３のレジス
ト膜３９を塗布する。なお、このＴＬＯＲは化学増幅型
のレジストであって、通常、塗布後にはプリベーキング
処理，露光処理，露光後ベーキング（ＰＥＢ）処理及び
現像処理を順次行なう必要がある。
の上に全面にわたってｉ線露光用ネガ型レジストで且つ
ミキシング層形成用の、ＴＬＯＲを用いた第３のレジス
ト膜３９を塗布する。なお、このＴＬＯＲは化学増幅型
のレジストであって、通常、塗布後にはプリベーキング
処理，露光処理，露光後ベーキング（ＰＥＢ）処理及び
現像処理を順次行なう必要がある。
【００５３】これにより、図６（ｃ）に示すように、第
３のレジスト膜３９を塗布した後のいずれかの処理にお
いて、第３のレジスト膜３９における第１のレジスト膜
３６側に、第３のレジスト膜３９と第１のレジスト膜３
６とが混合してなるミキシング層４０が形成される。こ
のミキシング層４０は第１のレジスト膜３６の各第２の
開口部３６ａの壁面にもそれぞれ形成されるため、ミキ
シング層４０が形成されることによって、第１のレジス
ト膜３６における各第２の開口部３６ａの開口幅は両壁
面を併せて約１５０ｎｍ〜２００ｎｍ程度小さくなり、
その結果、このような開口幅の微細化効果により、通常
のｉ線パターニングの解像限界である０．３５μｍのパ
ターン幅を０．１５μｍ程度にまで微細化することがで
きる。
３のレジスト膜３９を塗布した後のいずれかの処理にお
いて、第３のレジスト膜３９における第１のレジスト膜
３６側に、第３のレジスト膜３９と第１のレジスト膜３
６とが混合してなるミキシング層４０が形成される。こ
のミキシング層４０は第１のレジスト膜３６の各第２の
開口部３６ａの壁面にもそれぞれ形成されるため、ミキ
シング層４０が形成されることによって、第１のレジス
ト膜３６における各第２の開口部３６ａの開口幅は両壁
面を併せて約１５０ｎｍ〜２００ｎｍ程度小さくなり、
その結果、このような開口幅の微細化効果により、通常
のｉ線パターニングの解像限界である０．３５μｍのパ
ターン幅を０．１５μｍ程度にまで微細化することがで
きる。
【００５４】ここでは、第３のレジスト膜３９のパター
ンニングが不要であるため、第３のレジスト膜３９に対
して露光することなく現像を行なう。
ンニングが不要であるため、第３のレジスト膜３９に対
して露光することなく現像を行なう。
【００５５】次に、図７（ａ）に示すように、第１のレ
ジスト膜３６及び該第１のレジスト膜３６を保護し且つ
微細化を実現するミキシング層４０をマスクとして、絶
縁膜３５に対してＣＦ4 等のガスを用いて異方性のドラ
イエッチングを行ない、その後、図７（ｂ）に示すよう
に、第１のレジスト膜３６及びミキシング層４０を除去
することにより、該絶縁膜３５に第３の開口部としての
コンタクトホール３５ａを形成する。
ジスト膜３６及び該第１のレジスト膜３６を保護し且つ
微細化を実現するミキシング層４０をマスクとして、絶
縁膜３５に対してＣＦ4 等のガスを用いて異方性のドラ
イエッチングを行ない、その後、図７（ｂ）に示すよう
に、第１のレジスト膜３６及びミキシング層４０を除去
することにより、該絶縁膜３５に第３の開口部としての
コンタクトホール３５ａを形成する。
【００５６】次に、図７（ｃ）に示すように、例えば、
スパッタ法を用いて、基板３１の上に全面にＴｉ／Ｔｉ
Ｎ／Ａｌ−Ｃｕが積層されてなる金属膜を蒸着し、フォ
トリソグラフィーを用いて該金属膜をパターンニングす
ることにより配線パターン４１を形成する。
スパッタ法を用いて、基板３１の上に全面にＴｉ／Ｔｉ
Ｎ／Ａｌ−Ｃｕが積層されてなる金属膜を蒸着し、フォ
トリソグラフィーを用いて該金属膜をパターンニングす
ることにより配線パターン４１を形成する。
【００５７】このように、本実施形態によると、コンタ
クトホール用の開口部を形成する第１のレジスト膜３６
に、ＥＢ露光用のＰＭＭＡを用いているものの、第１の
レジスト膜３６の上にバッファ膜３７を挟んでｉ線露光
用の第２のレジスト膜３８を積層する。その後、該第２
のレジスト膜３８に対して選択的にｉ線露光を行なって
第１の開口部３８ａを形成し、この開口パターンをバッ
ファ膜３７及び第１のレジスト膜３６に転写して、第１
のレジスト膜３６に第２の開口部３６ａを形成する。
クトホール用の開口部を形成する第１のレジスト膜３６
に、ＥＢ露光用のＰＭＭＡを用いているものの、第１の
レジスト膜３６の上にバッファ膜３７を挟んでｉ線露光
用の第２のレジスト膜３８を積層する。その後、該第２
のレジスト膜３８に対して選択的にｉ線露光を行なって
第１の開口部３８ａを形成し、この開口パターンをバッ
ファ膜３７及び第１のレジスト膜３６に転写して、第１
のレジスト膜３６に第２の開口部３６ａを形成する。
【００５８】この時点では、第１のレジスト膜３６の第
２の開口部３６ａの開口寸法はｉ線の解像度を越えるこ
とはないが、第１のレジスト膜３６の上に、該第１のレ
ジスト膜３６とミキシング層４０を形成する化学増幅型
のＴＬＯＲからなる第３のレジスト膜３９を塗布するこ
とにより、第１のレジスト膜３６の第２の開口部３６ａ
の開口寸法が自己整合的に縮小される。
２の開口部３６ａの開口寸法はｉ線の解像度を越えるこ
とはないが、第１のレジスト膜３６の上に、該第１のレ
ジスト膜３６とミキシング層４０を形成する化学増幅型
のＴＬＯＲからなる第３のレジスト膜３９を塗布するこ
とにより、第１のレジスト膜３６の第２の開口部３６ａ
の開口寸法が自己整合的に縮小される。
【００５９】従って、高コストで且つスループットが小
さいＥＢ露光を用いることなく、より簡便でスループッ
トが大きいｉ線露光のみを用いてＥＢ露光並みの微細化
されたコンタクトホール３５ａを実現できる。
さいＥＢ露光を用いることなく、より簡便でスループッ
トが大きいｉ線露光のみを用いてＥＢ露光並みの微細化
されたコンタクトホール３５ａを実現できる。
【００６０】さらに、第１のレジスト膜３６に耐熱性及
び耐ドライエッチング性に劣るＰＭＭＡを用いても、該
ＰＭＭＡが第２の開口部３６ａも含めて、耐熱性及び耐
ドライエッチング性に優れたミキシング層４０に全面的
に覆われるため、ミキシング層４０により形成される微
細化構造が製造工程中に変形することなく確実に保持さ
れる。
び耐ドライエッチング性に劣るＰＭＭＡを用いても、該
ＰＭＭＡが第２の開口部３６ａも含めて、耐熱性及び耐
ドライエッチング性に優れたミキシング層４０に全面的
に覆われるため、ミキシング層４０により形成される微
細化構造が製造工程中に変形することなく確実に保持さ
れる。
【００６１】なお、本実施形態においては、配線パター
ン４１に１層のみを示したが、多層配線パターンに適用
できることはいうまでもない。
ン４１に１層のみを示したが、多層配線パターンに適用
できることはいうまでもない。
【００６２】また、基板３１上のＭＯＳＦＥＴ３４の電
極と絶縁膜３５の上面に設けられる配線パターン４１と
を電気的に接続するためのコンタクトホール３５ａの微
細化を例に挙げたが、これに限らず、ビアホールや、さ
らには配線パターン本体の微細化にも同様に適用でき
る。
極と絶縁膜３５の上面に設けられる配線パターン４１と
を電気的に接続するためのコンタクトホール３５ａの微
細化を例に挙げたが、これに限らず、ビアホールや、さ
らには配線パターン本体の微細化にも同様に適用でき
る。
【００６３】
【発明の効果】本発明の第１又は第２の半導体装置の製
造方法によると、紫外線に対して感度を持たない第１の
レジスト膜の開口部の壁面は、第１のレジスト膜と第３
のレジスト膜とが混合してなるミキシング層に覆われる
ため、該ミキシング層の膜厚分だけ下層開口部の開口幅
が小さくなるので、高コストで且つ低スループットのＥ
Ｂ露光を用いることなく、例えば、ｉ線露光を用いて、
該開口幅をＥＢ露光並みに微細化できる。
造方法によると、紫外線に対して感度を持たない第１の
レジスト膜の開口部の壁面は、第１のレジスト膜と第３
のレジスト膜とが混合してなるミキシング層に覆われる
ため、該ミキシング層の膜厚分だけ下層開口部の開口幅
が小さくなるので、高コストで且つ低スループットのＥ
Ｂ露光を用いることなく、例えば、ｉ線露光を用いて、
該開口幅をＥＢ露光並みに微細化できる。
【００６４】さらに、第１のレジスト膜と第２のレジス
ト膜との間に第１及び第２のレジスト膜同士が互いに混
合しないようにするためのバッファ膜を形成するため、
第１のレジスト膜の第２の開口部の形状が崩れることな
く、確実に微細化を実現できる。
ト膜との間に第１及び第２のレジスト膜同士が互いに混
合しないようにするためのバッファ膜を形成するため、
第１のレジスト膜の第２の開口部の形状が崩れることな
く、確実に微細化を実現できる。
【００６５】また、第１のレジスト膜にＰＭＭＡを用い
る場合には、該ＰＭＭＡは相対的に耐熱性及び耐ドライ
エッチング性に劣るものの、該ＰＭＭＡを覆うミキシン
グ層は、一般にＰＭＭＡよりも耐熱性及び耐ドライエッ
チング性に優れるため、ミキシング層からなる微細化構
造は製造中にも確実に維持される。
る場合には、該ＰＭＭＡは相対的に耐熱性及び耐ドライ
エッチング性に劣るものの、該ＰＭＭＡを覆うミキシン
グ層は、一般にＰＭＭＡよりも耐熱性及び耐ドライエッ
チング性に優れるため、ミキシング層からなる微細化構
造は製造中にも確実に維持される。
【００６６】第１又は第２の半導体装置の製造方法にお
いて、第１のレジスト膜がポリメチルメタクリレート
（ＰＭＭＡ）を含むレジストからなると、第３のレジス
ト膜にＴＬＯＲを用いた場合には、ミキシング層が確実
に形成される。
いて、第１のレジスト膜がポリメチルメタクリレート
（ＰＭＭＡ）を含むレジストからなると、第３のレジス
ト膜にＴＬＯＲを用いた場合には、ミキシング層が確実
に形成される。
【００６７】第１又は第２の半導体装置の製造方法にお
いて、バッファ膜がポリジメチルグルタルイミド（ＰＭ
ＧＩ）を含むレジストからなると、該ＰＭＧＩは紫外線
に対して感度を持たない第１のレジスト膜と混合しない
ため、第１のレジスト膜と第２のレジスト膜とが互いに
混合することを確実に防止するので、第１のレジスト膜
に所望のパターンニングを施すことができる。
いて、バッファ膜がポリジメチルグルタルイミド（ＰＭ
ＧＩ）を含むレジストからなると、該ＰＭＧＩは紫外線
に対して感度を持たない第１のレジスト膜と混合しない
ため、第１のレジスト膜と第２のレジスト膜とが互いに
混合することを確実に防止するので、第１のレジスト膜
に所望のパターンニングを施すことができる。
【００６８】第１又は第２の半導体装置の製造方法にお
いて、バッファ膜が金属からなると、該金属は、第１の
レジスト膜と第２のレジスト膜とが互いに混合すること
を確実に防止するので、第１のレジスト膜に所望のパタ
ーンニングを施すことができる。
いて、バッファ膜が金属からなると、該金属は、第１の
レジスト膜と第２のレジスト膜とが互いに混合すること
を確実に防止するので、第１のレジスト膜に所望のパタ
ーンニングを施すことができる。
【００６９】第１又は第２の半導体装置の製造方法にお
いて、第２のレジスト膜がエチルセロソルブアセテート
とノボラック樹脂とを含むレジストからなると、該レジ
ストは、紫外線のうちのｉ線と確実に反応するため、ｉ
線ステッパを用いて第２のレジスト膜に所望のパターン
ニングを確実に施すことができる。
いて、第２のレジスト膜がエチルセロソルブアセテート
とノボラック樹脂とを含むレジストからなると、該レジ
ストは、紫外線のうちのｉ線と確実に反応するため、ｉ
線ステッパを用いて第２のレジスト膜に所望のパターン
ニングを確実に施すことができる。
【００７０】第１又は第２の半導体装置の製造方法にお
いて、第３のレジスト膜がプロピレングリコールモノメ
チルエーテルアセテート（ＰＧＭＥＡ）とメタクリル樹
脂とを含むレジストからなると、第１のレジスト膜にＰ
ＭＭＡを用いる場合には、ミキシング層が確実に形成さ
れる。
いて、第３のレジスト膜がプロピレングリコールモノメ
チルエーテルアセテート（ＰＧＭＥＡ）とメタクリル樹
脂とを含むレジストからなると、第１のレジスト膜にＰ
ＭＭＡを用いる場合には、ミキシング層が確実に形成さ
れる。
【図１】本発明の第１の実施形態に係る半導体装置の製
造方法であって、Ｔ型ゲート電極を持つ電界効果型トラ
ンジスタの製造方法の工程順の構成断面図である。
造方法であって、Ｔ型ゲート電極を持つ電界効果型トラ
ンジスタの製造方法の工程順の構成断面図である。
【図２】本発明の第１の実施形態に係る半導体装置の製
造方法であって、Ｔ型ゲート電極を持つ電界効果型トラ
ンジスタの製造方法の工程順の構成断面図である。
造方法であって、Ｔ型ゲート電極を持つ電界効果型トラ
ンジスタの製造方法の工程順の構成断面図である。
【図３】本発明の第１の実施形態に係る半導体装置の製
造方法であって、Ｔ型ゲート電極を持つ電界効果型トラ
ンジスタの製造方法の工程順の構成断面図である。
造方法であって、Ｔ型ゲート電極を持つ電界効果型トラ
ンジスタの製造方法の工程順の構成断面図である。
【図４】本発明の第１の実施形態に係る半導体装置の製
造方法であって、Ｔ型ゲート電極を持つ電界効果型トラ
ンジスタの製造方法の工程順の構成断面図である。
造方法であって、Ｔ型ゲート電極を持つ電界効果型トラ
ンジスタの製造方法の工程順の構成断面図である。
【図５】本発明の第２の実施形態に係る半導体装置にお
けるコンタクトホールの製造方法の工程順の構成断面図
である。
けるコンタクトホールの製造方法の工程順の構成断面図
である。
【図６】本発明の第２の実施形態に係る半導体装置にお
けるコンタクトホールの製造方法の工程順の構成断面図
である。
けるコンタクトホールの製造方法の工程順の構成断面図
である。
【図７】本発明の第２の実施形態に係る半導体装置にお
けるコンタクトホールの製造方法の工程順の構成断面図
である。
けるコンタクトホールの製造方法の工程順の構成断面図
である。
【図８】従来のＥＢ露光を用いたＴ型ゲート電極の製造
方法の工程順の構成断面図である。
方法の工程順の構成断面図である。
【図９】従来のＥＢ露光を用いたＴ型ゲート電極の製造
方法の工程順の構成断面図である。
方法の工程順の構成断面図である。
１１ 基板 １１ａ エピタキシャル層 １１ｂ 素子分離領域 １１ｃ リセス部 １２ 絶縁膜 １２ａ 開口部 １３ 第１のレジスト膜（ＰＭＭＡ） １３ａ 第２の開口部 １４ バッファ膜（ＰＭＧＩ） １５ 第２のレジスト膜（ＴＨＭＲ−ｉｐ３０００：
転写用レジスト膜） １５ａ 第１の開口部 １６ 第３のレジスト膜（ＴＬＯＲ：ミキシング層形
成用レジスト膜） １６ａ 上層開口部 １７ ミキシング層 １７ａ 下層開口部 １８Ａ 金属膜 １８Ｂ ゲート電極 １８ａ 頂部 １８ｂ 脚部 １９ レジストパターン １９ａ 開口部 ２０Ａ 金属膜 ２０Ｂ ソース電極 ２０Ｃ ドレイン電極 ３１ 基板 ３２ フィールド酸化膜 ３３ ゲート電極 ３４ ＭＯＳＦＥＴ ３５ 絶縁膜 ３５ａ コンタクトホール（第３の開口部） ３６ 第１のレジスト膜（ＰＭＭＡ） ３６ａ 第２の開口部 ３７ バッファ膜（ＰＭＧＩ） ３８ 第２のレジスト膜（ＴＨＭＲ−ｉｐ３０００：
転写用レジスト膜） ３８ａ 第１の開口部 ３９ 第３のレジスト膜（ＴＬＯＲ：ミキシング層形
成用レジスト膜） ４０ ミキシング層 ４１ 配線パターン
転写用レジスト膜） １５ａ 第１の開口部 １６ 第３のレジスト膜（ＴＬＯＲ：ミキシング層形
成用レジスト膜） １６ａ 上層開口部 １７ ミキシング層 １７ａ 下層開口部 １８Ａ 金属膜 １８Ｂ ゲート電極 １８ａ 頂部 １８ｂ 脚部 １９ レジストパターン １９ａ 開口部 ２０Ａ 金属膜 ２０Ｂ ソース電極 ２０Ｃ ドレイン電極 ３１ 基板 ３２ フィールド酸化膜 ３３ ゲート電極 ３４ ＭＯＳＦＥＴ ３５ 絶縁膜 ３５ａ コンタクトホール（第３の開口部） ３６ 第１のレジスト膜（ＰＭＭＡ） ３６ａ 第２の開口部 ３７ バッファ膜（ＰＭＧＩ） ３８ 第２のレジスト膜（ＴＨＭＲ−ｉｐ３０００：
転写用レジスト膜） ３８ａ 第１の開口部 ３９ 第３のレジスト膜（ＴＬＯＲ：ミキシング層形
成用レジスト膜） ４０ ミキシング層 ４１ 配線パターン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 井上 薫 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 柳原 学 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 田邊 充 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (7)
- 【請求項１】 半導体基板の上に、頂部と該頂部から下
方に延びる脚部とからなるＴ型のゲート電極を形成する
半導体装置の製造方法であって、 前記半導体基板の上に紫外線に対して反応しない第１の
レジスト膜を塗布する工程と、 前記第１のレジスト膜の上に、該第１のレジスト膜と該
第１のレジスト膜の上に塗布される第２のレジスト膜と
が互いに混合することを防止するバッファ膜を形成する
工程と、 前記バッファ膜の上に紫外線に対して反応する前記第２
のレジスト膜を塗布する工程と、 前記第２のレジスト膜に対して紫外線を照射することに
より、前記第２のレジスト膜をパターンニングした後、
パターンニングされた前記第２のレジスト膜を現像する
ことにより、前記第２のレジスト膜に第１の開口部を形
成する工程と、 前記バッファ膜における前記第２のレジスト膜の前記第
１の開口部に露出する領域を除去する工程と、 前記第２のレジスト膜及びバッファ膜をマスクとして前
記第１のレジスト膜に対してエッチングを行なうことに
より、前記第１のレジスト膜に前記第２のレジスト膜の
前記第１の開口部が転写された第２の開口部を形成する
工程と、 前記第２のレジスト膜及びバッファ膜を除去した後、前
記半導体基板の上に全面にわたって紫外線に対して反応
する第３のレジスト膜を塗布することにより、前記第１
のレジスト膜と前記第３のレジスト膜との界面に、該第
１のレジスト膜と該第３のレジスト膜とが混合してなる
ミキシング層を形成する工程と、 前記第３のレジスト膜に対して紫外線を照射することに
より、前記第３のレジスト膜をパターンニングした後、
パターンニングされた前記第３のレジスト膜を現像する
ことにより、前記第３のレジスト膜に前記ゲート電極の
頂部形成領域となる上層開口部を形成すると共に、前記
第１のレジスト膜の前記第２の開口部の壁面が前記ミキ
シング層により覆われ、前記ゲート電極の脚部形成領域
となる下層開口部を形成する工程と、 前記半導体基板の上における前記下層開口部及び上層開
口部に導体膜を充填することにより、前記導体膜からな
るＴ型のゲート電極を形成する工程とを備えていること
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の上に紫外線に対して反応し
ない第１のレジスト膜を塗布する工程と、 前記第１のレジスト膜の上に、該第１のレジスト膜と該
第１のレジスト膜の上に塗布される第２のレジスト膜と
が互いに混合することを防止するバッファ膜を形成する
工程と、 前記バッファ膜の上に紫外線に対して反応する前記第２
のレジスト膜を塗布する工程と、 前記第２のレジスト膜に対して紫外線を照射することに
より、前記第２のレジスト膜をパターンニングした後、
パターンニングされた前記第２のレジスト膜を現像する
ことにより、前記第２のレジスト膜に第１の開口部を形
成する工程と、 前記バッファ膜における前記第２のレジスト膜の前記第
１の開口部に露出する領域を除去する工程と、 前記第２のレジスト膜及びバッファ膜をマスクとして前
記第１のレジスト膜に対してエッチングを行なうことに
より、前記第１のレジスト膜に前記第２のレジスト膜の
前記第１の開口部が転写された第２の開口部を形成する
工程と、 前記第２のレジスト膜及びバッファ膜を除去した後、前
記半導体基板の上に全面にわたって紫外線に対して反応
する第３のレジスト膜を塗布することにより、前記第１
のレジスト膜と前記第３のレジスト膜との界面に、該第
１のレジスト膜と該第３のレジスト膜とが混合してなる
ミキシング層を形成する工程と、 前記第３のレジスト膜を現像することにより、前記第１
のレジスト膜に前記第２の開口部の壁面が前記ミキシン
グ層により覆われてなる第３の開口部を形成する工程
と、 前記半導体基板の上における前記第３の開口部に導体膜
を充填することにより、前記導体膜からなる配線パター
ンを形成する工程とを備えていることを特徴とする半導
体装置の製造方法。 - 【請求項３】 前記第１のレジスト膜はポリメチルメタ
クリレートを含むレジストからなることを特徴とする請
求項１又は２に記載の半導体装置の製造方法。 - 【請求項４】 前記バッファ膜はポリジメチルグルタル
イミドを含むレジストからなることを特徴とする請求項
１又は２に記載の半導体装置の製造方法。 - 【請求項５】 前記バッファ膜は金属からなることを特
徴とする請求項１又は２に記載の半導体装置の製造方
法。 - 【請求項６】 前記第２のレジスト膜はエチルセロソル
ブアセテートとノボラック樹脂とを含むレジストからな
ることを特徴とする請求項１又は２に記載の半導体装置
の製造方法。 - 【請求項７】 前記第３のレジスト膜はプロピレングリ
コールモノメチルエーテルアセテートとメタクリル樹脂
とを含むレジストからなることを特徴とする請求項１又
は２に記載の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP11168298A JP3332851B2 (ja) | 1998-04-22 | 1998-04-22 | 半導体装置の製造方法 |
| US09/289,946 US6153499A (en) | 1998-04-22 | 1999-04-13 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11168298A JP3332851B2 (ja) | 1998-04-22 | 1998-04-22 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11307549A true JPH11307549A (ja) | 1999-11-05 |
| JP3332851B2 JP3332851B2 (ja) | 2002-10-07 |
Family
ID=14567517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11168298A Expired - Fee Related JP3332851B2 (ja) | 1998-04-22 | 1998-04-22 | 半導体装置の製造方法 |
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| JP (1) | JP3332851B2 (ja) |
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| JP2004087967A (ja) * | 2002-08-28 | 2004-03-18 | Fujitsu Ltd | ゲート電極及びその製造方法、並びに、半導体装置及びその製造方法 |
| JP2005236281A (ja) * | 2004-01-29 | 2005-09-02 | Rohm & Haas Electronic Materials Llc | Ｔ−ゲート形成 |
| US6946351B2 (en) | 2003-02-06 | 2005-09-20 | Fujitsu Limited | Method for fabricating a semiconductor device |
| JP2006073676A (ja) * | 2004-08-31 | 2006-03-16 | Fujitsu Ltd | 半導体装置及びその製造方法、並びに、ゲート電極及びその製造方法 |
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| US7923198B2 (en) | 2002-08-14 | 2011-04-12 | Fujitsu Limited | Method of manufacturing fine T-shaped electrode |
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| JP3682920B2 (ja) * | 2001-10-30 | 2005-08-17 | 富士通株式会社 | 半導体装置の製造方法 |
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| KR100546118B1 (ko) * | 2003-06-27 | 2006-01-24 | 주식회사 하이닉스반도체 | 미세 패턴 형성방법 |
| KR100795242B1 (ko) * | 2006-11-03 | 2008-01-15 | 학교법인 포항공과대학교 | 반도체 소자의 게이트 형성 방법 및 그 게이트 구조 |
| US7947545B2 (en) * | 2007-10-31 | 2011-05-24 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Method for producing a transistor gate with sub-photolithographic dimensions |
| JP5328334B2 (ja) * | 2007-12-21 | 2013-10-30 | キヤノン株式会社 | 液体吐出ヘッドの製造方法 |
| JP5771120B2 (ja) * | 2011-10-28 | 2015-08-26 | 浜松ホトニクス株式会社 | 量子カスケードレーザの製造方法 |
| US9728444B2 (en) * | 2015-12-31 | 2017-08-08 | International Business Machines Corporation | Reactive ion etching assisted lift-off processes for fabricating thick metallization patterns with tight pitch |
| CN109979991A (zh) * | 2019-04-16 | 2019-07-05 | 成都海威华芯科技有限公司 | 一种基于I-line和EBL制作T形栅的光刻工艺、T形栅和晶体管 |
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| JPH0355852A (ja) * | 1989-07-25 | 1991-03-11 | Sony Corp | 半導体装置の製造方法 |
| JPH05152294A (ja) * | 1991-12-02 | 1993-06-18 | Mitsubishi Electric Corp | 微細パターンの形成方法と半導体装置の製造方法 |
| JP2565119B2 (ja) * | 1993-11-30 | 1996-12-18 | 日本電気株式会社 | パターン形成方法 |
| KR0166864B1 (ko) * | 1995-12-18 | 1999-02-01 | 구자홍 | 티-게이트 제조방법 |
| US5776805A (en) * | 1995-12-29 | 1998-07-07 | Lg Semicon Co., Ltd. | Method for manufacturing MESFET |
| TW301061B (en) * | 1996-06-07 | 1997-03-21 | Ind Tech Res Inst | Manufacturing method of submicron T-type gate |
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| US6051454A (en) * | 1997-09-11 | 2000-04-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
-
1998
- 1998-04-22 JP JP11168298A patent/JP3332851B2/ja not_active Expired - Fee Related
-
1999
- 1999-04-13 US US09/289,946 patent/US6153499A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6153499A (en) | 2000-11-28 |
| JP3332851B2 (ja) | 2002-10-07 |
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