JPH1098170A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH1098170A
JPH1098170A JP11082097A JP11082097A JPH1098170A JP H1098170 A JPH1098170 A JP H1098170A JP 11082097 A JP11082097 A JP 11082097A JP 11082097 A JP11082097 A JP 11082097A JP H1098170 A JPH1098170 A JP H1098170A
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oxide film
forming
gate electrode
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    • H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor

Abstract

(57)【要約】 【課題】コンタクト孔に係わる電気接続特性の低下と、
層間絶縁膜の表面上に設けられる配線の加工性の低下と
を同時に抑制するデバイス構造を有するコンタクト・レ
ス型のメモリ・セルを有するフラッシュ・メモリを提供
する。 【解決手段】窪み１０３の底面には、それぞれの浮遊ゲ
ート電極１１２に制御ゲート電極１１３Ａ等が積層され
たコンタクト・レス型のメモリ・セルが設けられ、制御
ゲート電極１１３Ａ等とゲート電極１１４Ｂ，１１４ａ
ａ等との高さは概ね一致し、コンタクト孔１１９，１１
９ＢはＰ型シリコン基板１０１の主表面に設けられたＮ
+ 型拡散層１１５ａに達している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に積層ゲート型でコンタクト・レ
ス型の不揮発性メモリ・セルからなるセル・アレイを有
するフラッシュ・メモリおよびその製造方法に関する。
【０００２】
【従来の技術】電気的に書き込み消去ができるメモリ・
セルを有してなるフラッシュ・メモリは、メモリ・セル
を含んでなるセル・アレイと、メモリ・セルを動作させ
る周辺回路と、セル・アレイ間あるいはセル・アレイお
よび周辺回路を接続する部分とからなる。半導体基板に
設けられたフラッシュ・メモリは、これらに対応して、
それぞれ半導体基板の主表面に設けられたセル・アレイ
領域と周辺回路領域と接続領域とから構成されている。
フラッシュ・メモリはＲＯＭの一種であることから、こ
れのメモリ・セルはＤＲＡＭやＳＲＡＭのメモリ・セル
と相違して、それぞれのメモリ・セルにビット・コンタ
クト孔を必らずしも設ける必要がない。これを反映し
て、フラッシュ・メモリのメモリ・セルでは、各種のコ
ンタクト・レス型のメモリ・セルが提案されている。こ
のようなメモリ・セルからなるセル・アレイ領域を有す
る場合、接続領域は半導体基板の主表面に帯状に設けら
れることになる。
【０００３】
【発明が解決しようとする課題】上記のようなコンタク
ト・レス型のメモリ・セルにおいてこのメモリ・セルが
さらに積層ゲート型である場合、ＤＲＡＭあるいはＴＦ
Ｔを負荷に有したＳＲＡＭ等を別にすると、セル・アレ
イ領域，周辺回路領域および接続領域を含んだ半導体基
板の主表面を覆う層間絶縁膜の表面の凹凸が、通常の半
導体装置が設けられた半導体基板の主表面を覆う層間絶
縁膜の表面の凹凸より激しくなる。さらに浮遊ゲート電
極および制御ゲート電極の他に消去ゲート電極を伴なっ
た３層ゲート電極構造のフラッシュ・メモリ（例えば米
国特許第５，５９５，９２４号明細書に開示されたフラ
ッシュ・メモリは、一対の制御ゲート電極が１つの消去
ゲート電極を共有し，半導体基板の表面に設けられた埋
め込み拡散層が層間絶縁膜の表面上に設けられた（ビッ
ト線として機能するとともに接地線として機能する）配
線に接続されてなる３層ゲート電極構造のメモル・セル
を有し、これらのメモリ・セルが仮想接地線（Ｖｉｒｔ
ｕａｌ−Ｇｒｏｕｎｄ−Ａｒｒａｙ，ＶＧＡと略記す
る）型に接続されてなる）では、このような凹凸はさら
に激しくなる。
【０００４】このようなフラッシュ・メモリが設けられ
た半導体基板では、接続領域上近傍での層間絶縁膜の表
面の凹凸が最も激しくなり、これらの接続領域上を横断
する層間絶縁膜の表面上に設けられる配線（例えばビッ
ト線）の加工性が、半導体素子の微細化に伴なって、焦
点深度等のフォト・リソグラフィ技術上の点からますま
す問題になる。層間絶縁膜の膜厚を充分に厚くして化学
機械研磨（ＣＭＰ）等によりこの表面を平坦化するなら
ば、このような層間絶縁膜の表面上に設けられる配線の
加工性の問題は回避される。しかしながらこの場合、層
間絶縁膜を貫通し，接続領域に設けられた半導体素子に
達するコンタクト孔のアスペクト比が高くなり、層間絶
縁膜の表面上に設けられた配線とこれらのコンタクト孔
を介してこれらの半導体素子との電気接続特性に問題が
生じやすくなる。これら２つの問題点はトレード・オフ
の関係があり、さらにこれらの問題点は製造方法上の問
題点ではあるものの半導体基板の主表面に設けられた従
来のフラッシュ・メモリのデバイス構造に帰因している
問題点でもある。
【０００５】したがって本発明の目的は、層間絶縁膜の
表面上に設けられる配線の加工性の低下および層間絶縁
膜に設けられるコンタクト孔に係わる電気接続特性の低
下とを同時に抑制することが可能なデバイス構造を有す
るフラッシュ・メモリとその製造方法とを提供すること
にある。さらに、本発明の半導体装置の製造方法の目的
は、半導体基板の主表面上に設けられる加工構造物と上
端と半導体基板の主表面との高低差を複数の製造工程に
分散する手段を提供するものである。さらに本発明の半
導体装置の製造方法の別の目的は、各製造工程に分散さ
れた高低差により新たに生じた加工性の問題点に関して
も、これを解決する新たな手段を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の特
徴は、半導体基板の主表面の所要の領域には、概ね逆台
形の姿態を有し，平坦な底面を有する窪みが設けられ、
上記窪みの底面には、積層ゲート電極型でコンタクト・
レス型の不揮発性メモリ・セルからなるセル・アレイ領
域が設けられ、上記半導体基板の主表面には周辺回路領
域が設けられ、上記窪みに隣接する上記半導体基板の主
表面とこれらの窪みの底面の端部とを含んだ帯状の領域
の少なくとも一部には、周辺回路およびセル・アレイも
しくはセル・アレイ間を接続する接続領域が設けられて
いる。
【０００７】本発明の半導体装置の好ましい第１の態様
は、シリコン基板の主表面の所要の領域には概ね逆台形
の姿態を有して平坦な底面を有する窪みが設けられ、上
記窪みの底面には浮遊ゲート電極および制御ゲート電極
からなる２層のゲート電極を有してコンタクト・レス型
の不揮発性メモリ・セルからなる共通接地線型でＮＯＲ
型のセル・アレイ領域が設けられ、上記窪みの底面の表
面には上記制御ゲート電極に直交した埋め込み拡散層か
らなる副接地線と副ビット線とが設けられ、上記シリコ
ン基板の主表面には周辺回路領域が設けられ、上記窪み
に隣接する上記シリコン基板の主表面とこれらの窪みの
底面の端部とを含んだ帯状の領域には周辺回路およびセ
ル・アレイもしくはセル・アレイ間を接続する接続領域
が設けられ、周辺回路を構成する半導体素子の間，上記
周辺回路領域と上記接続領域と上記セル・アレイ領域と
の間および異なる副接地線に属する不揮発性メモリ・セ
ル間の素子分離が選択酸化による第１のフィールド酸化
膜によりなされ、上記副接地線および副ビット線の表面
は上記第１のフィールド酸化膜より膜厚が薄く選択酸化
による第２のフィールド酸化膜により覆われ、上記シリ
コン基板を覆う層間絶縁膜の表面上には上記接続領域に
設けられた上記副接地線および副ビット線にそれぞれに
接続する半導体素子にそれぞれに達するこの層間絶縁膜
に設けられたコンタクト孔を介して、これらの副接地線
および副ビット線にそれぞれに接続される主接地線およ
び主ビット線が設けられていることを特徴とする。
【０００８】本発明の半導体装置の好ましい第２の態様
は、シリコン基板の主表面の所要の領域には概ね逆台形
の姿態を有して平坦な底面を有する窪みが設けられ、上
記窪みの底面には浮遊ゲート電極および制御ゲート電極
からなる２層のゲート電極を有してコンタクト・レス型
の不揮発性メモリ・セルからなるＮＡＮＤ型のセル・ア
レイ領域が設けられ、上記シリコン基板の主表面には周
辺回路領域が設けられ、上記窪みに隣接する上記シリコ
ン基板の主表面とこれらの窪みの底面の端部とを含んだ
帯状の領域には周辺回路およびセル・アレイもしくはセ
ル・アレイ間を接続する接続領域が設けられ、上記シリ
コン基板を覆う層間絶縁膜の表面上には上記接続領域に
設けられた上記窪みの周辺部の上記メモリ・セルに接続
する半導体素子に達するこの層間絶縁膜に設けられたコ
ンタクト孔を介して、これらの不揮発性メモリ・セルに
接続される主ビット線が設けられ、周辺回路を構成する
半導体素子の間，上記周辺回路領域と上記接続領域と上
記セル・アレイ領域との間および異なるビット線に属す
るメモリ・セル間の素子分離が選択酸化によるフィール
ド酸化膜によりなされていることを特徴とする。
【０００９】本発明の半導体装置の好ましい第３の態様
は、シリコン基板の主表面の所要の領域には概ね逆台形
の姿態を有し，平坦な底面を有して，シリコン基板の主
表面に形成された選択酸化によるフィールド酸化膜の所
要の領域の除去して設けられた窪みの底面にはセル・ア
レイ領域が設けられ、上記セル・アレイ領域にはコンタ
クト・レス型の不揮発性メモリ・セルが設けられ、これ
らの不揮発性メモリ・セルは浮遊ゲート電極，制御ゲー
ト電極および消去ゲート電極からなる３層のゲート電極
を有して隣接する一対の制御ゲート電極がそれぞれ１つ
の消去ゲート電極を共有してなり、さらにこれらの不発
性メモリ・セルは仮想接地線型に接続され、上記シリコ
ン基板の主表面に設けられた周辺回路領域には周辺回路
を構成する半導体素子が上記フィールド酸化膜に囲まれ
て設けられ、上記窪みに隣接する上記シリコン基板の主
表面と窪みの底面の端部とを含んだ帯状の領域には上記
周辺回路領域およびセル・アレイ領域を接続する第１の
接続領域とセル・アレイ領域間を接続する第２の接続領
域とが設けられ、上記周辺回路領域と上記第１の接続領
域との境界にはフィールド酸化膜が設けられ、上記制御
ゲート電極並びに消去ゲート電極に直交して上記セル・
アレイ領域に設けられた埋め込み拡散層の少なくとも一
部は上記第２の接続領域の上記シリコン基板の主表面に
延在してさらに隣接するセル・アレイ領域に延在し，第
２の接続領域のシリコン基板の主表面においてシリコン
基板を覆う層間絶縁膜の表面上に設けられたビット線お
よび接地線として機能する配線に接続され、上記セル・
アレイ領域の上記窪みの表面上に設けられたフィールド
絶縁膜は上記不揮発性メモリ・セルが設けられた領域お
いて上記埋め込み拡散層に直交する第１の帯状の姿態と
台形状の断面形状とを有し、セル・アレイ領域の縁端部
においては第１の帯状の姿態が束ねられて第２の帯状の
姿態を成し、さらに第２の帯状の姿態を持って上記第１
あるいは第２の絶縁領域上に延在し、隣接する２つの上
記第１の帯状の姿態を成す部分の上記フィールド絶縁膜
に挟まれて，さらにはフィールド絶縁膜の側面を覆い，
フィールド絶縁膜の上面上に延在して上記セル・アレイ
領域の上記窪みの表面上に設けられた上記浮遊ゲート電
極は第１のゲート酸化膜を介して上記埋め込み拡散層の
一部と埋め込み拡散層に挟まれた窪みの底面の一部とを
覆い、上記浮遊ゲート電極の上面と上記埋め込み拡散層
に平行な浮遊ゲート電極の側面と浮遊ゲート電極に挟ま
れた部分の埋め込み拡散層および上記窪みの底面の表面
とには第２のゲート酸化膜が設けられ、隣接する２つの
上記第１の帯状の姿態を成す部分の上記フィールド絶縁
膜に挟まれた領域上に設けられた上記制御ゲート電極
は、上記第２のゲート酸化膜を介して上記浮遊ゲート電
極と浮遊ゲート電極に挟まれた部分の埋め込み拡散層お
よび上記窪みの底面の表面とを覆い，浮遊ゲート電極に
挟まれた部分のフィールド絶縁膜の側面および上面を覆
い，上面には絶縁膜キャップが設けられ，側面には絶縁
膜スペーサが設けられ、上記浮遊ゲート電極の上記フィ
ールド絶縁膜の上面上への延在部分は上記絶縁膜スペー
サに自己整合的に設けられ，浮遊ゲート電極の延在部分
における側面には第３のゲート電極が設けられ、一対の
上記制御ゲート電極に挟まれた上記フィールド絶縁膜上
に設けられた上記消去ゲート電極は、上記絶縁膜スペー
サに挟まれた部分のフィールド絶縁膜の上面を覆い，上
記絶縁膜キャップ並びに絶縁膜スペーサを介して制御ゲ
ート電極の一部を覆い，上記第３のゲート酸化膜を介し
て上記浮遊ゲート電極の側面の一部を覆うことを特徴と
する。好ましくは、上記第１の接続領域の上記シリコン
基板の主表面には上記フィールド酸化膜と上記フィール
ド絶縁膜とに自己整合的な帯状の拡散層が設けられ、少
なくとも上記第２の接続領域に設けられた上記埋め込み
拡散層は上記配線に接続される部分を除いて上記フィー
ルド絶縁膜により覆われている。あるいは、上記第１お
よび第２の接続領域上に延在した部分の上記フィード絶
縁膜は平坦な上面を有し，少なくとも第１の接続領域に
おいてはフィールド酸化膜のバーズ・ビーク部を覆い、
上記制御ゲート電極は少なくとも上記第１の接続領域上
に延在した部分の上記フィールド絶縁膜の上面上にまで
延在する。さらに好ましくは、上記制御ゲート電極の設
定された方向における上記第１の接続領域に最近接して
設けられた上記浮遊ゲート電極がダミーの浮遊ゲート電
極である。
【００１０】本発明の不揮発性半導体記憶装置に関わる
半導体装置の製造方法の第１の態様の特徴は、シリコン
基板の主表面のセル・アレイの形成予定領域に選択酸化
により第１のフィールド酸化膜を形成し、これらの第１
のフィールド酸化膜を除去して窪みを形成する工程と、
上記窪みの表面における最近接した２つの副ビット線の
形成予定領域に挟まれた素子分離領域，これらの窪みの
傾斜面からなる周辺部における素子分離領域および上記
シリコン基板の主表面の素子分離領域とに、選択酸化に
より第２のフィールド酸化膜を形成する工程と、上記窪
みの底面におけるチャンネル形成予定領域，上記シリコ
ン基板の主表面およびこれらの窪みの傾斜面からなる周
辺部を覆う窒化シリコン膜を形成し、この窒化シリコン
膜に覆われない領域に埋め込み拡散層からなる副ビット
線および副接地線を形成する工程と、選択酸化により上
記副ビット線および副接地線の表面上に上記第２のフィ
ールド酸化膜より膜厚の薄い第３のフィールド酸化膜を
形成する工程と、上記窒化シリコン膜を除去し、上記窪
みの底面のチャンネル形成予定領域に第１のゲート酸化
膜を形成する工程と、全面に第１の多結晶シリコン膜を
形成し、この第１の多結晶シリコン膜をパターニングし
て上記第１のゲート酸化膜および上記副ビット線直上の
上記第３のフィールド酸化膜を覆う帯状の多結晶シリコ
ン膜パターンを形成し、これらの多結晶シリコン膜パタ
ーンの表面にゲート絶縁膜を形成し，上記第２のフィー
ルド酸化膜に囲まれた上記窪みの傾斜面からなる周辺部
における素子領域および上記シリコン基板の主表面の素
子領域に第２のゲート酸化膜を形成する工程と、全面に
第２の多結晶シリコン膜を形成する工程と、少なくとも
上記シリコン基板の主表面の所定の領域上を覆うフォト
・レジスト膜パターンをマスクにして、少なくとも上記
窪みの底面を覆う上記第２の多結晶シリコン膜と、上記
ゲート絶縁膜と、上記多結晶シリコン膜パターンとを順
次パターニングして、制御ゲート電極および浮遊ゲート
電極を形成する工程と、少なくとも上記窪みの底面上を
覆う別のフォト・レジスト膜パターンをマスクにして、
上記第２の多結晶シリコン膜のパターニングを行ない、
上記窪みの傾斜面からなる周辺部における素子領域およ
び上記シリコン基板の主表面の素子領域にゲート電極を
形成する工程と、上記窪みの底面上を覆うさらに別のフ
ォト・レジスト膜パターン，上記ゲート電極および上記
第２のフィールド酸化膜をマスクにしたイオン注入等に
より、これらの第２のフィールド酸化膜に囲まれたこれ
らの窪みの傾斜面からなる周辺部における素子領域およ
び上記シリコン基板の主表面の素子領域に拡散層を形成
する工程と、全面に層間絶縁膜を形成し、上記副ビット
線，副接地線にそれぞれに接続される半導体素子に達す
るコンタクト孔を形成し、これらのコンタクト孔を介し
てこれらの副ビット線，副接地線にそれぞれに接続され
る主ビット線，主接地線をこの層間絶縁膜の表面上に形
成する工程とを有することにある。好ましくは、上記埋
め込み拡散層からなる副ビット線および副接地線を形成
する工程が全面への上記窒化シリコン膜の形成，この窒
化シリコン膜を覆う酸化シリコン膜の形成，この酸化シ
リコン膜の上面のＣＭＰ法による平坦化，この酸化シリ
コン膜並びに窒化シリコン膜のパターニングおよび少な
くともパターニングされたこの酸化シリコン膜をマスク
にしたイオン注入を含み、少なくとも上記第１のゲート
酸化膜の形成前に上記パターニングされた酸化シリコン
膜と窒化シリコン膜とが除去される。さらに好ましく
は、全面に上記第２の多結晶シリコン膜を形成した後
に、全面に酸化シリコン膜を形成し、この酸化シリコン
膜の上面をＣＭＰ法により平坦化することと、上記制御
ゲート電極および浮遊ゲート電極を形成する工程が、上
記フォト・レジスト膜パターンをマスクにして、上面が
平坦化された上記酸化シリコン膜と，少なくとも上記窪
みの底面を覆う上記第２の多結晶シリコン膜と，上記ゲ
ート絶縁膜と，上記多結晶シリコン膜パターンとを順次
パターニングすることからなることと、上記窪みの傾斜
面からなる周辺部における素子領域および上記シリコン
基板の主表面の素子領域とに上記ゲート電極を形成する
工程が、上記別のフォト・レジスト膜パターンをマスク
にして、上面が平坦化された上記酸化シリコン膜と，上
記第２のの多結晶シリコン膜とをパターニングすること
からなることとを併せて特徴とする。
【００１１】本発明の不揮発性半導体記憶装置に関わる
半導体装置の製造方法の第２の態様の特徴は、シリコン
基板の主表面のセル・アレイの形成予定領域に選択酸化
により第１のフィールド酸化膜を形成し、これらの第１
のフィールド酸化膜を除去して窪みを形成する工程と、
上記窪みの表面を含めて上記シリコン基板の主表面の素
子分離領域に選択酸化により第２のフィールド酸化膜を
形成する工程と、熱酸化により少なくとも上記窪みの底
面の素子領域に第１のゲート酸化膜を形成する工程と、
全面に第１の多結晶シリコン膜を形成し、この第１の多
結晶シリコン膜をパターニングして上記第１のゲート酸
化膜を覆う帯状の多結晶シリコン膜パターンを形成し、
これらの多結晶シリコン膜パターンの表面にゲート絶縁
膜を形成し，上記第２のフィールド酸化膜に囲まれた上
記窪みの傾斜面からなる周辺部における素子領域および
上記シリコン基板の主表面の素子領域に第２のゲート酸
化膜を形成する工程と、全面に第２の多結晶シリコン膜
を形成する工程と、少なくとも上記シリコン基板の主表
面の所定の領域上を覆うフォト・レジスト膜パターンを
マスクにして、少なくとも上記窪みの底面を覆う上記第
２の多結晶シリコン膜と，上記ゲート絶縁膜と，上記多
結晶シリコン膜パターンとを順次パターニングして、制
御ゲート電極および浮遊ゲート電極を形成する工程と、
少なくとも上記窪みの底面上を覆う別のフォト・レジス
ト膜パターンをマスクにして、上記第２の多結晶シリコ
ン膜のパターニングを行ない、上記窪みの傾斜面からな
る周辺部における素子領域および上記シリコン基板の主
表面の素子領域にゲート電極を形成する工程と、上記第
２のフィールド酸化膜，上記ゲート電極および制御ゲー
ト電極をマスクにして、上記窪みの底面の素子領域，こ
れらの第２のフィールド酸化膜に囲まれたこれらの窪み
の傾斜面からなる周辺部における素子領域および上記シ
リコン基板の主表面の素子領域にそれぞれに拡散層を形
成する工程と、全面に層間絶縁膜を形成し、上記窪みの
底面の素子領域に形成された拡散層に接続される半導体
素子に達するコンタクト孔を形成し、これらのコンタク
ト孔を介してこれらの窪みの底面の素子領域に形成され
た拡散層にに接続されるビット線をこの層間絶縁膜の表
面上に形成する工程とを有することにある。好ましく
は、全面に上記第２の多結晶シリコン膜を形成した後
に、全面に酸化シリコン膜を形成し、この酸化シリコン
膜の上面をＣＭＰ法により平坦化することと、上記制御
ゲート電極および浮遊ゲート電極を形成する工程が、上
記フォト・レジスト膜パターンをマスクにして、上面が
平坦化された上記酸化シリコン膜と，少なくとも上記窪
みの底面を覆う上記第２の多結晶シリコン膜と，上記ゲ
ート絶縁膜と，上記多結晶シリコン膜パターンとを順次
パターニングすることからなることと、上記窪みの傾斜
面からなる周辺部における素子領域および上記シリコン
基板の主表面の素子領域とにゲート電極を形成する工程
が、上記別のフォト・レジスト膜パターンをマシクし
て、上面が平坦化された上記酸化シリコン膜と，上記第
２の多結晶シリコン膜とをパターニングすることからな
ることとを併せて特徴とする。
【００１２】本発明の不揮発性半導体記憶装置に関わる
半導体装置の製造方法の第３の態様の特徴は、シリコン
基板の主表面にパッド酸化膜を形成し、パッド酸化膜を
表面上に第１の窒化シリコン膜を形成し、この第１の窒
化シリコン膜をパターニングして選択酸化を行ない、周
辺回路形成予定領域の素子分離領域とセル・アレイ形成
予定領域と周辺回路形成予定領域およびセル・アレイ形
成予定領域の間の第１の接続領域の形成予定領域の所要
の領域とにフィールド酸化膜を形成して周辺回路領域を
形成する工程と、上記第１の窒化シリコン膜を除去し、
全面に第２の窒化シリコン膜を形成し、上記セル・アレ
イ形成予定領域とセル・アレイ形成予定領域の間の上記
第２の接続領域の形成予定領域とを覆う第２の窒化シリ
コン膜を除去し，上記周辺回路領域と上記第１の接続領
域とを覆う第２の窒化シリコン膜を残置し、残置された
第２の窒化シリコン膜をマスクにして上記フィールド酸
化膜を除去して上記シリコン基板の主表面に窪みを形成
することにより窪みの平坦な底面からなるセル・アレイ
領域とそれぞれ窪みの縁端部を成す傾斜部を含んで成る
第１の接続領域および第２の接続領域とを形成する工程
と、全面に第１の酸化シリコン膜を形成し、この第１の
酸化シリコン膜の上面をＣＭＰ法により平坦化し、この
第１の酸化シリコン膜のパターニングを行なって，制御
ゲート電極形成予定方向に直交して１つの上記セル・ア
レイ領域から上記第２の接続領域を横断して隣接するセ
ル・アレイ領域に連続して連なる開口部を形成し、開口
部に自己整合的にセル・アレイ領域並びに第２の接続領
域にイオン注入層を形成する工程と、上記第１の酸化シ
リコン膜を除去し、熱酸化により上記セル・アレイ領域
および第２の接続領域の表面に第２の酸化シリコン膜を
形成するとともに上記イオン注入層を活性化して埋め込
み拡散層に変換する工程と、上記第２の酸化シリコン膜
を除去した後、高温化学気相成長法により全面に第３の
酸化シリコン膜を形成し、さらに全面に第３の窒化シリ
コン膜を形成し、上記周辺回路と上記第１および第２の
接続領域とを覆い，さらに第１あるいは第２の接続領域
からこれら第１あるいは第２の接続領域に最近接した浮
遊ゲート電極の側面の形成予定領域に達するまで延在し
て上記セル・アレイ領域を覆う第３の窒化シリコン膜を
残置するパターニングを行なう工程と、第１のフォト・
レジスト膜パターンをマスクにして上記第３の窒化シリ
コン膜を選択的にエッチングした後、第１のフォト・レ
ジスト膜パターンをマスクにして上記第３の酸化シリコ
ン膜のテーパー・エッチングを行ない、上記第１の接続
領域へは上記窪みの傾斜部を覆う姿態を有して延在し，
上記第２の接続領域には上記シリコン基板の主表面上に
まで延在して第２の接続領域の中央部において所要幅を
持って帯状に分断され，さらに上記セル・アレイ領域の
不揮発性メモリ・セルの形成予定領域においては上記埋
め込み拡散層に直交する方向に平行に所定幅の帯状に残
置する姿態を有したフィールド絶縁膜を形成する工程
と、上記フィールド絶縁膜に自己整合的に上記セル・ア
レイ領域の表面に第１のゲート酸化膜を形成し、全面に
第１の多結晶シリコン膜を形成し、この第１に多結晶シ
リコン膜をパターニングして上記埋め込み拡散層に平行
に，上記窪みの底面におけるこれらの埋め込み拡散層の
境界のそれぞれ一方を覆う姿態を有した多結晶シリコン
膜パターンを形成し、これらの多結晶シリコン膜パター
ンの上面並びに側面とこれらの多結晶シリコン膜パター
ンに自己整合的なセル・アレイ領域の表面とに第２のゲ
ート酸化膜を形成する工程と、全面に第２の多結晶シリ
コン膜と第４の酸化シリコン膜とを順次形成し、この第
４の酸化シリコン膜と第２の多結晶シリコン膜とを順次
異方性エッチングによりパターニングして、上記セル・
アレイ領域において帯状をなす上記フィールド絶縁膜の
空隙部をこれらのフィールド絶縁膜に平行に覆う姿態を
有して制御ゲート電極と制御ゲート電極の上面を覆う酸
化シリコン膜キャップとを形成する工程と、全面に第５
の酸化シリコン膜を形成し、この第５の酸化シリコン膜
をエッチ・バックして上記制御ゲート電極および酸化シ
リコン膜キャップの側面に酸化シリコン膜スペーサを形
成する工程と、上記第２の接続領域を第２のフォト・レ
ジスト膜パターンで覆い、上記酸化シリコン膜スペーサ
に自己整合的に上記多結晶シリコン膜パターンを異方性
エッチングして浮遊ゲート電極を形成する工程と、上記
第２の接続領域と少なくとも上記セル・アレイ領域の不
揮発性メモリ・セルの形成予定領域とを覆う第３のフォ
ト・レジスト膜パターンをマスクにして、上記第２およ
び第３の窒化シリコン膜を選択的に除去する工程と、上
記浮遊ゲート電極の上記フィールド絶縁膜の上面上の側
面と上記周辺回路領域の表面と上記第１および第２の接
続領域の表面とに第３のゲート酸化膜を形成し、全面に
第３の多結晶シリコン膜を形成し、この第３の多結晶シ
リコン膜をパターニングして、周辺回路を構成するＭＯ
Ｓトランジスタのゲート電極と、一対の上記制御ゲート
電極に挟まれた上記フィールド絶縁膜上に上記絶縁膜ス
ペーサに挟まれた部分のこれらのフィールド絶縁膜の上
面を覆い，上記絶縁膜キャップ並びにこれらの絶縁膜ス
ペーサを介してこれらの制御ゲート電極の一部を覆い，
上記第３のゲート酸化膜を介して上記浮遊ゲート電極の
側面の一部を覆う姿態を有した消去ゲート電極とを形成
する工程と、少なくとも上記第２の接続領域を覆う第４
のフォト・レジスト膜パターンをマスクにしたイオン注
入等により、上記第１の接続領域と上記周辺回路領域と
に第４のフォト・レジスト膜パターン，上記周辺回路を
構成するＭＯＳトランジスタのゲート電極，上記フィー
ルド酸化膜およびフィールド絶縁膜に自己整合的に拡散
層を形成する工程と、全面に層間絶縁膜を形成し、上記
第２の接続領域の上記埋め込み拡散層，上記周辺回路領
域の半導体素子等に達するコンタクト孔を形成し、コン
タクト孔を介して埋め込み拡散層，半導体素子等に接続
される配線を層間絶縁膜の表面上に形成する工程とを有
することにある。
【００１３】本発明の不揮発性半導体記憶装置に関わる
半導体装置の製造方法の第４の態様の特徴は、シリコン
基板の主表面にパッド酸化膜を形成し、パッド酸化膜を
表面上に第１の窒化シリコン膜を形成し、この第１の窒
化シリコン膜をパターニングして選択酸化を行ない、周
辺回路形成予定領域の素子分離領域とセル・アレイ形成
予定領域と周辺回路形成予定領域およびセル・アレイ形
成予定領域の間の第１の接続領域の形成予定領域の所要
の領域とセル・アレイ形成予定領域の間の第２の接続領
域の形成予定領域の所要の領域とにフィールド酸化膜を
形成して周辺回路領域を形成する工程と、上記第１の窒
化シリコン膜を除去し、全面に第２の窒化シリコン膜を
形成し、上記セル・アレイ形成予定領域を覆うこの第２
の窒化シリコン膜を除去して上記周辺回路領域と上記第
１および第２の接続領域とを覆う第２の窒化シリコン膜
を残置し、残置された第２の窒化シリコン膜をマスクに
して上記フィールド酸化膜を除去して上記シリコン基板
の主表面に窪みを形成することにより窪みの平坦な底面
からなるセル・アレイ領域とそれぞれ窪みの縁端部を成
す傾斜部を含んで成る第１の接続領域および第２の接続
領域とを形成する工程と、全面に第１の酸化シリコン膜
を形成し、この第１の酸化シリコン膜の上面をＣＭＰ法
により平坦化し、第１の酸化シリコン膜のパターニング
を行なって，制御ゲート電極形成予定方向に直交して１
つの上記セル・アレイ領域から上記第２の接続領域を横
断してそれぞれ一方の側に隣接するセル・アレイ領域に
連続して連なる開口部を形成し、これらの開口部に自己
整合的にセル・アレイ領域並びに第２の接続領域に第１
のイオン注入層を形成する工程と、上記セル・アレイ領
域の上記開口部を覆う第１のフォト・レジスト膜パター
ンを形成し、第１のフォト・レジスト膜パターンをマス
クにして上記第２の接続領域の上記第１のイオン注入層
に再度イオン注入を行ない、これらの第１のイオン注入
層を第２のイオン注入層に変換する工程と、上記第１の
酸化シリコン膜を除去し、熱酸化により上記セル・アレ
イ領域および第２の接続領域の表面に第２の酸化シリコ
ン膜を形成するとともに上記第１並びに第２のイオン注
入層を活性化してそれぞれ２つのセル・アレイ領域にま
たがった埋め込み拡散層に変換する工程と、上記第２の
酸化シリコン膜を除去した後、高温化学気相成長法によ
り全面に第３の酸化シリコン膜を形成し、上記フィール
ド酸化膜の上面の平坦部を覆う上記第２の窒化シリコン
膜の表面が露出するまでこの第３の酸化シリコン膜にＣ
ＭＰを施す工程と、第２のフォト・レジスト膜パターン
をマスクにして、上記周辺回路領域および第２の接続領
域の半導体素子の形成予定領域に残置した上記第３の酸
化シリコン膜と、第２の接続領域において上記埋め込み
拡散層を覆う第３の酸化シリコン膜のうちの半導体素子
の形成予定領域に接続する部分を含めた領域の第３の酸
化シリコン膜とを選択的に除去する工程と、全面に第３
の窒化シリコン膜を形成し、第３のフォト・レジスト膜
パターンをマスクにたこの第３の窒化シリコン膜のエッ
チングにより、上記周辺回路と上記第１および第２の接
続領域とを覆い，さらに第１あるいは第２の接続領域か
らこれら第１あるいは第２の接続領域に最近接した浮遊
ゲート電極の側面の形成予定領域に達するまで延在して
上記セル・アレイ領域を覆う第３の窒化シリコン膜を残
置する工程と、第４のフォト・レジスト膜パターンをマ
スクにして上記第３の窒化シリコン膜を選択的に除去し
た後、第４のフォト・レジスト膜パターンをマスクにし
て上記第３の酸化シリコン膜のテーパー・エッチングを
行ない、上記第１の接続領域へは上記窪みの傾斜部を覆
う姿態を有して上記フィールド酸化膜まで延在し，上記
第２の接続領域にはフィールド酸化膜まで延在してさら
に上記埋め込み拡散層の一部を覆い，さらに上記セル・
アレイ領域の不揮発性メモリ・セルの形成予定領域にお
いては上記埋め込み拡散層に直交する方向に平行に所定
幅の帯状に残置する姿態を有したフィールド絶縁膜を形
成する工程と、上記フィールド絶縁膜に自己整合的に上
記セル・アレイ領域の表面に第１のゲート酸化膜を形成
し、全面に第１の多結晶シリコン膜を形成し、この第１
に多結晶シリコン膜をパターニングして上記埋め込み拡
散層に平行に，上記窪みの底面におけるこれらの埋め込
み拡散層の境界のそれぞれ一方を覆う姿態を有した多結
晶シリコン膜パターンを形成し、これらの多結晶シリコ
ン膜パターンの上面並びに側面と多結晶シリコン膜パタ
ーンに自己整合的なセル・アレイ領域の表面とに第２の
ゲート酸化膜を形成する工程と、全面に第２の多結晶シ
リコン膜を形成し、さらに第４の酸化シリコン膜，第４
の窒化シリコン膜および第５の酸化シリコン膜を順次形
成し、この第５の酸化シリコン膜の上面をＣＭＰ法によ
り平坦化し、第５の酸化シリコン膜および第４の窒化シ
リコン膜を順次異方性エッチングによりパターニング
し、異方性エッチングによりパターニングされた第５の
酸化シリコン膜とパターニングされた第４の窒化シリコ
ン膜に自己整合的な第４の酸化シリコン膜とを選択的に
除去して、第４の酸化シリコン膜からなる酸化シリコン
膜キャップに第４の窒化シリコン膜からなる窒化シリコ
ン膜キャップが載置してなる絶縁膜キャップを形成し、
絶縁膜キャップをマスクにした上記第２の多結晶シリコ
ン膜の異方性エッチングにより上記セル・アレイ領域に
おいて帯状をなす上記フィールド絶縁膜の空隙部をこれ
らのフィールド絶縁膜に平行に覆う姿態を有して制御ゲ
ート電極を形成する工程と、全面に第６の酸化シリコン
膜を形成し、この第６の酸化シリコン膜をエッチ・バッ
クして上記制御ゲート電極および絶縁膜キャップの側面
に酸化シリコン膜スペーサを形成する工程と、上記酸化
シリコン膜スペーサに自己整合的に上記多結晶シリコン
膜パターンを異方性エッチングして浮遊ゲート電極を形
成する工程と、上記セル・アレイ領域の不揮発性メモリ
・セルの形成予定領域を覆う第５のフォト・レジスト膜
パターンをマスクにして、上記第２および第３の窒化シ
リコン膜と上記窒化シリコン膜スペーサの一部を選択的
に除去する工程と、上記フィールド絶縁膜の上面上の上
記浮遊ゲート電極の側面と上記周辺回路領域の表面と上
記第１および第２の接続領域の表面とに第３のゲート酸
化膜を形成し、全面に第３の多結晶シリコン膜を形成
し、この第３の多結晶シリコン膜をパターニングして、
周辺回路等を構成するＭＯＳトランジスタのゲート電極
と、一対の上記制御ゲート電極に挟まれた上記フィール
ド絶縁膜上に上記絶縁膜スペーサに挟まれた部分のフィ
ールド絶縁膜の上面を覆い，上記絶縁膜キャップ並びに
絶縁膜スペーサを介して制御ゲート電極の一部を覆い，
上記第３のゲート酸化膜を介して上記浮遊ゲート電極の
側面の一部を覆う姿態を有した消去ゲート電極とを形成
する工程と、イオン注入等により、上記第１の接続領域
と上記周辺回路領域とに上記第４のフォト・レジスト膜
パターン，上記周辺回路等を構成するＭＯＳトランジス
タのゲート電極，上記フィールド酸化膜およびフィール
ド絶縁膜に自己整合的に拡散層を形成する工程と、全面
に層間絶縁膜を形成し、上記第２の接続領域および周辺
回路領域の半導体素子等に達するコンタクト孔を形成
し、コンタクト孔を介して半導体素子等に接続される配
線を該層間絶縁膜の表面上に形成する工程とを有するこ
とにある。
【００１４】本発明の半導体装置の第１の製造方法の特
徴は、半導体基板の主表面の所定の領域に、概ね逆台形
の姿態を有し，平坦な底面を有する窪みを形成する工程
と、全面に所要材料からなる膜を形成し、この膜の上面
を平坦化し、この膜をパターニングして上記窪みの底面
から少なくとも窪みの端部をなす上記半導体基板の主表
面に連なる開口部を形成する工程と、上記膜の開口部に
自己整合的に、上記窪みの底面から少なくとも窪みの端
部をなす上記半導体基板の主表面に連なる拡散層を形成
する工程とを有することにある。
【００１５】本発明の半導体装置の第２の製造方法の特
徴は、半導体基板の主表面の所定の領域に、概ね逆台形
の姿態を有し，平坦な底面を有する窪みを形成する工程
と、全面に第１の膜と第２の膜とを順次形成し、この第
２の膜の上面を平坦化し、この第２の膜をパターニング
して上記窪みの底面から少なくとも窪みの端部をなす上
記半導体基板の主表面に連なる開口部を形成する工程
と、上記第２の膜の開口部に自己整合的に上記第１の膜
を加工し、第２の膜を除去する工程とを有することにあ
る。
【００１６】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００１７】本発明の第１の実施の形態は、本発明をＮ
ＯＲ型のフラッシュ・メモリに適用したものであり、Ｌ
ＯＣＯＳ型のフィールド酸化膜が除去されてなる窪みの
底面には２層の積層ゲート型でコンタクト・レス型の不
揮発性メモリ・セルからなる共通設置線型でＮＯＲ型の
セル・アレイ領域が設けられている。ＮＯＲ型のフラッ
シュ・メモリの回路図である図１と、ＮＯＲ型のフラッ
シュ・メモリの模式的平面図である図２と、ＮＯＲ型の
フラッシュ・メモリの模式的断面図であり，図２のＡＡ
線，ＢＢ線およびＣＣ線での模式的断面図である図３
（ａ），（ｂ）および（ｃ）とを併せて参照すると、本
発明の第１の実施の形態の第１の実施例によるフラッシ
ュ・メモリは、以下のように構成されている。なお、通
常のデバイス構造からなるこのようなフラッシュ・メモ
リとしては、特開平６−２８３７１号公報に記載されて
いる。
【００１８】Ｐ型シリコン基板１０１の主表面の所要の
領域には、概ね逆台形の姿態を有し，平坦な底面を有す
る窪み１０３が設けられている。窪み１０３の底面は、
Ｐ型シリコン基板１０１の主表面より１５０ｎｍ程度低
い位置にある。窪み１０３の底面には、積層ゲート電極
型でコンタクト・レス型の不揮発性メモリ・セルからな
る共通接地線型でＮＯＲ型のセル・アレイ領域１５２が
設けられている。Ｐ型シリコン基板１０１の主表面には
周辺回路領域１５１が設けられ、窪み１０３に隣接する
Ｐ型シリコン基板１０１の主表面と窪み１０３の底面の
端部とを含んだ帯状の領域には周辺回路およびセル・ア
レイもしくはセル・アレイ間を接続する接続領域１５３
が設けられている。周辺回路領域１５１における素子領
域１４１には周辺回路を構成するＮチャネル型ＭＯＳト
ランジスタが設けられ、接続領域１５３における素子領
域１４２ａにはＮチャネル型ＭＯＳトランジスタからな
るセレクト・ゲート・トランジスタが設けられている。
素子領域１４２ａの一端はセル・アレイ領域１５２に直
接に接続されている。
【００１９】共通接地型のセル・アレイの特徴として、
窪み１０３の底面の表面には、Ｎ+型埋め込み拡散層か
らなる１つの副接地線１０８ａに対して、Ｎ+ 型埋め込
み拡散層からなる２つの副ビット線１０７ａが設けられ
ている。副ビット線１０７ａ，副接地線１０８ａの接合
の深さは２００ｎｍ程度であり、これらの線幅は０．６
μｍ程度である。周辺回路を構成する半導体素子の間，
周辺回路領域１５１と接続領域１５３とセル・アレイ領
域１５２との間および異なる副接地線１０８ａに属する
メモリ・セル間の素子分離が、ＬＯＣＯＳ型で膜厚２０
０ｎｍ程度のフィールド酸化膜１０５によりなされてい
る。副接地線１０８ａおよび副ビット線１０７ａの表面
は、ＬＯＣＯＳ型で膜厚６０ｎｍ程度のフィールド酸化
膜１０６により覆われている。
【００２０】セル・アレイ領域１５２の副ビット線１０
７ａと副接地線１０８ａとに挟まれた０．６μｍ程度の
幅（＝メモリ・セルのゲート長）の帯状の領域（チャネ
ル領域）の表面には、熱酸化による膜厚１０ｎｍ程度の
ゲート酸化膜１０９が設けられている。メモリ・セル
は、上記副ビット線１０７ａおよび副接地線１０８ａ
と、ゲート酸化膜１０９と、ゲート酸化膜１０９上に積
層された浮遊ゲート電極１１２，ゲート絶縁膜１１０お
よびワード線を兼た例えば制御ゲート電極１１３Ａとか
ら構成されている。制御ゲート電極１１３Ａ，１１３
Ｂ，１１３Ｃ，１１３Ｍ等は、副ビット線１０７ａ，副
接地線１０８ａと直交しており、０．４μｍ程度の幅
（＝ゲート幅）で例えば膜厚３００ｎｍ程度のＮ+ 型の
多結晶シリコン膜から構成されている。膜厚１５０ｎｍ
程度のＮ型の多結晶シリコン膜からなる浮遊ゲート電極
１１２は、制御ゲート電極１１３Ａ等の直下にのみに存
在する。浮遊ゲート電極１１２の一端は副接地線１０８
ａを覆うフィールド酸化膜１０６の表面上に延在した位
置にあり、浮遊ゲート電極１１２の他端はフィールド酸
化膜１０６を介して副ビット線１０７ａ上を横断してフ
ィールド酸化膜１０５の表面上にまで延在した位置にあ
る。例えば同一の制御ゲート電極１１３Ａ直下での浮遊
ゲート電極１１２の最小間隔は、０．４μｍ程度であ
る。ゲート絶縁膜１１０は、酸化シリコン膜，窒化シリ
コン膜および酸化シリコン膜（以下ＯＮＯ膜と記す）の
積層構造をなし、酸化シリコン膜に換算した膜厚が１８
ｎｍ程度であり、制御ゲート電極１１３Ａ等と浮遊ゲー
ト電極１１２との間にのみに設けられている。
【００２１】素子領域１４１と素子領域１４２ａとには
熱酸化による膜厚２０ｎｍ程度のゲート酸化膜１１１が
設けられ、制御ゲート電極１１３Ａと同様に、例えば膜
厚３００ｎｍ程度のＮ+ 型の多結晶シリコン膜からなる
ゲート電極１１４Ａ，１１４Ｂ等とゲート電極１１４ａ
ａ，１１４ａｂとが設けられている。さらに素子領域１
４１，１４２ａにはそれぞれこれらのゲート電極１１４
Ａ，１１４Ｂ等あるいはゲート電極１１４ａａ，１１４
ａｂに自己整合的にＮ+ 型拡散層１１５ａが設けられて
いる。これらのＮ+ 型拡散層１１５ａの接合の深さは、
１５０ｎｍ程度である。ビット線に係わる周辺回路を構
成する半導体素子は、周辺回路領域１５１に設けられ、
（ソース・ドレイン領域となる）一対のＮ+ 型拡散層１
１５ａとゲート酸化膜１１１とゲート電極１１４Ａ，１
１４Ｂ等とからなるＮチャネル型ＭＯＳトランジスタ等
からなる。接地線に係わる周辺回路を構成する半導体素
子は、図示してない周辺回路領域に設けられ、（ソース
・ドレイン領域となる）一対のＮ+ 型拡散層１１５ａと
ゲート酸化膜１１１と（図示していない）ゲート電極と
からなるＮチャネル型ＭＯＳトランジスタ等からなる。
接続領域１５３に設けられたセレクト・ゲート・トラン
ジスタは（ソース・ドレイン領域となる）一対のＮ+ 型
拡散層１１５ａとゲート酸化膜１１１とゲート電極１１
４ａａもしくはゲート電極１１４ａｂとから構成されて
おり、これらの一対のＮ+ 型拡散層１１５ａの一方は副
ビット線１０７ａもしくは副接地線１０８ａの一方に直
接に接続している。さらに同じ接続領域１５３に属する
全てのセレクト・ゲート・トランジスタは、副ビット線
１０７ａおよび副接地線１０８ａのどちらか一方に接続
している。
【００２２】Ｐ型シリコン基板１０１は膜厚６００ｎｍ
程度の層間絶縁膜１１８により覆われている。層間絶縁
膜１１８には、周辺回路領域１５１に設けられたＮ+ 型
拡散層１１５ａに達するコンタクト孔１１９，１１９
Ａ，１１９Ｂ等と、副ビット線１０７ａに接続されるセ
レクト・ゲート・トランジスタにおける副ビット線１０
７ａに直接に接続されない（接続領域１５３に設けられ
た）Ｎ+ 型拡散層１１５ａに達するコンタクト孔１１９
と、副接地線１０８ａに接続されるセレクト・ゲート・
トランジスタにおける副接地線１０８ａに直接に接続さ
れない（接続領域１５３に設けられた）Ｎ+ 型拡散層１
１５ａに達するコンタクト孔１１９とが設けられてい
る。これらのコンタクト孔１１９，１１９Ａ，１１９Ｂ
等は、それぞれコンタクト・プラグ１２０により充填さ
れている。層間絶縁膜１１８の表面上には、金属膜から
なる配線１２１，主ビット線１２１Ａ，１２１Ｂ等およ
び主接地線１２１ＡＢ等が設けられている。
【００２３】配線１２１はコンタクト孔１１９Ａ，１１
９Ｂを介してゲート電極１１４Ａ，１１４Ｂを有した
（周辺回路を構成する）Ｎチャネル型ＭＯＳトランジス
タ等に接続され、これらのＮチャネル型ＭＯＳトランジ
スタはそれぞれ別のコンタクト孔１１９Ａ，１１９Ｂを
介して主ビット線１２１Ａ，１２１Ｂに接続される。さ
らにこれらの主ビット線１２１Ａ，１２１Ｂは、それぞ
れコンタクト孔１１９およびゲート電極１１４ａａを有
したセレクト・ゲート・トランジスタを介してそれぞれ
別々の副ビット線１０７ａに接続される。主接地線１２
１ＡＢは、コンタクト孔１１９およびゲート電極１１４
ａｂを有したセレクト・ゲート・トランジスタを介して
副接地線１０８ａに接続されている。なお、フラッシュ
・メモリにおける消去方式がチャネル・ホット・エレク
トロンに依るものである場合には、（図示していない）
コンタクト孔を介して主接地線１２１ＡＢが（図示して
いないＮチャネル型ＭＯＳトランジスタ等を含んでな
る）周辺回路に接続されている。
【００２４】本第１の実施の形態の本第１の実施例で
は、窪み１０３を設けることにより制御ゲート電極１１
３Ａ等の上面の高さとゲート電極１１４，１１４Ａ，１
１４Ｂ等の上面の高さとの差が少なくなり、層間絶縁膜
１１８の表面の凹凸が緩和される。このようなデバイス
構造を有することから、層間絶縁膜１１８に設けられた
コンタクト孔１１９とコンタクト孔１１９Ａ，１１９Ｂ
との深さは概ね同じになり、さらにこれらのコンタクト
孔１１９，１１９Ａ，１１９Ｂ等のアスペクト比を高く
する必要がなくなる。このため、本第１の実施の形態の
本第１の実施例の採用により、層間絶縁膜に設けられる
コンタクト孔に係わる電気接続特性の低下と、層間絶縁
膜の表面上に設けられる配線の加工性の低下とを同時に
抑制することが容易になる。
【００２５】なお、スタックド型のメモリ・セルを有す
るＤＲＡＭに関する発明である特開平４−１６４３８号
公報にも、半導体基板の主表面に設けた窪みにセル・ア
レイ領域を形成することが開示されているが、この公開
公報のデバイス構造では周辺回路に達するコンタクト孔
とビット・コンタクト孔との深さが異なり、これらのコ
ンタクト孔の加工性の問題が生じやすくなる。さらに、
周辺回路に到達するワード線の加工性にも問題が生じや
すくなる。それに対して本第１の実施の形態の本第１の
実施例では、セル・アレイ領域１５２にのみ浮遊ゲート
電極１１２が設けられることから、上述したように制御
ゲート電極１１３Ａ等の上面の高さとゲート電極１１
４，１１４Ａ等の上面の高さとの差が少なくなり、層間
絶縁膜１１８の表面の凹凸が緩和されるため、このよう
な問題は生じない。
【００２６】本第１の実施の形態の本第１の実施例によ
るＮＯＲ型のフラッシュ・メモリの回路動作について説
明する。なお、ＮＯＲ型のフラッシュ・メモリにおける
消去の定義は２通りある。第１の定義では、Ｆ−Ｎトン
ネリングを利用して浮遊ゲート電極からこれに蓄積され
たチャージ（エレクトロン）を取り去ることを消去と定
義し、チャネル・ホット・エレクトロンを浮遊ゲート電
極に注入するのを書き込みと定義する。第２の定義で
は、Ｆ−Ｎトンネリングを利用して浮遊ゲート電極にチ
ャージ（エレクトロン）を注入するのを消去と定義し、
Ｆ−Ｎトンネリングを利用して浮遊ゲート電極からこれ
に蓄積されたチャージ（エレクトロン）を引き抜くこと
を書き込みと定義する。本第１の実施の形態の本第１の
実施例では、上記第２の定義に従って動作説明を行な
う。
【００２７】例えば、第Ｃ行の制御ゲート電極１１３Ａ
と第Ａ列の主ビット線１２１Ａとに属する（Ｃ行Ａ列
の）不揮発性メモリ・セルに対する書き込みは、次のよ
うにして行なわれる。配線１２１は高電位（例えば７
Ｖ）に印加され、ゲート電極１１４Ａのみが高電位（例
えば５Ｖ）に印加されて他のゲート電極１１４Ｂ等は０
Ｖに印加される。これにより、主ビット線１２１Ａのみ
が高電位（例えば６Ｖ）に印加されて他の主ビット線１
２１Ｂ等は０Ｖになる。第Ｃ行の不揮発性メモリ・セル
の属するセル・アレイに係わるセレクト・ゲート・トラ
ンジスタのゲート電極１１４ａａのみが高電位（例えば
５Ｖ）に印加されて（これに属さないセル・アレイに係
わるセレクト・ゲート・トランジスタの）他のゲート電
極１１４ａａ等は０Ｖに印加される。これにより、第Ｃ
行を含んだ第Ａ列に属する不揮発性メモリ・セルの副ビ
ット線１０７ａのみが選択的に高電位（例えば５Ｖ）に
印加される。副接地線１０８ａ（および主接地線１２１
ＡＢ等）には電圧印加がなされない（オープン）状態に
なっている。Ｐ型シリコン基板１０１は０Ｖに印加され
る。さらに、制御ゲート電極１１３Ｃのみに低電位（例
えば−１２Ｖ）が印加されて他の制御ゲート電極１１３
Ａ，１１３Ｂ，１１３Ｍ等は０Ｖに印加される。その結
果、Ｃ行Ａ列の不揮発性メモリ・セルは、浮遊ゲート電
極１１２に蓄積されたチャージ（エレクトロン）がＦ−
Ｎトンネリングにより副ビット線１０７ａに引き抜かれ
て選択的に書き込みが行なわれる。書き込みの行なわれ
たＣ行Ａ列の不揮発性メモリ・セルのしきい値電圧ＶTM
は例えば１Ｖである。
【００２８】消去は次のようにして行なわれる。あるセ
ル・アレイ領域１５２に属する全ての制御ゲート電極１
１３Ａ，１１３Ｂ，１１３Ｃ，１１３Ｍ等には高電位
（例えば１６Ｖ）に印加され、そのセル・アレイ領域１
５２に属する全ての副ビット線１０７ａ並びに副接地線
１０８ａはオープンにされ、Ｐ型シリコン基板１０１は
０Ｖに印加される。その結果、そのセル・アレイ領域１
５２に属する全ての不揮発性メモリ・セルは、Ｆ−Ｎト
ンネリングによりＰ型シリコン基板１０１からチャージ
（エレクトロン）が浮遊ゲート電極１１２に注入され、
消去が行なわれる。消去の行なわれた不揮発性メモリ・
セルのしきい値電圧ＶTMは例えば７Ｖである。
【００２９】ＮＯＲ型のフラッシュ・メモリの製造工程
の模式的断面図であり，図２のＡＡ線での製造工程の模
式的断面図である図４と、ＮＯＲ型のフラッシュ・メモ
リの製造工程の模式的断面図であり，図２のＣＣ線での
製造工程の模式的断面図である図５と、上記図２および
図３とを併せて参照すると本第１の実施の形態の本第１
の実施例によるフラッシュ・メモリは以下の通りに形成
される。
【００３０】まず、Ｐ型シリコン基板１０１の主表面の
セル・アレイの形成予定領域に選択酸化により膜厚３０
０ｎｍ程度の第１のフィールド酸化膜（図示せず）が形
成され、第１のフィールド酸化膜が除去されて窪み１０
３が形成される。なお、本第１の実施の形態の本第１の
実施例では、Ｐ型シリコン基板１０１の代りに、少なく
ともセル・アレイの形成予定領域および接続領域の形成
予定領域と周辺回路の形成予定領域の一部とにＰウェル
が設けられたシリコン基板を採用することも可能である
〔図２，図３，図４（ａ），図５（ａ）〕。
【００３１】次に、窪み１０３の表面における最近接し
た２つの副ビット線の形成予定領域に挟まれた素子分離
領域，窪み１０３の傾斜面からなる周辺部における素子
分離領域およびＰ型シリコン基板１０１の主表面の素子
分離領域とには、膜厚４０ｎｍ程度のパッド酸化膜１３
１の表面上の所要領域に設けられた窒化シリコン膜（図
示せず）をマスクにした選択酸化により、膜厚２００ｎ
ｍ程度の（第２の）フィールド酸化膜１０５が形成され
る。上記窒化シリコン膜が除去された後、新たに、膜厚
３００ｎｍ程度の窒化シリコン膜が全面に堆積される。
この窒化シリコン膜がフォト・レジスト膜パターン１６
１ａをマスクにしてパターニングされ、窪み１０３の底
面におけるチャンネル形成予定領域，Ｐ型シリコン基板
１０１の主表面および窪み１０３の傾斜面からなる周辺
部を覆う膜厚３００ｎｍ程度の窒化シリコン膜１３２ａ
が残置される。続いて、フィールド酸化膜１０５および
フォト・レジスト膜パターン１６１ａをマスクにして、
４０ｋｅＶで５×１０15ｃｍ-2程度の砒素（Ａｓ）のイ
オン注入が行なわれ、セル・アレイ領域１５２を成す窪
み１０３の底面に上記副ビット線および副接地線の形成
予定領域にＮ型イオン注入層１３３ａが形成される〔図
４（ｂ），図５（ｂ）〕。
【００３２】上記窒化シリコン膜１３２ａの形成等に供
したフォト・レジスト膜パターン１６１ａの開口部は、
セル・アレイ領域１５２からはみ出していない。本第１
の実施の形態の本第１の実施例における副ビット線１０
７ａ，副接地線１０８の線幅およびこれらの間隔では、
この開口部がセル・アレイ領域からはみ出したとして
も、Ｐ型シリコン基板１０１の主表面と窪み１０３の底
面との高低差を配慮しても焦点深度に関わる不具合は生
じない。本第１の実施の形態の本第１の実施例において
このようにしたのは、さらに微細な副ビット線，副接地
線が要求される場合を想定したものである。
【００３３】続いて、８５０℃で３０分程度の熱処理が
窒素雰囲気で行なわれる。さらに、窒化シリコン膜１３
２ａ等をマスクにした選択酸化が行なわれる。これら一
連の処理により、Ｎ+ 型埋め込み拡散層からなる副ビッ
ト線１０７ａおよび副接地線１０８ａと、これら副ビッ
ト線１０７ａ，副接地線１０８ａの表面を覆う膜厚４０
ｎｍ程度の（第３の）フィールド酸化膜１０６とが形成
される〔図２，図３，図４（ｃ），図５（ｃ）〕。
【００３４】上記窒化シリコン膜１３２ａおよびパッド
酸化膜１３１が除去された後、熱酸化により、少なくと
も窪み１０３の底面のチャンネル形成予定領域に膜厚１
０ｎｍ程度の（第１の）ゲート酸化膜１０９が形成され
る。全面にＮ型の（第１の）多結晶シリコン膜（図示せ
ず）が形成される。この多結晶シリコン膜がパターニン
グされて、ゲート酸化膜１０９および副ビット線１０７
ａ直上のフィールド酸化膜１０６を覆う帯状の多結晶シ
リコン膜パターン１３４が残置される。多結晶シリコン
膜パターン１３４は窪み１０３の底面上のみに留まり、
多結晶シリコン膜パターン１３４の間隔は０．４μｍ程
度である。熱酸化により多結晶シリコン膜パターン１３
４の表面に選択的に所定膜厚の酸化シリコン膜（図に明
示せず）が形成され、さらに全面に所定膜厚の窒化シリ
コン膜（図に明示せず）が形成される。この窒化シリコ
ン膜がパターニングされ、概ね多結晶シリコン膜パター
ン１３４の表面にのみにこの窒化シリコン膜が残置され
る。続いて、再度熱酸化が行なわれ、多結晶シリコン膜
パターン１３４の表面にはＯＮＯ膜からなるゲート絶縁
膜１１０が形成され、フィールド酸化膜１０５に囲まれ
た傾斜面からなる窪み１０３の周辺部における素子領域
およびＰ型シリコン基板１０１の主表面の素子領域とに
膜厚２０ｎｍ程度の（第２の）ゲート酸化膜１１１が形
成される〔図４（ｄ），図５（ｄ）〕。
【００３５】次に、全面に例えば膜厚３００ｎｍ程度の
（第２の多結晶シリコン膜である）Ｎ+ 型の多結晶シリ
コン膜（図示せず）が形成される。この多結晶シリコン
膜の膜厚としては、多結晶シリコン膜パターン１３４の
間の空隙部および窪み１０３周辺の傾斜面からなる部分
を充分に充填し、これらの部分におけるこの多結晶シリ
コン膜の表面の凹凸が緩和できる膜厚であることが好ま
しい。なお、本第１の実施の形態の本第１の実施例にお
いては、このＮ+ 型の多結晶シリコン膜に限定されるも
のではなく、ポリサイド膜を用いることも可能である。
少なくともＰ型シリコン基板１０１の主表面の所定の領
域上を覆うフォト・レジスト膜パターン（図示せず）を
マスクにして、窪み１０３の底面を覆う第２の多結晶シ
リコン膜とゲート絶縁膜１１０と多結晶シリコン膜パタ
ーン１３４とが順次パターニングされる。これにより、
制御ゲート電極１１３Ａ，１１３Ｂ，１１３Ｃ，１１３
Ｍ等および浮遊ゲート電極１１２が形成される。これら
の制御ゲート電極１１３Ａ等は窪み１０３の周辺の傾斜
面上を横断するが、上記Ｎ+ 型の多結晶シリコン膜が上
述の姿態を有することから、制御ゲート電極１１３Ａ等
のパターニングは支障なく行なわれる。
【００３６】上記パターニングと前後して、少なくとも
窪み１０３の底面上を覆う別のフォト・レジスト膜パタ
ーン（図示せず）をマスクにして、上記第２の多結晶シ
リコン膜のパターニングが行なわれ、傾斜面からなる窪
み１０３の周辺部を含んだ素子領域１４２ａを含んでな
る接続領域１５３とＰ型シリコン基板１０１の主表面の
素子領域１４１を含んでなる周辺回路領域１５１とにゲ
ート電極１１４ａａ，１１４ａｂとゲート電極１１４
Ａ，１１４Ｂ等とが形成される。続いて、窪み１０３の
底面上（セル・アレイ領域１５２）を覆うさらに別のフ
ォト・レジスト膜パターン（図示せず），ゲート電極１
１４ａａ，１１４ａｂとゲート電極１１４Ａ，１１４Ｂ
等とフィールド酸化膜１０５とをマスクにして、７０ｋ
ｅＶで５×１０15ｃｍ-2程度の砒素のイオン注入が行な
われ、さらに所要の熱処理が行なわれる。これら一連の
処理により、フィールド酸化膜１０５に囲まれた傾斜面
からなる窪み１０３の周辺部における素子領域１４２ａ
およびＰ型シリコン基板１０１の主表面の素子領域１４
１にそれぞれＮ+ 型拡散層１１５ａが形成される〔図
２，図３，図４（ｅ），図５（ｅ）〕。
【００３７】次に、減圧気相成長法（ＬＰＣＶＤ）によ
る膜厚１００ｎｍ程度の酸化シリコン膜（ＨＴＯ膜）
（図に明示せず）が堆積され、続いて、例えばオゾン
（Ｏ3 ）およびＴＥＯＳ（Ｓｉ（ＯＣ2 Ｈ5 ）4 ）を主
原料とし，ＴＭＰ（ＰＯ（ＯＣＨ3 ）3 ）およびＴＭＢ
（Ｂ（ＯＣＨ3 ）3 ）を添加剤とした常圧気相成長法
（ＡＰＣＶＤ）により膜厚５００ｎｍ程度のＢＰＳＧ膜
（図に明示せず）が堆積される。さらに９５０℃で３０
分程度の熱処理が窒素雰囲気で行なわれ、全面に層間絶
縁膜１１８が形成される。層間絶縁膜１１８の表面の凹
凸は、下地のゲート電極１１４Ａ，１１４Ｂ等とゲート
電極１１４ａａ，１１４ａｂと制御ゲート電極１１３Ａ
等との姿態を反映して、大幅に緩和されている。さらに
層間絶縁膜１１８の膜厚のゆらぎも、これら下地の姿態
を反映して、大幅に縮小されている。なお、層間絶縁膜
１１８の膜厚を充分に厚くしなくても、上記特開平４−
１６４３６８号公報に記載されたＤＲＡＭと相違して、
これにＣＭＰを施すことも可能である。
【００３８】続いて、周辺回路等を構成するＮチャネル
型トランジスタのＮ+ 型拡散層１１５ａに達するコンタ
クト孔１１９Ａ，１１９Ｂ等と、（副ビット線１０７
ａ，副接地線１０８ａにそれぞれに直接に接続されるセ
レクト・ゲート・トランジスタのＮ+ 型拡散層１１５ａ
と対をなす）セレクト・ゲート・トランジスタの他方の
Ｎ+ 型拡散層１１５ａに達するコンタクト孔１１９とが
形成される。コンタクト孔１１９の深さとコンタクト孔
１１９Ａ，１１９Ｂ等の深さとは概ね同じである。全面
にチタン膜（図に明示せず），窒化チタン膜（図に明示
せず）およびタングステン膜（図に明示せず）が順次形
成される。これら積層導電体膜がエッチ・バックされ
て、コンタクト孔１１９，１１９Ａ，１１９Ｂ等をそれ
ぞれ充填するコンタクト・プラグ１２０が形成される。
全面にアルミ系合金膜が形成され、これがパターニング
されて配線１２１，主ビット線１２１Ａ，１２１Ｂ等お
よび主接地線１２１ＡＢ等が形成される。上述したよう
に本第１の実施と形態の本第１の実施例においては、層
間絶縁膜１１８の表面の凹凸が大幅に緩和されているこ
とから、配線１２１，主ビット線１２１Ａ，１２１Ｂお
よび主接地線１２１ＡＢの上記パターニングは支障なく
行なわれる〔図２，図３〕。
【００３９】上記第１の実施の形態の上記第１の実施例
の製造方法によると、半導体基板の主表面上に設けらる
べき加工構造物の上端の（半導体基板の主表面からの）
高低差を、半導体基板の主表面に平坦な底面を有した窪
みを形成してこの窪みの底面の表面上に上記加工構造物
を形成してこの高低差を複数の製造工程に分散すること
により、上記高低差は相対的に緩和されこの加工構造物
上に設けられる薄膜等に対する加工が容易になる。
【００４０】なお、上記第１の実施の形態の上記第１の
実施例では、周辺回路を構成する半導体素子としてＮチ
ャネル型ＭＯＳトランジスタのみを図示したが、これに
限定されるものではなく、ＣＭＯＳトランジスタにより
周辺回路を構成することもできる。さらになお本第１の
実施の形態の本第１の実施例では、上述した各種の膜
厚，幅および間隔等が上述の数値に限定されるものでは
なく、構成材料に関しても上述の材料に限定されるもの
ではない。
【００４１】上記第１の実施の形態の上記第１の実施例
では副ビット線１０７ａおよび副接地線１０８ａがセル
・アレイ領域１５２を成す窪み１０３の底面にのみに留
まっていたが、本第１の実施の形態はこれに限定される
ものではない。
【００４２】ＮＯＲ型のフラッシュ・メモリの回路図で
ある図６と、ＮＯＲ型のフラッシュ・メモリの模式的平
面図である図７と、ＮＯＲ型のフラッシュ・メモリの模
式的断面図であり，図７のＡＡ線，ＢＢ線およびＣＣ線
での模式的断面図である図８（ａ），（ｂ）および
（ｃ）とを併せて参照すると、本第１の実施の形態の第
２の実施例によるフラッシュ・メモリは、副ビット線お
よび副接地線の構造が本第１の実施の形態の上記第１の
実施例と相違しており、さらに後述するようにこれらの
製造方法も本第１の実施の形態の上記第１の実施例と相
違している。
【００４３】本第１の実施の形態の上記第１の実施例と
同様に、Ｐ型シリコン基板１０１の主表面の所要の領域
には、概ね逆台形の姿態を有し，平坦な底面を有する窪
み１０３が設けられている。窪み１０３の底面は、Ｐ型
シリコン基板１０１の主表面より１５０ｎｍ程度低い位
置にある。窪み１０３の底面には、積層ゲート電極型で
コンタクト・レス型の不揮発性メモリ・セルからなる共
通接地線型でＮＯＲ型のセル・アレイ領域１５２が設け
られている。Ｐ型シリコン基板１０１の主表面には周辺
回路領域１５１が設けられ、窪み１０３に隣接するＰ型
シリコン基板１０１の主表面と窪み１０３の底面の端部
とを含んだ帯状の領域には周辺回路およびセル・アレイ
もしくはセル・アレイ間を接続する接続領域１５３が設
けられている。周辺回路領域１５１における素子領域１
４１には周辺回路を構成するＮチャネル型ＭＯＳトラン
ジスタが設けられ、接続領域１５３における素子領域１
４２ｂにはＮチャネル型ＭＯＳトランジスタからなるセ
レクト・ゲート・トランジスタが設けられている。本第
１の実施の形態の上記第１の実施例と相違して素子領域
１４２ｂの端部はセル・アレイ領域１５２に直接には接
続されていない。
【００４４】窪み１０３の底面の表面に設けられた（Ｎ
+ 型埋め込み拡散層からなる）副ビット線１０７ｂおよ
び副接地線１０８ｂの一端は、それぞれ接続領域１５３
に属する窪み１０３の周辺部をなすこれの傾斜面に延在
して接続領域１５３に属する素子領域１４２ｂに達して
いる。副ビット線１０７ｂおよび副接地線１０８ｂのそ
れぞれの他端は、それぞれセル・アレイ領域１５２内に
留まっている。副ビット線１０７ｂ，副接地線１０８ｂ
の接合の深さは２００ｎｍ程度であり、これらの線幅は
０．６μｍ程度である。周辺回路を構成する半導体素子
の間，周辺回路領域１５１と接続領域１５３とセル・ア
レイ領域１５２との間および異なる副接地線１０８ｂに
属するメモリ・セル間の素子分離が、ＬＯＣＯＳ型で膜
厚２００ｎｍ程度のフィールド酸化膜１０５によりなさ
れている。副接地線１０８ｂおよび副ビット線１０７ｂ
の表面は、ＬＯＣＯＳ型で膜厚６０ｎｍ程度のフィール
ド酸化膜１０６により覆われている。
【００４５】本第１の実施の形態の上記第１の実施例と
同様に、セル・アレイ領域１５２の副ビット線１０７ｂ
と副接地線１０８ｂとに挟まれた０．６μｍ程度の幅
（＝メモリ・セルのゲート長）の帯状の領域（チャネル
領域）の表面には、熱酸化による膜厚１０ｎｍ程度のゲ
ート酸化膜１０９が設けられている。メモリ・セルは、
上記副ビット線１０７ｂおよび副接地線１０８ｂと、ゲ
ート酸化膜１０９と、ゲート酸化膜１０９上に積層され
た浮遊ゲート電極１１２，ゲート絶縁膜１１０およびワ
ード線を兼た例えば制御ゲート電極１１３Ａとから構成
されている。制御ゲート電極１１３Ａ，１１３Ｂ，１１
３Ｃ，１１３Ｍ等は、副ビット線１０７ｂ，副接地線１
０８ｂと直交しており、０．４μｍ程度の幅（＝ゲート
幅）で例えば膜厚３００ｎｍ程度のＮ+ 型の多結晶シリ
コン膜から構成されている。膜厚１５０ｎｍ程度のＮ型
の多結晶シリコン膜からなる浮遊ゲート電極１１２は、
制御ゲート電極１１３Ａ等の直下にのみに存在する。浮
遊ゲート電極１１２の一端は副接地線１０８ｂを覆うフ
ィールド酸化膜１０６の表面上に延在した位置にあり、
浮遊ゲート電極１１２の他端はフィールド酸化膜１０６
を介して副ビット線１０７ｂ上を横断してフィールド酸
化膜１０５の表面上にまで延在した位置にある。例えば
同一の制御ゲート電極１１３Ａ直下での浮遊ゲート電極
１１２の最小間隔は、０．４μｍ程度である。ゲート絶
縁膜１１０は、酸化シリコン膜に換算した膜厚が１８ｎ
ｍ程度のＯＮＯ膜からなり、制御ゲート電極１１３Ａ等
と浮遊ゲート電極１１２との間にのみに設けられてい
る。
【００４６】本第１の実施の形態の上記第１の実施例と
同様に、素子領域１４１と素子領域１４２ｂとには熱酸
化による膜厚２０ｎｍ程度のゲート酸化膜１１１が設け
られ、制御ゲート電極１１３Ａと同様に、例えば膜厚３
００ｎｍ程度のＮ+ 型の多結晶シリコン膜からなるゲー
ト電極１１４Ａ，１１４Ｂ等とゲート電極１１４ｂａ，
１１４ｂｂとが設けられている。さらに素子領域１４
１，１４２ｂにはそれぞれこれらのゲート電極１１４
Ａ，１１４Ｂ等あるいはゲート電極１１４ｂａ，１１４
ｂｂに自己整合的にＮ+ 型拡散層１１５ｂが設けられて
いる。これらのＮ+型拡散層１１５ｂの接合の深さは、
１５０ｎｍ程度である。ビット線に係わる周辺回路を構
成する半導体素子は、周辺回路領域１５１に設けられ、
（ソース・ドレイン領域となる）一対のＮ+ 型拡散層１
１５ｂとゲート酸化膜１１１とゲート電極１１４Ａ，１
１４Ｂ等とからなるＮチャネル型ＭＯＳトランジスタ等
からなる。接続領域１５３に設けられたセレクト・ゲー
ト・トランジスタは（ソース・ドレイン領域となる）一
対のＮ+ 型拡散層１１５ｂとゲート酸化膜１１１とゲー
ト電極１１４ｂａもしくはゲート電極１１４ｂｂとから
構成されており、これらの一対のＮ+ 型拡散層１１５ｂ
の一方は副ビット線１０７ｂもしくは副接地線１０８ｂ
の一方に直接に接続している。さらに同じ接続領域１５
３に属する全てのセレクト・ゲート・トランジスタは、
副ビット線１０７ｂおよび副接地線１０８ｂのどちらか
一方に接続している。
【００４７】本第１の実施の形態の上記第１の実施例と
同様に、Ｐ型シリコン基板１０１は膜厚６００ｎｍ程度
の層間絶縁膜１１８により覆われている。層間絶縁膜１
１８には、周辺回路領域１５１に設けられたＮ+ 型拡散
層１１５ｂに達するコンタクト孔１１９，１１９Ａ，１
１９Ｂ等と、副ビット線１０７ｂに接続されるセレクト
・ゲート・トランジスタにおける副ビット線１０７ｂに
直接に接続されない（接続領域１５３に設けられた）Ｎ
+ 型拡散層１１５ｂに達するコンタクト孔１１９と、副
接地線１０８ｂに接続されるセレクト・ゲート・トラン
ジスタにおける副接地線１０８ｂに直接に接続されない
（接続領域１５３に設けられた）Ｎ+ 型拡散層１１５ｂ
に達するコンタクト孔１１９とが設けられている。これ
らのコンタクト孔１１９，１１９Ａ，１１９Ｂ等は、そ
れぞれコンタクト・プラグ１２０により充填されてい
る。層間絶縁膜１１８の表面上には、金属膜からなる配
線１２１，主ビット線１２１Ａ，１２１Ｂ等および主接
地線１２１ＡＢ等が設けられている。
【００４８】本第１の実施の形態の上記第１の実施例と
同様に、配線１２１はコンタクト孔１１９Ａ，１１９Ｂ
を介してゲート電極１１４Ａ，１１４Ｂを有した（周辺
回路を構成する）Ｎチャネル型ＭＯＳトランジスタ等に
接続され、これらのＮチャネル型ＭＯＳトランジスタは
それぞれ別のコンタクト孔１１９Ａ，１１９Ｂを介して
主ビット線１２１Ａ，１２１Ｂに接続される。さらにこ
れらの主ビット線１２１Ａ，１２１Ｂは、それぞれコン
タクト孔１１９およびゲート電極１１４ｂａを有したセ
レクト・ゲート・トランジスタを介してそれぞれ別々の
副ビット線１０７ｂに接続される。主接地線１２１ＡＢ
は、コンタクト孔１１９およびゲート電極１１４ｂｂを
有したセレクト・ゲート・トランジスタを介して副接地
線１０８ｂに接続されている。
【００４９】本第１の実施の形態の本第２の実施例で
も、窪み１０３を設けることにより制御ゲート電極１１
３Ａ等の上面の高さとゲート電極１１４，１１４Ａ，１
１４Ｂ等の上面の高さとの差が少なくなり、層間絶縁膜
１１８の表面の凹凸が緩和される。このようなデバイス
構造を有することから、層間絶縁膜１１８に設けられた
コンタクト孔１１９とコンタクト孔１１９Ａ，１１９Ｂ
との深さは概ね同じになり、さらにこれらのコンタクト
孔１１９，１１９Ａ，１１９Ｂ等のアスペクト比を高く
する必要がなくなる。
【００５０】本第１の実施の形態の本第２の実施例によ
るＮＯＲ型のフラッシュ・メモリの回路動作は、本第１
の実施の形態の上記第１の実施例によるＮＯＲ型のフラ
ッシュ・メモリの回路動作と同じである。
【００５１】ＮＯＲ型のフラッシュ・メモリの製造工程
の模式的断面図であり，図７のＡＡ線での製造工程の模
式的断面図である図９と、ＮＯＲ型のフラッシュ・メモ
リの製造工程の模式的断面図であり，図７のＣＣ線での
製造工程の模式的断面図である図１０と、上記図７およ
び図８とを併せて参照すると本第１の実施の形態の本第
２の実施例によるフラッシュ・メモリは以下の通りに形
成される。
【００５２】まず、本第１の実施の形態の上記第１の実
施例と同様に、Ｐ型シリコン基板１０１の主表面のセル
・アレイの形成予定領域に選択酸化により膜厚３００ｎ
ｍ程度の第１のフィールド酸化膜（図示せず）が形成さ
れ、第１のフィールド酸化膜が除去されて窪み１０３が
形成される〔図７，図８，図９（ａ），図１０
（ａ）〕。
【００５３】次に、本第１の実施の形態の上記第１の実
施例と同様に、窪み１０３の表面における最近接した２
つの副ビット線の形成予定領域に挟まれた素子分離領
域，窪み１０３の傾斜面からなる周辺部における素子分
離領域およびＰ型シリコン基板１０１の主表面の素子分
離領域とには、膜厚４０ｎｍ程度のパッド酸化膜１３１
の表面上の所要領域に設けられた窒化シリコン膜（図示
せず）をマスクにした選択酸化により、膜厚２００ｎｍ
程度の（第２の）フィールド酸化膜１０５が形成され
る。
【００５４】次に、上記窒化シリコン膜が除去される。
その後、新たに（本第１の実施の形態の上記第１の実施
例とは異なる膜厚を有した）膜厚５０ｎｍ程度の窒化シ
リコン膜が全面に堆積される。さらに本第１の実施と形
態の上記第１の実施例と相違して、全面に膜厚５００ｎ
ｍ程度の酸化シリコン膜が形成され、ＣＭＰ法によりこ
の酸化シリコン膜の上面が平坦化され、さらにこの酸化
シリコン膜がフォト・レジスト膜（図示せず）によりパ
ターニングされて、酸化シリコン膜１３６が形成され
る。この酸化シリコン膜１３６は、Ｐ型シリコン基板１
０１の主表面と窪み１０３の底面におけるチャンネル形
成予定領域と窪み１０３の傾斜面からなる周辺部の一部
とを覆い、窪み１０３の傾斜面からなる周辺部の残部を
含めて副ビット線並びに副接地線の形成予定領域に開口
部が設けられている。この開口部が設けられた窪み１０
３の傾斜面からなる周辺部の残部は、副ビット線並びに
副接地線の形成予定領域の一端がこの部分に延在して接
続領域１５３の素子領域１４２ｂに接続される部分であ
る。副ビット線並びに副接地線の形成予定領域の他端は
セル・アレイ領域１５２である窪み１０３の底面に留ま
っている。続いて、酸化シリコン膜１３６をマスクにし
て上記窒化シリコン膜がパターニングされて、窒化シリ
コン膜１３２ｂが残置される。さらに、酸化シリコン膜
１３６をマスクにして４０ｋｅＶで５×１０15ｃｍ-2程
度の砒素（Ａｓ）のイオン注入が行なわれ、セル・アレ
イ領域１５２を成す窪み１０３の底面に上記副ビット線
および副接地線の形成予定領域にＮ型イオン注入層１３
３ｂが形成される〔図９（ｂ），図１０（ｂ）〕。
【００５５】上記酸化シリコン膜１３６を除去した後、
８５０℃で３０分程度の熱処理が窒素雰囲気で行なわれ
る。さらに、窒化シリコン膜１３２ｂ等をマスクにした
選択酸化が行なわれる。これら一連の処理により、Ｎ+
型埋め込み拡散層からなる副ビット線１０７ｂおよび副
接地線１０８ｂと、これら副ビット線１０７ｂ，副接地
線１０８ｂの表面を覆う膜厚４０ｎｍ程度の（第３の）
フィールド酸化膜１０６とが形成される〔図７，図８，
図９（ｃ），図１０（ｃ）〕。
【００５６】次に、本第１の実施の形態の上記第１の実
施例と同様に、上記窒化シリコン膜１３２ｂおよびパッ
ド酸化膜１３１が除去された後、熱酸化により、少なく
とも窪み１０３の底面のチャンネル形成予定領域に膜厚
１０ｎｍ程度の（第１の）ゲート酸化膜１０９が形成さ
れる。全面にＮ型の（第１の）多結晶シリコン膜（図示
せず）が形成される。この多結晶シリコン膜がパターニ
ングされて、ゲート酸化膜１０９および副ビット線１０
７ｂ直上のフィールド酸化膜１０６を覆う帯状の多結晶
シリコン膜パターン１３４が残置される。多結晶シリコ
ン膜パターン１３４は窪み１０３の底面上のみに留ま
り、多結晶シリコン膜パターン１３４の間隔は０．４μ
ｍ程度である。熱酸化により多結晶シリコン膜パターン
１３４の表面に選択的に所定膜厚の酸化シリコン膜（図
に明示せず）が形成され、さらに全面に所定膜厚の窒化
シリコン膜（図に明示せず）が形成される。この窒化シ
リコン膜がパターニングされ、概ね多結晶シリコン膜パ
ターン１３４の表面にのみにこの窒化シリコン膜が残置
される。続いて、再度熱酸化が行なわれ、多結晶シリコ
ン膜パターン１３４の表面にはＯＮＯ膜からなるゲート
絶縁膜１１０が形成され、フィールド酸化膜１０５に囲
まれた傾斜面からなる窪み１０３の周辺部における素子
領域およびＰ型シリコン基板１０１の主表面の素子領域
とに膜厚２０ｎｍ程度の（第２の）ゲート酸化膜１１１
が形成される〔図９（ｄ），図１０（ｄ）〕。
【００５７】次に、本第１の実施の形態の上記第１の実
施例と同様に、全面に例えば膜厚３００ｎｍ程度の（第
２の多結晶シリコン膜である）Ｎ+ 型の多結晶シリコン
膜（図示せず）が形成される。この多結晶シリコン膜の
膜厚としては、多結晶シリコン膜パターン１３４の間の
空隙部および窪み１０３周辺の傾斜面からなる部分を充
分に充填し、これらの部分におけるこの多結晶シリコン
膜の表面の凹凸が緩和できる膜厚であることが好まし
い。少なくともＰ型シリコン基板１０１の主表面の所定
の領域上を覆うフォト・レジスト膜パターン（図示せ
ず）をマスクにして、窪み１０３の底面を覆う第２の多
結晶シリコン膜とゲート絶縁膜１１０と多結晶シリコン
膜パターン１３４とが順次パターニングされる。これに
より、制御ゲート電極１１３Ａ，１１３Ｂ，１１３Ｃ，
１１３Ｍ等および浮遊ゲート電極１１２が形成される。
これらの制御ゲート電極１１３Ａ等は窪み１０３周辺の
傾斜面上を横断するが、上記Ｎ+ 型の多結晶シリコン膜
が上述の姿態を有することから、制御ゲート電極１１３
Ａ等のパターニングは支障なく行なわれる。
【００５８】上記パターニングと前後して、少なくとも
窪み１０３の底面上を覆う別のフォト・レジスト膜パタ
ーン（図示せず）をマスクにして、上記第２の多結晶シ
リコン膜のパターニングが行なわれ、傾斜面からなる窪
み１０３の周辺部を含んだ素子領域１４２ｂを含んでな
る接続領域１５３とＰ型シリコン基板１０１の主表面の
素子領域１４１を含んでなる周辺回路領域１５１とにゲ
ート電極１１４ｂａ，１１４ｂｂとゲート電極１１４
Ａ，１１４Ｂ等とが形成される。続いて、窪み１０３の
底面上（セル・アレイ領域１５２）を覆うさらに別のフ
ォト・レジスト膜パターン（図示せず），ゲート電極１
１４ｂａ，１１４ｂｂとゲート電極１１４Ａ，１１４Ｂ
等とフィールド酸化膜１０５とをマスクにして、７０ｋ
ｅＶで５×１０15ｃｍ-2程度の砒素のイオン注入が行な
われ、さらに所要の熱処理が行なわれる。これら一連の
処理により、素子領域１４２ｂおよびＰ型シリコン基板
１０１の主表面の素子領域１４１にそれぞれＮ+ 型拡散
層１１５ｂが形成される〔図７，図８，図９（ｅ），図
１０（ｅ）〕。
【００５９】次に、ＬＰＣＶＤによる膜厚１００ｎｍ程
度の酸化シリコン膜（ＨＴＯ膜）（図に明示せず）が堆
積され、続いて、ＡＰＣＶＤにより膜厚５００ｎｍ程度
のＢＰＳＧ膜（図に明示せず）が堆積される。さらに９
５０℃で３０分程度の熱処理が窒素雰囲気で行なわれ、
全面に層間絶縁膜１１８が形成される。層間絶縁膜１１
８の表面の凹凸も、下地のゲート電極１１４Ａ，１１４
Ｂ等とゲート電極１１４ｂａ，１１４ｂｂと制御ゲート
電極１１３Ａ等との姿態を反映して、大幅に緩和されて
いる。さらに層間絶縁膜１１８の膜厚のゆらぎも、これ
ら下地の姿態を反映して、大幅に縮小されている。
【００６０】続いて、周辺回路等を構成するＮチャネル
型トランジスタのＮ+ 型拡散層１１５ａに達するコンタ
クト孔１１９Ａ，１１９Ｂ等と、（副ビット線１０７
ｂ，副接地線１０８ｂにそれぞれに直接に接続されるセ
レクト・ゲート・トランジスタのＮ+ 型拡散層１１５ｂ
と対をなす）セレクト・ゲート・トランジスタの他方の
Ｎ+ 型拡散層１１５ｂに達するコンタクト孔１１９とが
形成される。コンタクト孔１１９の深さとコンタクト孔
１１９Ａ，１１９Ｂ等の深さとは概ね同じである。全面
にチタン膜（図に明示せず），窒化チタン膜（図に明示
せず）およびタングステン膜（図に明示せず）が順次形
成される。これら積層導電体膜がエッチ・バックされ
て、コンタクト孔１１９，１１９Ａ，１１９Ｂ等をそれ
ぞれ充填するコンタクト・プラグ１２０が形成される。
全面にアルミ系合金膜が形成され、これがパターニング
されて配線１２１，主ビット線１２１Ａ，１２１Ｂ等お
よび主接地線１２１ＡＢ等が形成される。上述したよう
に本第１の実施と形態の本第２の実施例においても、層
間絶縁膜１１８の表面の凹凸が大幅に緩和されているこ
とから、配線１２１，主ビット線１２１Ａ，１２１Ｂお
よび主接地線１２１ＡＢの上記パターニングは支障なく
行なわれる〔図７，図８〕。
【００６１】上記第１の実施の形態の上記第２の実施例
によると、半導体基板の主表面上に設けらるべき加工構
造物の上端の（半導体基板の主表面からの）高低差を、
半導体基板の主表面に平坦な底面を有する窪みを形成し
てこの窪みの底面の表面上に上記加工構造物を形成する
ことにより、上記高低差を相対的に緩和してこの加工構
造物上に設けられる薄膜等の加工が容易になる。さらに
本第１の実施の形態の本第２の実施例では、新たに生じ
た窪みの底面と半導体基板の主表面との高低差に係わる
加工性の問題点を解決する手段を提供している。すなわ
ちこの手段は、窪みの底面から半導体基板の主表面に達
する加工物を形成するに際して、全面に例えば酸化シリ
コン膜を形成し、この酸化シリコン膜の上面を平坦化
し、この酸化シリコン膜に所望の開口部を形成し、開口
部の設けられた酸化シリコン膜をハード・マスクとして
上記加工物を形成する工程とからなる。さらに、上記解
決手段はフラッシュ・メモリの製造方法にのみに限定さ
れるものではない。
【００６２】なお、上記第１の実施の形態の上記第２の
実施例でも、周辺回路を構成する半導体素子としてＮチ
ャネル型ＭＯＳトランジスタのみを図示したが、これに
限定されるものではなく、ＣＭＯＳトランジスタにより
周辺回路を構成することもできる。さらになお本第１の
実施の形態の本第２の実施例でも、上述した各種の膜
厚，幅および間隔等が上述の数値に限定されるものでは
なく、構成材料に関しても上述の材料に限定されるもの
ではない。
【００６３】本発明の第２の実施の形態は、本発明をＮ
ＡＮＤ型のフラッシュ・メモリに適用したものであり、
ＬＯＣＯＳ型のフィールド酸化膜が除去されてなる窪み
の底面には２層の積層ゲート型でコンタクト・レス型の
不揮発性メモリ・セルからなるＮＡＮＤ型のセル・アレ
イ領域が設けられている。ＮＡＮＤ型のフラッシュ・メ
モリの回路図である図１１と、ＮＡＮＤ型のフラッシュ
・メモリの模式的平面図である図１２（ａ）と、図１２
（ａ）のＡＡ線およびＢＢ線での模式的断面図である図
１２（ｂ）および図１２（ｃ）ととを併せて参照する
と、本発明の第２の実施の形態の第１の実施例よるフラ
ッシュ・メモリは、以下のように構成されている。
【００６４】Ｐ型シリコン基板２０１の主表面の所要の
領域には、概ね逆台形の姿態を有し，平坦な底面を有す
る窪み２０３が設けられている。窪み２０３の底面は、
Ｐ型シリコン基板２０１の主表面より１５０ｎｍ程度低
い位置にある。窪み２０３の底面には、積層ゲート電極
型でコンタクト・レス型の不揮発性メモリ・セルからな
るＮＡＮＤ型のセル・アレイ領域２５２が設けられてい
る。Ｐ型シリコン基板２０１の主表面には周辺回路領域
２５１が設けられ、窪み２０３に隣接するＰ型シリコン
基板２０１の主表面と窪み２０３の底面の端部とを含ん
だ帯状の領域には周辺回路およびセル・アレイもしくは
セル・アレイ間を接続する接続領域２５３が設けられて
いる。周辺回路領域２５１における素子領域２４１に
は、周辺回路を構成するＭＯＳトランジスタが設けられ
ている。ＮＡＮＤ型のセル・アレイの特徴として、セル
・アレイ領域２５２並びに接続領域２５３の素子領域は
接続されて、素子領域２４２となっている。セル・アレ
イ領域２５２，接続領域２５３における素子領域２４２
には、それぞれ不揮発性メモリ・セル，Ｎチャネル型Ｍ
ＯＳトランジスタからなるセレクト・ゲート・トランジ
スタが設けられている。セル・アレイ領域２５２におけ
る素子領域２４２の幅（＝ゲート幅）は０．６μｍ程度
である。素子領域２４１，２４２を除いた素子分離領域
には、ＬＯＣＯＳ型で膜厚２００ｎｍ程度のフィールド
酸化膜２０５が設けられている。
【００６５】セル・アレイ領域２５２における素子領域
２４２には、熱酸化による膜厚１０ｎｍ程度のゲート酸
化膜２０９が設けられている。不揮発性メモリ・セル
は、ゲート酸化膜２０９と、ゲート酸化膜２０９上に積
層された浮遊ゲート電極２１２，ゲート絶縁膜２１０
と、ワード線を兼た例えば制御ゲート電極２１３Ａａ
と、例えば制御ゲート電極２１３Ａａ（および浮遊ゲー
ト電極２１２）に自己整合的に素子領域２４２の設けら
たＮ+ 型拡散層２１５とから構成されている。Ｎ+ 型拡
散層２１５の接合の深さは１５０ｎｍ程度である。制御
ゲート電極２１３Ａａ，２１３Ｂａ，２１３Ｃａ，２１
３Ｋａ，２１３Ｌａ，２１３Ｍａ，２１３Ｎａ，２１３
Ｘａ等は、セル・アレイ領域２５２における素子領域２
４２と直交しており、０．４μｍ程度の幅（＝ゲート
長）で例えば膜厚３００ｎｍ程度のＮ+ 型の多結晶シリ
コン膜から構成されている。膜厚１５０ｎｍ程度のＮ型
の多結晶シリコン膜からなる浮遊ゲート電極２１２は、
制御ゲート電極２１３Ａａ等の直下にのみに存在する。
浮遊ゲート電極２１２の端部はフィールド酸化膜２０５
の表面上にまで延在した位置にある。同一の制御ゲート
電極２１３直下での浮遊ゲート電極２１２の最小間隔
は、０．４μｍ程度である。ゲート絶縁膜２１０は、酸
化シリコン膜に換算した膜厚が１８ｎｍ程度のＯＮＯ膜
からなり、制御ゲート電極２１３と浮遊ゲート電極２１
２との間にのみに設けられている。
【００６６】素子領域２４１および接続領域２５３にお
ける素子領域２４２には、熱酸化による膜厚２０ｎｍ程
度のゲート酸化膜２１１が設けられ、制御ゲート電極２
１３Ａａ等と同様に、例えば膜厚３００ｎｍ程度のＮ+
型の多結晶シリコン膜からなるゲート電極２１４Ｙ等お
よびゲート電極２１４ａａ，２１４ａｂが設けられてい
る。さらに、素子領域２４１にはゲート電極２１４Ｙ等
に自己整合的にＮ+ 型拡散層２１５が設けられている。
また、接続領域２５３における素子領域２４２では、ゲ
ート電極２１４ａａに自己整合的にＮ+ 型拡散層２１５
が設けられ、ゲート電極２１４ａｂに自己整合的にＮ+
型拡散層２１５と（Ｎ+ 型拡散層からなる）接地線２１
６とが設けられている。周辺回路を構成する半導体素子
は（ソース・ドレイン領域となる）一対のＮ+ 型拡散層
２１５，ゲート酸化膜２１１および例えばゲート電極２
１４Ｙ等からなるＮチャネル型ＭＯＳトランジスタ等を
含んでおり、接続領域２５３に設けられたビット線に接
続されるセレクト・ゲート・トランジスタは（ソース・
ドレイン領域となる）一対のＮ+ 型拡散層２１５，ゲー
ト酸化膜２１１およびゲート電極２１４ａａから構成さ
れており、接続領域２５３に設けられた接地線２１６に
接続されるセレクト・ゲート・トランジスタは（ソース
・ドレイン領域の一方をなすＮ+ 型拡散層である）接地
線２１６，（ソース・ドレイン領域の他方をなす）Ｎ+
型拡散層２１５，ゲート酸化膜２１１およびゲート電極
２１４ａｂから構成されている。
【００６７】Ｐ型シリコン基板２０１は膜厚６００ｎｍ
程度の層間絶縁膜２１８により覆われている。層間絶縁
膜２１８には、周辺回路領域２５１に設けられたＮ+ 型
拡散層２１５に達するコンタクト孔２１９Ｙ等と、ビッ
ト線に接続されるセレクト・ゲート・トランジスタにお
ける２本のゲート電極２１４ａａに挟まれたメモリ・セ
ル領域２５２に直接に接続されない（接続領域２５３に
設けられた）Ｎ+ 型拡散層２１５に達するコンタクト孔
２１９とが設けられている。これらのコンタクト孔２１
９，２１９Ｙ等は、それぞれコンタクト・プラグ２２０
により充填されている。層間絶縁膜２１８の表面上に
は、金属膜からなる配線２２１およびビット線２２１Ｙ
等が設けられている。配線２２１は１つのコンタクト孔
２１９Ｙ等を介して周辺回路を構成するＮチャネル型Ｍ
ＯＳトランジスタ等に接続されれ、これらのＮチャネル
型ＭＯＳトランジスタは別のコンタクト孔２１９Ｙ等を
介してビット線２２１Ｙ等に接続されている。ビット線
２２１Ｙ等は、コンタクト孔２１９を介してゲート電極
２１４ａａを有したセレクト・ゲート・トランジスタに
接続されている。
【００６８】本第２の実施の形態の本第１の実施例も窪
み２０３を設けることにより制御ゲート電極２１３Ａａ
等の上面の高さとゲート電極２１４ａａ，２１４ａｂ，
２１７Ｙ等の上面の高さとの差が少なくなり、その結果
として層間絶縁膜２１８の表面の凹凸が緩和されること
から、上記第１の実施の形態と同様に、層間絶縁膜に設
けられるコンタクト孔に係わる電気接続特性の低下と、
層間絶縁膜の表面上に設けられる配線の加工性の低下と
を同時に抑制することが容易になる。
【００６９】本第２の実施の形態の本第１の実施例によ
るＮＡＮＤ型のフラッシュ・メモリの回路動作について
説明する。このフラッシュ・メモリにおける書き込み，
消去の定義は、上記第１の実施の形態のＮＯＲ型のフラ
ッシュ・メモリとは逆（結果として、上記第１の実施の
形態の上記第１の実施例の回路動作説明における第１の
定義と同じ）になる。
【００７０】例えば第Ｂ行の制御ゲート電極２１３Ｂａ
と第Ｙ列のビット線２２１Ｙとに属する（Ｂ行Ｙ列の）
不揮発性メモリ・セルに対する書き込みは、次のように
して行なわれる。配線２２１が所定電位に印加され、ゲ
ート電極２１４Ｙが０Ｖに印加されて、ビット線２２１
Ｙが選択的に０Ｖに印加される。制御ゲート電極２１３
Ｂａの属する側の（ビット線に接続された）セレクト・
ゲート・トランジスタのゲート電極２１４ａａが高電位
に印加される。このとき他のビット線は中間電位（例え
ば７Ｖ）に印加される。さらにＰ型シリコン基板２０
１，接地線２１６も０Ｖに印加され、さらに制御ゲート
電極２１３Ｂａの属する側の（接地線２１６に接続され
た）セレクト・ゲート・トランジスタのゲート電極２１
４ａｂが高電位に印加される。制御ゲート電極２１３Ｂ
ａのみが選択的に高電位（例えば１８Ｖ）に印加され、
他の制御ゲート電極２１３Ａａ，２１３Ｃａ，２１３Ｋ
ａ等は中間電位に印加される。このとき（Ｂ行Ｙ列の）
不揮発性メモリ・セルを構成する一対のＮ+ 型拡散層２
１５はともに０Ｖに印加されることになり、その結果、
この（Ｂ行Ｙ列の）不揮発性メモリ・セルにおいてのみ
選択的にＦ−ＮトンネリングによりＮ+ 型拡散層２１５
から浮遊ゲート電極２１２にチャージ（エレクトロン）
が注入されることになる。書き込みされた不揮発性メモ
リ・セルのしきい値電圧ＶTMは２Ｖ程度である。なお、
ここでの中間電位とは、不揮発性メモリ・セル自体はオ
ンするがＦ−Ｎトンネリングが生じない範囲の電位を言
う。
【００７１】消去は次のようにして行なわれる。Ｐ型シ
リコン基板２０１には高電位（例えば２０Ｖ）が印加さ
れ、ビット線２２１Ｙを含めて全てのビット線がオープ
ンになり、制御ゲート電極２１３Ｂａを含めて全ての制
御ゲート電極は０Ｖに印加される。その結果、全ての浮
遊ゲート電極２１２に蓄積されたチャージ（エレクトロ
ン）はＦ−ＮトンネリングによりＰ型シリコン基板２０
１に引き抜かれる。消去された不揮発性メモリ・セルの
しきい値電圧ＶTMは−２Ｖ程度である。
【００７２】ＮＡＮＤ型のフラッシュ・メモリの製造工
程の模式的断面図であり，図１２（ａ）のＡＡ線での製
造工程の模式的断面図である図１３と、ＮＡＮＤ型のフ
ラッシュ・メモリの製造工程の模式的断面図であり，図
１２（ａ）のＢＢ線での製造工程の模式的断面図である
図１４と、上記図１２とを併せて参照すると、本第２の
実施の形態の本第１の実施例によるフラッシュ・メモリ
は以下の通りに形成される。
【００７３】まず、Ｐ型シリコン基板２０１の主表面の
セル・アレイの形成予定領域上には、パッド酸化膜２３
０を介して、第１の窒化シリコン膜（図示せず）が形成
される。第１の窒化シリコン膜をマスクにした選択酸化
により、膜厚３００ｎｍ程度の（第１の）フィールド酸
化膜２０２が形成される。なお、本第２の実施の形態で
も、Ｐ型シリコン基板２０１の代りに、少なくともセル
・アレイの形成予定領域および接続領域の形成予定領域
と周辺回路の形成予定領域の一部とにＰウェルが設けら
れたシリコン基板を採用することも可能である〔図１３
（ａ），図１４（ａ）〕。
【００７４】次に、上記第１の窒化シリコン膜が除去さ
れた後、フィールド酸化膜２０２（およびパッド酸化膜
２３０）が除去されて、窪み２０３が形成される。全面
に膜厚４０ｎｍ程度のパッド酸化膜２３１が形成された
後、素子領域２４１，２４２上に第２の窒化シリコン膜
（図示せず）が形成される。第２の窒化シリコン膜をマ
スクにした選択酸化により、膜厚２００ｎｍ程度の（第
２の）フィールド酸化膜２０５が形成される〔図１２，
図１３（ｂ），図１４（ｂ）〕。
【００７５】第２の窒化シリコン膜およびパッド酸化膜
２３１が除去された後、熱酸化により、少なくとも窪み
２０３の底面の素子領域２４２に膜厚１０ｎｍ程度の
（第１の）ゲート酸化膜２０９が形成される。全面にＮ
型の（第１の）多結晶シリコン膜（図示せず）が形成さ
れる。この多結晶シリコン膜がパターニングされて、ゲ
ート酸化膜２０９を覆い，フィールド酸化膜２０５を所
定の幅で覆う帯状の多結晶シリコン膜パターン２３４が
残置される。多結晶シリコン膜パターン２３４は窪み２
０３の底面上のみに留まり、多結晶シリコン膜パターン
２３４の間隔は０．４μｍ程度である。熱酸化により多
結晶シリコン膜パターン２３４の表面に選択的に所定膜
厚の酸化シリコン膜（図に明示せず）が形成され、さら
に全面に所定膜厚の（第３の）窒化シリコン膜（図に明
示せず）が形成される。この窒化シリコン膜がパターニ
ングされ、概ね多結晶シリコン膜パターン２３４の表面
にのみにこの窒化シリコン膜が残置される。続いて、再
度熱酸化が行なわれ、多結晶シリコン膜パターン２３４
の表面にはＯＮＯ膜からなるゲート絶縁膜２１０が形成
され、フィールド酸化膜２０７に囲まれた素子領域２４
１および接続領域２５３に属する素子領域２４２に膜厚
２０ｎｍ程度の（第２の）ゲート酸化膜２１１が形成さ
れる〔図１３（ｄ），図１４（ｄ）〕。
【００７６】次に、全面に例えば膜厚３００ｎｍ程度の
（第２の多結晶シリコン膜である）Ｎ+ 型の多結晶シリ
コン膜２３５が形成される。なお、本第２の実施の形態
の本第１の実施例においても、この多結晶シリコン膜２
３５に限定されるものではなく、ポリサイド膜を用いる
ことも可能である。少なくともＰ型シリコン基板２０１
の主表面の所定の領域上を覆うフォト・レジスト膜パタ
ーン（図示せず）をマスクにして、窪み２０３の底面を
覆う多結晶シリコン膜２３５とゲート絶縁膜２１０と多
結晶シリコン膜パターン２３４とが順次パターニングさ
れる。これにより、制御ゲート電極２１３Ａａ，２１３
Ｂａ，２１３Ｃａ，２１３Ｋａ，２１３Ｌａ，２１３Ｍ
ａ，２１３Ｎａ，２１３Ｘａ等と浮遊ゲート電極２１２
とが形成される。上記パターニングと前後して、少なく
とも窪み２０３の底面上を覆う別のフォト・レジスト膜
パターン（図示せず）をマスクにして、上記第２の多結
晶シリコン膜のパターニングが行なわれ、ゲート電極２
１４ａａ，２１４ａｂとゲート電極２１４Ｙ等とが形成
される。続いて、制御ゲート電極２１３Ａａ等（および
浮遊ゲート電極２１２）とゲート電極２１４Ｙ等とゲー
ト電極２１４ａａ，２１４ａｂとフィールド酸化膜２０
６とをマスクにして、７０ｋｅＶで５×１０15ｃｍ-2程
度の砒素のイオン注入が行なわれ、さらに所要の熱処理
が行なわれる。これら一連の処理により、Ｎ+ 型拡散層
２１５および接地線２１６が形成される〔図１１，図１
２，図１３（ｅ），図１４（ｅ）〕。
【００７７】次に、膜厚１００ｎｍ程度の酸化シリコン
膜（ＨＴＯ膜）（図に明示せず），膜厚５００ｎｍ程度
のＢＰＳＧ膜（図に明示せず）が順次堆積され、さらに
熱処理によるリフローが行なわれて、全面に層間絶縁膜
２１８が形成される。本第２の実施の形態の本第１の実
施例も上記第１の実施の形態と同様に、層間絶縁膜２１
８の表面の凹凸も大幅に緩和されて、さらに層間絶縁膜
２１８の膜厚のゆらぎも大幅に縮小されている。続い
て、周辺回路を構成するＮチャネル型トランジスタのＮ
+ 型拡散層２１５に達するコンタクト孔２１９Ｙ等と、
（セル・アレイ領域２５２に直接に接続され，ゲート電
極２１４ａａを有してビット線に接続されるセレクト・
ゲート・トランジスタのＮ+ 型拡散層２１５と対をな
す）セレクト・ゲート・トランジスタの他方のＮ+ 型拡
散層２１５に達するコンタクト孔２１９とが形成され
る。コンタクト孔２１９Ｙ等の深さとコンタクト孔２１
９との深さとは概ね同じである。全面にチタン膜（図に
明示せず），窒化チタン膜（図に明示せず）およびタン
グステン膜（図に明示せず）が順次形成される。これら
積層導電体膜がエッチ・バックされて、コンタクト孔２
１９，２１９Ｙ等をそれぞれ充填するコンタクト・プラ
グ２２０が形成される。全面にアルミ系合金膜が形成さ
れ、これがパターニングされて配線２２１，ビット線２
２１Ｙ等が形成される。本第２の実施の形態の本第１の
実施例においても層間絶縁膜２１８の表面の凹凸が大幅
に緩和されていることから、配線２２１，ビット線２２
１Ｙ等の上記パターニングは支障なく行なわれる〔図１
１，図１２〕。
【００７８】上記第２の実施の形態の上記第１の実施例
の製造方法も上記第１の実施の形態に係わる製造方法と
同様に、半導体基板の主表面上に設けらるべき加工構造
物の上端の（半導体基板の主表面からの）高低差を、半
導体基板の主表面に平坦な底面を有した窪みを形成して
この窪みの底面の表面上に上記加工構造物を形成してこ
の高低差を複数の製造工程に分散することにより、上記
高低差は相対的に緩和されこの加工構造物上に設けられ
る薄膜等に対する加工が容易になる。
【００７９】なお、上記第２の実施の形態の上記第１の
実施例でも、周辺回路を構成する半導体素子としてＮチ
ャネルＭＯＳトランジスタのみを図示したが、これに限
定されるものではなく、ＣＭＯＳトランジスタにより周
辺回路を構成することもできる。さらになお、上述した
上述した各種の膜厚，幅および間隔等も、上述の数値に
限定されるものではない。
【００８０】上記第２の実施の形態の上記第１の実施例
では、制御ゲート電極と周辺回路との接続に関する言及
を行なわなかった。本第２の実施の形態の本第１の実施
例では、窪みの底面とシリコン基板の主表面との高低
差，制御ゲート電極を構成する第２の多結晶シリコン膜
の上面の凹凸等と、制御ゲート電極に要求される線幅お
よび間隔とからは、これらの制御ゲート電極の形成に際
して焦点深度に関わる不具合を生じることはなかった。
例えばこのようなフラッシュ・メモリに対してさらなる
微細化が要求しれるときには、制御ゲート電極等の形成
に際しても焦点深度に係わる不具合が顕在化することに
なる。このような自体に対応できる手段を本第２の実施
の形態の第２の実施例において提示する。
【００８１】ＮＡＮＤ型のフラッシュ・メモリの回路図
である図１５と、ＮＡＮＤ型のフラッシュ・メモリの模
式的平面図である図１６（ａ）と、図１６（ａ）のＡＡ
線およびＢＢ線での模式的断面図である図１６（ｂ）お
よび図１６（ｃ）ととを併せて参照すると、本発明の第
２の実施の形態の第２の実施例よるフラッシュ・メモリ
は、制御ゲート電極の上面が酸化シリコ膜キャップで覆
われてという点において本第２の実施の形態の上記第１
の実施例と相違しており、以下のように構成されてい
る。
【００８２】本第２の実施の形態の上記第１の実施例と
同様に、Ｐ型シリコン基板２０１の主表面の所要の領域
には、概ね逆台形の姿態を有し，平坦な底面を有する窪
み２０３が設けられている。窪み２０３の底面は、Ｐ型
シリコン基板２０１の主表面より１５０ｎｍ程度低い位
置にある。窪み２０３の底面には、積層ゲート電極型で
コンタクト・レス型の不揮発性メモリ・セルからなるＮ
ＡＮＤ型のセル・アレイ領域２５２が設けられている。
Ｐ型シリコン基板２０１の主表面には周辺回路領域２５
１が設けられ、窪み２０３に隣接するＰ型シリコン基板
２０１の主表面と窪み２０３の底面の端部とを含んだ帯
状の領域には周辺回路およびセル・アレイもしくはセル
・アレイ間を接続する接続領域２５３が設けられてい
る。周辺回路領域２５１における素子領域２４１には、
周辺回路を構成するＭＯＳトランジスタが設けられてい
る。ＮＡＮＤ型のセル・アレイの特徴として、セル・ア
レイ領域２５２並びに接続領域２５３の素子領域は接続
されて、素子領域２４２となっている。セル・アレイ領
域２５２，接続領域２５３における素子領域２４２に
は、それぞれ不揮発性メモリ・セル，Ｎチャネル型ＭＯ
Ｓトランジスタからなるセレクト・ゲート・トランジス
タが設けられている。セル・アレイ領域２５２における
素子領域２４２の幅（＝ゲート幅）は０．６μｍ程度で
ある。素子領域２４１，２４２を除いた素子分離領域に
は、ＬＯＣＯＳ型で膜厚２００ｎｍ程度のフィールド酸
化膜２０５が設けられている。
【００８３】セル・アレイ領域２５２における素子領域
２４２には、熱酸化による膜厚１０ｎｍ程度のゲート酸
化膜２０９が設けられている。不揮発性メモリ・セル
は、ゲート酸化膜２０９と、ゲート酸化膜２０９上に積
層された浮遊ゲート電極２１２，ゲート絶縁膜２１０
と、ワード線を兼た例えば制御ゲート電極２１３Ａｂ
と、例えば制御ゲート電極２１３Ａｂ（および浮遊ゲー
ト電極２１２）に自己整合的に素子領域２４２の設けら
たＮ+ 型拡散層２１５とから構成されている。Ｎ+ 型拡
散層２１５の接合の深さは１５０ｎｍ程度である。制御
ゲート電極２１３Ａｂ，２１３Ｂｂ，２１３Ｃｂ，２１
３Ｋｂ，２１３Ｌｂ，２１３Ｍｂ，２１３Ｎｂ，２１３
Ｘｂ等は、セル・アレイ領域２５２における素子領域２
４２と直交しており、０．４μｍ程度の幅（＝ゲート
長）で例えば膜厚３００ｎｍ程度のＮ+ 型の多結晶シリ
コン膜から構成されている。さらにこれら制御ゲート電
極２１３Ａｂ，２１３Ｂｂ，２１３Ｃｂ，２１３Ｋｂ，
２１３Ｌｂ，２１３Ｍｂ，２１３Ｎｂ，２１３Ｘｂ等の
上面は、最小膜厚が１００ｎｍ程度の酸化シリコン膜キ
ャップ２３７ｂａにより覆われている。膜厚１５０ｎｍ
程度のＮ型の多結晶シリコン膜からなる浮遊ゲート電極
２１２は、制御ゲート電極２１３Ａｂ等の直下にのみに
存在する。浮遊ゲート電極２１２の端部はフィールド酸
化膜２０５の表面上にまで延在した位置にある。同一の
制御ゲート電極２１３直下での浮遊ゲート電極２１２の
最小間隔は、０．４μｍ程度である。ゲート絶縁膜２１
０は、酸化シリコン膜に換算した膜厚が１８ｎｍ程度の
ＯＮＯ膜からなり、制御ゲート電極２１３と浮遊ゲート
電極２１２との間にのみに設けられている。
【００８４】素子領域２４１および接続領域２５３にお
ける素子領域２４２には、熱酸化による膜厚２０ｎｍ程
度のゲート酸化膜２１１が設けられ、制御ゲート電極２
１３Ａａ等と同様に、例えば膜厚３００ｎｍ程度のＮ+
型の多結晶シリコン膜からなるゲート電極２１４Ｙ等お
よびゲート電極２１４ａａ，２１４ａｂが設けられてい
る。さらに、素子領域２４１にはゲート電極２１４Ｙ等
およびゲート電極２１４（Ｌ），２１４（Ｎ）等に自己
整合的にＮ+ 型拡散層２１５が設けられている。また、
接続領域２５３における素子領域２４２では、ゲート電
極２１４ｂａに自己整合的にＮ+ 型拡散層２１５が設け
られ、ゲート電極２１４ｂｂに自己整合的にＮ+ 型拡散
層２１５と（Ｎ+ 型拡散層からなる）接地線２１６とが
設けられている。これらゲート電極２１４ｂａ，２１４
ｂｂおよびゲート電極２１４Ｙ等およびゲート電極２１
４ａａ，２１４ａｂの上面も酸化シリコン膜キャップ２
３７ｂｂにより覆われている。チャネル領域上のゲート
電極２１４ｂａ，２１４ｂｂおよびゲート電極２１４Ｙ
等およびゲート電極２１４ａａ，２１４ａｂを覆う酸化
シリコン膜キャップ２３７ｂｂの膜厚は２００ｎｍ程度
であり、フィールド酸化膜２０５上のゲート電極２１４
ｂａ，２１４ｂｂおよびゲート電極２１４Ｙ等およびゲ
ート電極２１４ａａ，２１４ａｂを覆う酸化シリコン膜
キャップ２３７ｂｂの膜厚は１００ｎｍ程度である。
【００８５】ビット線に接続される周辺回路を構成する
半導体素子は（ソース・ドレイン領域となる）一対のＮ
+ 型拡散層２１５，ゲート酸化膜２１１および例えばゲ
ート電極２１４Ｙ等からなるＮチャネル型ＭＯＳトラン
ジスタ等を含んでおり、接続領域２５３に設けられたビ
ット線に接続されるセレクト・ゲート・トランジスタは
（ソース・ドレイン領域となる）一対のＮ+ 型拡散層２
１５，ゲート酸化膜２１１およびゲート電極２１４ａａ
から構成されており、接続領域２５３に設けられた接地
線２１６に接続されるセレクト・ゲート・トランジスタ
は（ソース・ドレイン領域の一方をなすＮ+ 型拡散層で
ある）接地線２１６，（ソース・ドレイン領域の他方を
なす）Ｎ+ 型拡散層２１５，ゲート酸化膜２１１および
ゲート電極２１４ａｂから構成されている。制御ゲート
電極２１３Ｌｂ，２１３Ｎｂ等に接続される周辺回路は
一方の側の周辺回路領域２５１に設けられ、制御ゲート
電極２１３Ｍｂ等に接続される周辺回路は（図示されな
い）逆の側の周辺回路領域２５１に設けられている。例
えば制御ゲート電極２１３Ｌｂ等に接続される周辺回路
を構成する半導体素子は、（ソース・ドレイン領域とな
る）一対のＮ+ 型拡散層２１５とゲート酸化膜２１１と
ゲート電極２１４（Ｌ）等とからなるＮチャネル型ＭＯ
Ｓトランジスタ等を含んでいる。
【００８６】Ｐ型シリコン基板２０１は膜厚６００ｎｍ
程度の層間絶縁膜２１８により覆われている。層間絶縁
膜２１８には、周辺回路領域２５１に設けられたＮ+ 型
拡散層２１５に達するコンタクト孔２１９（Ｌ），２１
９（Ｎ）等と、ビット線に接続されるセレクト・ゲート
・トランジスタにおける２本のゲート電極２１４ｂａに
挟まれたメモリ・セル領域２５２に直接に接続されない
（接続領域２５３に設けられた）Ｎ+ 型拡散層２１５に
達するコンタクト孔２１９とが設けられている。これら
のコンタクト孔２１９，２１９（Ｌ），２１９（Ｎ）等
は、それぞれコンタクト・プラグ２２０により充填され
ている。層間絶縁膜２１８の表面上には、金属膜からな
る配線２２１およびビット線２２１Ａ，２２１Ｙ等が設
けられている。配線２２１は１つのコンタクト孔２１９
Ｙ等を介して周辺回路を構成するＮチャネル型ＭＯＳト
ランジスタ等に接続されれ、これらのＮチャネル型ＭＯ
Ｓトランジスタは別のコンタクト孔２１９Ｙ等を介して
ビット線２２１Ｙ等に接続されている。例えば制御ゲー
ト電極２１３Ｌａは、コンタクト孔２１９と配線２２１
とコンタクト孔２１９（Ｌ）とを介して周辺回路を構成
する（ゲート電極２１４（Ｌ）を有した）Ｎチャネル型
ＭＯＳトランジスタに接続されている。
【００８７】本第２の実施の形態の本第２の実施例も窪
み２０３を設けることにより制御ゲート電極２１３Ａｂ
等の上面の高さとゲート電極２１４ｂａ，２１４Ｙ，２
１４（Ｌ）等の上面の高さとの差が少なくなり（さらに
これらゲート電極の上面に酸化シリコン膜キャップ２３
７ｂａあるいは酸化シリコン膜キャップ２３７ｂｂが載
置されていることから）、層間絶縁膜２１８の表面の凹
凸が緩和され、上記第１の実施の形態と同様に、層間絶
縁膜に設けられるコンタクト孔に係わる電気接続特性の
低下と、層間絶縁膜の表面上に設けられる配線の加工性
の低下とを同時に抑制することが容易になる。
【００８８】本第２の実施の形態の本第２の実施例によ
るＮＡＮＤ型のフラッシュ・メモリの回路動作は上本第
２の実施の形態の上記第１の実施例によるフラッシュ・
メモリの回路動作と同じである。
【００８９】本第２の実施の形態の本第２の実施例に含
まれる制御ゲート電極の形成方法は、上記第１の実施の
形態の上記第２の実施例における副ビット線，副接地線
の形成方法の技術思想を転用したものである。この技術
思想は本第２の実施の形態における素子領域２４１，２
４２の形成にも適用できる。逆に、本第２の実施と形態
の本第２の実施例の制御ゲート電極の形成方法は上記第
１の実施の形態にも適用することが可能である。
【００９０】ＮＡＮＤ型のフラッシュ・メモリの製造工
程の模式的断面図であり，図１６（ａ）のＡＡ線での製
造工程の模式的断面図である図１７と上記図１６（およ
び図１１）とを併せて参照すると、本第２の実施の形態
の本第２の実施例によるフラッシュ・メモリは以下の通
りに形成される。
【００９１】まず、本第２の実施の形態の上記第１の実
施例と同様に、Ｐ型シリコン基板２０１の主表面のセル
・アレイの形成予定領域上には、パッド酸化膜（図示せ
ず）を介して、第１の窒化シリコン膜（図示せず）が形
成される。第１の窒化シリコン膜をマスクにした選択酸
化により、膜厚３００ｎｍ程度の（第１の）フィールド
酸化膜（図示せず）が形成される。次に、上記第１の窒
化シリコン膜が除去された後、第１のフィールド酸化膜
およびパッド酸化膜が除去されて、窪み２０３が形成さ
れる。全面に膜厚４０ｎｍ程度の第２のパッド酸化膜
（図示せず）が形成された後、素子領域２４１，２４２
上に第２の窒化シリコン膜（図示せず）が形成される。
第２の窒化シリコン膜をマスクにした選択酸化により、
膜厚２００ｎｍ程度の（第２の）フィールド酸化膜２０
５が形成される。第２の窒化シリコン膜およびパッド酸
化膜２３１が除去された後、熱酸化により、少なくとも
窪み２０３の底面の素子領域２４２に膜厚１０ｎｍ程度
の（第１の）ゲート酸化膜２０９が形成される。全面に
Ｎ型の（第１の）多結晶シリコン膜（図示せず）が形成
される。この多結晶シリコン膜がパターニングされて、
ゲート酸化膜２０９を覆い，フィールド酸化膜２０５を
所定の幅で覆う帯状の第１の多結晶シリコン膜パターン
（図に明示せず）が残置される。第１の多結晶シリコン
膜パターンは窪み２０３の底面上のみに留まり、第１の
多結晶シリコン膜パターンの間隔は０．４μｍ程度であ
る。熱酸化により第１の多結晶シリコン膜パターンの表
面に選択的に所定膜厚の酸化シリコン膜（図に明示せ
ず）が形成され、さらに全面に所定膜厚の（第３の）窒
化シリコン膜（図に明示せず）が形成される。この窒化
シリコン膜がパターニングされ、概ね第１の多結晶シリ
コン膜パターンの表面にのみにこの窒化シリコン膜が残
置される。続いて、再度熱酸化が行なわれ、第１の多結
晶シリコン膜パターンの表面にはＯＮＯ膜からなるゲー
ト絶縁膜２１０が形成され、フィールド酸化膜２０７に
囲まれた素子領域２４１および接続領域２５３に属する
素子領域２４２に膜厚２０ｎｍ程度の（第２の）ゲート
酸化膜２１１が形成される。
【００９２】次に、全面に例えば膜厚３００ｎｍ程度の
（第２の多結晶シリコン膜である）Ｎ+ 型の多結晶シリ
コン膜２３５が形成される。なお、本第２の実施の形態
の本第１の実施例においても、この多結晶シリコン膜２
３５に限定されるものではなく、ポリサイド膜を用いる
ことも可能である。続いて、本第２の実施の形態の上記
第１の実施例と相違して、全面に膜厚３００ｎｍ程度の
酸化シリコン膜が堆積され、ＣＭＰ法によりこの酸化シ
リコン膜の上面が平坦化されて酸化シリコン膜２３７が
形成される。この酸化シリコン膜２３７の膜厚は、一部
の除いて１００ｎｍ程度であり、一部では２００ｎｍ程
度である〔図１７（ａ）〕。
【００９３】セル・アレイ領域２５２間を接続する接続
領域２５３上とビット線を周辺回路に接続する接続領域
２５３上と周辺回路領域２５１上とを覆い，制御ゲート
電極の形成予定領域上を覆うフォト・レジスト膜パター
ン２６２をマスクにして、窪み２０３の底面を覆う酸化
シリコン膜２３７と多結晶シリコン膜２３５とゲート絶
縁膜２１０と第１の多結晶シリコン膜パターンとが順次
パターニングされる。これにより、酸化シリコン膜キャ
ップ２３７ｂａとこれに上面が覆われた制御ゲート電極
２１３Ａｂ，２１３Ｂｂ，２１３Ｃｂ，２１３Ｋｂ，２
１３Ｌｂ，２１３Ｍｂ，２１３Ｎｂ，２１３Ｘｂ等と浮
遊ゲート電極２１２とが形成され、酸化シリコン膜２３
７ｂと第２の多結晶シリコン膜パターン２３５ｂとが残
置される〔図１７（ｂ）〕。
【００９４】その後、少なくともセル・アレイ領域２５
２上と制御ゲート電極２１３Ｌｂ等を周辺回路に接続す
る接続領域２５３上と覆うフォト・レジスト膜パターン
２６３をマスクにして、酸化シリコン膜２３７ｂと多結
晶シリコン膜パターン２３５ｂとが順次パターニングさ
れ、上面がそれぞれ酸化シリコン膜キャップ２３７ｂｂ
に覆われたゲート電極２１４ｂａ，２１４ｂｂとゲート
電極２１４Ｙ等とゲート電極２１４（Ｌ），２１４
（Ｎ）等とが形成される〔図１５，図１６，図１７
（ｃ）〕。
【００９５】続いて、（酸化シリコン膜キャップ２３７
ｂａ，２３７ｂｂを含めて）制御ゲート電極２１３Ａｂ
等（および浮遊ゲート電極２１２）とゲート電極２１４
Ｙ等とゲート電極２１４（Ｌ），２１４（Ｎ）等とゲー
ト電極２１４ｂａ，２１４ｂｂとフィールド酸化膜２０
６とをマスクにして、７０ｋｅＶで５×１０15ｃｍ-2程
度の砒素のイオン注入が行なわれ、さらに所要の熱処理
が行なわれる。これら一連の処理により、Ｎ+ 型拡散層
２１５および接地線２１６が形成される〔図１５，図１
６〕。
【００９６】次に、膜厚１００ｎｍ程度の酸化シリコン
膜（ＨＴＯ膜）（図に明示せず），膜厚５００ｎｍ程度
のＢＰＳＧ膜（図に明示せず）が順次堆積され、さらに
熱処理によるリフローが行なわれて、全面に層間絶縁膜
２１８が形成される。本第２の実施の形態の本第２の実
施例も上記第１の実施の形態と同様に、層間絶縁膜２１
８の表面の凹凸も大幅に緩和されて、さらに層間絶縁膜
２１８の膜厚のゆらぎも大幅に縮小されている。続い
て、周辺回路を構成するＮチャネル型トランジスタのＮ
+ 型拡散層２１５に達するコンタクト孔２１９（Ｌ），
２１９（Ｎ）等と、接続領域２５３の半導体素子（例え
ばセレクト・ゲート・トランジスタのソース・ドレイン
を成すＮ+ 型拡散層２１５，接地線２１６）あるいは接
続領域２５３上に延在した制御ゲート電極２１３Ｌｂ，
２１３Ｎｂ等に達するコンタクト孔２１９とが形成され
る。コンタクト孔２１９（Ｌ），２１９（Ｎ）等の深さ
とコンタクト孔２１９との深さとは概ね同じである。全
面にチタン膜（図に明示せず），窒化チタン膜（図に明
示せず）およびタングステン膜（図に明示せず）が順次
形成される。これら積層導電体膜がエッチ・バックされ
て、コンタクト孔２１９，コンタクト孔２１９（Ｌ），
２１９（Ｎ）等をそれぞれ充填するコンタクト・プラグ
２２０が形成される。全面にアルミ系合金膜が形成さ
れ、これがパターニングされて配線２２１，ビット線２
２１Ａ，２２１Ｙ等が形成される。本第２の実施の形態
の本第２の実施例においても層間絶縁膜２１８の表面の
凹凸が大幅に緩和されていることから、配線２２１，ビ
ット線２２１Ａ，２２１Ｙ等の上記パターニングは支障
なく行なわれる〔図１５，図１６〕。
【００９７】上記第２の実施の形態の上記第２の実施例
の製造方法は、本第２の実施の形態の上記第１の実施例
の製造方法の有した効果を有している。さらに本第２の
実施の形態の本第２の実施例における制御ゲート電極の
形成に関しては上記第１の実施の形態の上記第２の実施
例における副ビット線，副接地線等の拡散層の形成方法
と同等の効果を有しており、フラッシュ・メモリがさら
に微細化されるときには本第２の実施の形態の本第２の
実施例の製造方法の優位性が顕在化する。さらにまた上
記第２の実施の形態の上記第２の実施例における上記制
御ゲート電極の形成方法は、上記第１の実施の形態の上
記第２の実施例における副ビット線，副接地線等の拡散
層の形成方法と同様に、フラッシュ・メモリの製造方法
にのみに限定されるものではない。
【００９８】なお、上記第２の実施の形態の上記第２の
実施例でも、周辺回路を構成する半導体素子としてＮチ
ャネルＭＯＳトランジスタのみを図示したが、これに限
定されるものではなく、ＣＭＯＳトランジスタにより周
辺回路を構成することもできる。さらになお、上述した
上述した各種の膜厚，幅および間隔等も、上述の数値に
限定されるものではない。
【００９９】上記第１，第２の実施の形態は２層ゲート
電極構造のフラッシュ・メモリに関するものであった。
本発明の第３の実施の形態は、本発明をＶＧＡ型のフラ
ッシュ・メモリに適用したものである。ＬＯＣＯＳ型の
フィールド酸化膜が除去されてなる窪みの底面には、３
層の積層ゲート型でコンタクト・レス型でスプリット・
ゲート型の不揮発性メモリ・セルからなるＶＧＲ型のセ
ル・アレイ領域が設けられている。さらにこれらの不揮
発性メモリ・セルでは、一対の制御ゲート電極に対応し
て１つの消去ゲート電極が設けられている。消去ゲート
電極を備えた３層ゲート構造の例えばＶＧＡ型のフラッ
シュ・メモリでは、不揮発性メモリ・セルのチャネル領
域と消去ゲート電極と上面との高低差は上記第１，第２
の実施の形態によるフランシュ・メモリより大きな値に
なる。そのため、この高低差の相対的な緩和を行なうた
めに半導体基板の主表面に設ける窪みの深さは、上記第
１，第２の実施の形態より深くすることが必須となる。
【０１００】ＶＧＡ型のフラッシュ・メモリの回路図で
ある図１８と、ＶＧＡ型のフラッシュ・メモリの模式的
平面図である図１９と、図１９のＡＡ線およびＢＢ線で
の模式的断面図である図２０（ａ）および（ｂ）とを併
せて参照すると、本発明の第３の実施の形態の第１の実
施例によるフラッシュ・メモリは、０．３６μｍのデザ
イン・ルールに依って以下のように構成されている。
【０１０１】Ｐ型シリコン基板３０１の主表面の所要の
領域には、概ね逆台形の姿態を有し，平坦な底面を有す
る窪み３０３が設けられている。窪み３０３は膜厚６０
０ｎｍ程度のＬＯＣＯＳ型のフィールド酸化膜３０２が
除去されて成る。窪み３０３の底面は、Ｐ型シリコン基
板３０１の主表面より３００ｎｍ程度低い位置にある。
これらの窪み３０３の底面には、それぞれセル・アレイ
領域３５２が設けられている。２つのセル・アレイ領域
３５２の間には、Ｐ型シリコン基板３０１の主表面とそ
れぞれの窪み３０３の周辺部である傾斜面とを含んで成
る帯状の姿態を有した（第２の）接続領域３５３ａｂが
設けられている。Ｐ型シリコン基板３０１の主表面に設
けられた周辺回路領域３５１には、フィールド酸化膜３
０２に囲まれて設けられた素子領域３４１に周辺回路を
構成するＮチャネル型ＭＯＳトランジスタ等の半導体素
子が形成されている。周辺回路領域３５１とセル・アレ
イ領域３５２との間には、（第１の）接続領域３５３ａ
ａが設けられている。接続領域３５３ａａも窪み３０３
の周辺部を成す傾斜面を含み、接続領域３５３ａａと周
辺回路領域３５１との境界はフィールド酸化膜３０２か
らなる。接続領域３５３ａａにおける上記傾斜面とフィ
ールド酸化膜３０２との間には、素子領域３４１Ａが設
けられている。しかしながら（後述する理由により）こ
の素子領域３４１Ａには、半導体素子は設けられていな
い。
【０１０２】ビット線の直下の位置のセル・アレイ領域
３５２には、ビット線に平行な方向にＮ+ 型埋め込み拡
散層３０４Ａ，３０４Ｂ，３０４Ｃ，３０４Ｄ，３０４
Ｅ等が設けられている。これらのＮ+ 型埋め込み拡散層
３０４Ａ等は、接続領域３５３ａｂにも設けられて、隣
接するセル・アレイ領域３５２に達している。Ｎ+ 型埋
め込み拡散層３０４Ａ等は接続領域３５３ａｂにおいて
それぞれビット線に接続され、それぞれ不揮発性メモリ
・セルに対して接地線（ソース）もしくはビット線（ド
レイン）として機能する。Ｎ+ 型埋め込み拡散層３０４
Ａ等の接合の深さは０．２μｍ程度であり、Ｎ+ 型埋め
込み拡散層３０４Ａ等の表面は窪み３０３の底面より３
０ｎｍ程度低い位置にある。Ｎ+ 型埋め込み拡散層３０
４Ａ等の配線ピッチは１．１４μｍ程度であり、Ｎ+ 型
埋め込み拡散層３０４Ａ等のセル・アレイ領域３５２で
の幅，間隔は０．３６μｍ程度，０．７８μｍであり、
Ｎ+ 型埋め込み拡散層３０４Ａ等の接続領域３５３ａｂ
における最大幅は（コンタクト孔が設けられることか
ら）０．７８μｍ程度である。
【０１０３】不揮発性メモリ・セルは、セル・アレイ領
域３５２の設けられた素子領域３４２に形成されてい
る。素子領域３４２はＮ+ 型埋め込み拡散層３０４Ａ等
に直交した方向に平行に帯状の姿態を有して設けられて
おり、素子領域３４２の幅，間隔およびピッチは０．３
０μｍ程度，０．４８μｍ程度および０．７８μｍ程度
である。素子領域３４２の端部はそれぞれ制御ゲート電
極，消去ゲート電極に係わる周辺回路が設けられた周辺
回路領域３５１に属する接続領域３５３ａａから所要の
間隔の位置のセル・アレイ領域に設定されている。ビッ
ト線に係わる側の周辺回路が設けられた周辺回路領域３
５１に属する接続領域３５３ａａと素子領域３４２との
最小間隔，接続領域３５３ａｂと素子領域３４２との最
小間隔は、少なくとも０．４μｍ程度である。
【０１０４】上記素子領域３４２は膜厚３００ｎｍ程度
のＨＴＯ膜からなるフィールド絶縁膜３０６ａにより画
定されている。セル・アレイ領域３５２におけるフィー
ルド絶縁膜３０６ａの上面の高さは、Ｐ型シリコン基板
３０１の主表面の高さとほぼ一致している。（接続領域
３５３ａａ，３５３ａｂに最近接した不揮発性メモリ・
セルの除いた）不揮発性メモリ・セルが設けられている
部分では、フィールド絶縁膜３０６ａは酸化シリコン膜
のみから構成され、台形状の断面有し，帯状の姿態を有
している。この部分でのフィールド絶縁膜３０６ａの上
面の幅，間隔およびピッチは０．４２μｍ程度，０．３
６μｍ程度および０．７８μｍ程度であり、この部分で
のフィールド絶縁膜３０６ａの底面の幅，間隔およびピ
ッチは０．３０μｍ程度，０．４８μｍ程度および０．
７８μｍ程度である。この形状を有した部分のフィール
ド絶縁膜３０６ａは接続領域３５３ａａおよび接続領域
３５３ａｂ近傍のセル・アレイ領域３５２において、１
つにまとめられている。すなわち、１つのセル・アレイ
領域３５２には、それぞれ１つのフィールド絶縁膜３０
６ａが設けられている。フィールド絶縁膜３０６ａはそ
れぞれ接続領域３５３ａａ，３５３ａｂにまで延在して
いる。すなわち、フィールド絶縁膜３０６ａは、窪み３
０３の周辺部のなす傾斜面を横断し、さらに接続領域３
５３ａａ，３５３ａｂに属するＰ型シリコン基板３０１
の主表面上にまで達している。特に接続領域３５３ａａ
では、膜厚４０ｎｍ程度のパッド酸化膜３３０および膜
厚５０ｎｍ程度の第２の窒化シリコン膜３３２を介して
Ｐ型シリコン基板３０１の主表面上にまで達している。
隣接したセル・アレイ領域３５２に属する２つのフィー
ルド絶縁膜３０６ａの接続領域３５３ａｂにおける間隔
は、少なくとも０．６μｍある。
【０１０５】素子領域３４２には、第１のゲート酸化膜
３０９を介してスプリット・ゲート型の浮遊ゲート電極
３１２が設けられている。浮遊ゲート電極はＮ型の多結
晶シリコン膜からなる。浮遊ゲート電極３１２のフィー
ルド絶縁膜３０６ａに沿った長さ，間隔は、０．６μｍ
程度，０．５４μｍ程度である。浮遊ゲート電極３１２
は、例えばＮ+ 型埋め込み拡散層３０４Ｂと０．１８μ
ｍ程度の長さでオーバー・ラップし、窪み３０３の底面
上には０．４２μｍ程度延在し、Ｎ+ 型埋め込み拡散層
３０４Ａとの間隔が０．３２μｍ程度である。Ｎ+ 型埋
め込み拡散層３０４Ｂの表面に設けられゲート酸化膜３
０９の膜厚は４０ｎｍ程度であり、窪み３０３の底面
（の表面）に設けられたゲート酸化膜３０９の膜厚は２
０ｎｍ程度である。Ｎ+ 型埋め込み拡散層３０４Ｂにオ
ーバー・ラップした浮遊ゲート電極３１２の属する不揮
発性メモリ・セルとっては、このＮ+ 型埋め込み拡散層
３０４Ｂはドレインとして機能し、Ｎ+ 型埋め込み拡散
層３０４Ａはソースとして機能することになる。浮遊ゲ
ート電極３１２の上面と、２つのフィールド絶縁膜３０
６ａの部分に挟まれた浮遊ゲート電極３１２に側面と浮
遊ゲート電極３１２（およびフィールド絶縁膜３０６
ａ）に覆われない部分の素子領域３４２（Ｎ+ 型埋め込
み拡散層３０４Ａ等および窪み３０３の底面）とには、
それぞれ第２のゲート酸化膜３１０が設けられている。
浮遊ゲート電極の側面並びに上面，Ｎ+ 型埋め込み拡散
層３０６Ａ等の表面および窪み３０３の底面でのゲート
酸化膜３１０の膜厚は、３０ｎｍ程度，４０ｎｍ程度お
よび２０ｎｍ程度である。Ｎ+ 型埋め込み拡散層３０４
Ａ等に平行な方向での浮遊ゲート電極３１２の幅，間隔
は、０．５２μｍ程度，０．２６μｍ程度である。この
方向において、浮遊ゲート電極３１２はフィールド絶縁
膜３０６ａの上面を０．０８μｍ程度の幅で覆ってい
る。浮遊ゲート電極３１２の上面は、フィールド絶縁膜
３０６ａの上面より１００ｎｍ程度高い位置にある。フ
ィールド酸化膜３０６ａの上面に達する浮遊ゲート電極
３１２の側面には、膜厚４０ｎｍ程度の第３のゲート酸
化膜３１４Ａが設けられている。
【０１０６】ビット線に係わる側の周辺回路が設けられ
た周辺回路領域３５１に属する接続領域３５３ａａとこ
れに最近接した素子領域３４２との間の間に設けられた
部分のフィールド絶縁膜３０６ａの上面は、この素子領
域３４２端部から窪み３０３の底面の端部（セル・アレ
イ領域３５２の端部）近傍までが膜厚５０ｎｍ程度の第
３の窒化シリコン膜３７４により覆われている。また、
接続領域３５３ａｂとこれに最近接して設けられた部分
のフィールド絶縁膜３０６ａの上面も、（この部分の全
面が）窒化シリコン膜３７４により覆われている。した
がって、これらの素子領域３４２の接続領域３５３ａａ
もしくは接続領域３５３ａｂ側の部分のフィールド絶縁
膜３０６ａの上面は、窒化シリコン膜３７４を介して浮
遊ゲート電極３１２により覆われることになる。制御ゲ
ート電極もしくは消去ゲート電極に係わる周辺回路領域
３５１に属する接続領域３５３ａａに最近接して設けら
れた浮遊ゲート電極（図示せず）は、ダミーの浮遊ゲー
ト電極であり、それぞれの素子領域３４２の端部はこれ
らダミーの浮遊ゲート電極の直下で終端している。これ
らの部分のフィールド絶縁膜３０６ａも、これら素子領
域３４２の終端部近傍から窪み３０３の底面の端部（セ
ル・アレイ領域３５２の端部）近傍までが窒化シリコン
膜３７４により覆われている。したがって、上記ダミー
の浮遊ゲート電極における少なくとも接続領域３５３ａ
ａ側では、窒化シリコン膜３７４を介してフィールド絶
縁膜３０６ａの上面を覆うことになる。
【０１０７】素子領域３４２に沿って設けられた制御ゲ
ート電極３１３Ａａ，３１３Ｂａ，３１３Ｃａ，３１３
Ｄａ等は、それぞれゲート酸化膜３１０を介して浮遊ゲ
ート電極３１２（およびダミーの浮遊ゲート電極）とＮ
+ 型埋め込み拡散層３０４Ａ等と窪み３０３の底面とを
覆っている。これら制御ゲート電極３１３Ａａ等はＮ+
型の多結晶シリコン膜からなり、制御ゲート電極３１３
Ａａ等の浮遊ゲート電極３１２上での膜厚は２５０ｎｍ
程度であり、これら制御ゲート電極３１３Ａａ等の端部
は窒化シリコン膜３７４に覆われたフィールド絶縁膜３
０６ａ上で終端している。制御ゲート電極Ａａ等の幅，
間隔およびピッチは０．４２μｍ程度，０．３６μｍ程
度および０．７８μｍ程度であり、制御ゲート電極３１
３ａ等のフィールド絶縁膜３０６ａの上面にに対するオ
ーバー・ラップは０．０３μｍ程度である。これら制御
ゲート電極３１３Ａａ等の上面は膜厚２００ｎｍ程度の
酸化シリコン膜キャップ３３８により覆われており、こ
れら制御ゲート電極３１３Ａａ等（および酸化シリコン
膜キャップ３３８）の側面は５０ｎｍ程度の幅の酸化シ
リコン膜スペーサ３３９により覆われている。上記浮遊
ゲート電極３１２におけるフィールド絶縁膜３０６ａ上
面の部分での側面は、酸化シリコン膜スペーサ３３９に
自己整合的に設けられている。
【０１０８】例えば制御ゲート電極３１３Ａａ，３１３
Ｂａは消去ゲート電極３１５ＡＢを共有し、制御ゲート
電極３１３Ｃａ，３１３Ｄａは消去ゲート電極３１５Ｃ
Ｄを共有している。例えば消去ゲート電極３１５ＡＢ
は、酸化シリコン膜キャップ３３８および酸化シリコン
膜スペーサ３３９を介して制御ゲート電極３１３Ａａ，
３１３Ｂａの上面および側面を覆い、ゲート残酸化膜３
１０を介して（フィールド絶縁膜３０６ａの上面に延在
した部分の）浮遊ゲート電極３１２の側面を覆い、浮遊
ゲート電極３１２に挟まれた（空隙部の）フィールド絶
縁膜３０６ａの上面に直接に達している。これら消去ゲ
ート電極３１５ＡＢ等は例えばＮ+ 型の多結晶シリコン
膜からなり、酸化シリコン膜キャップ３３８を介して制
御ゲート電極３１３Ａａ等の上面を覆う部分での消去ゲ
ート電極３１５ＡＢ膜厚は３００ｎｍ程度である。これ
ら消去ゲート電極３１５ＡＢ，３１５ＣＤ等の端部も
（制御ゲート電極３１３Ａａ等の端部と同様に）窒化シ
リコン膜３７４に覆われたフィールド絶縁膜３０６ａ上
で終端している。消去ゲート電極３１５ＡＢ等の幅，間
隔およびピッチは０．８４μｍ程度，０．７２μｍ程度
および１．５６μｍ程度であり、例えば消去ゲート電極
３１５ＡＢの制御ゲート電極３１３Ａａに対するオーバ
ー・ラップ幅は０．２４μｍ程度である。
【０１０９】接続領域３５３ａａにおける素子領域３４
１ＡをなすＰ型シリコン基板３０１の主表面には、フィ
ールド酸化膜３０２とフィールド絶縁膜３０６ａとに自
己整合的にＮ+ 型拡散層３１７Ａが設けられている。Ｎ
+ 型拡散層３１７Ａの表面には膜厚３０ｎｍ程度の第３
のゲート酸化膜３１４が設けられており、Ｎ+ 型拡散層
３１７Ａの接合の深さは０．１５μｍ程度である。この
Ｎ+ 型拡散層３１７Ａは本第３の実施の形態の本第１の
実施例の製造方法により必然的的に形成されるものであ
り、半導体装置としての機能することはない。上述した
ように上記制御ゲート電極３１３Ａａ等および消去ゲー
ト電極３１５ＡＢ等がそれぞれセル・アレイ領域３５２
内で終端している理由は、このＮ+ 型拡散層３１７Ａの
存在による。
【０１１０】周辺回路領域３４１の素子領域３４１に
は、Ｎチャネル型ＭＯＳトランジスタ等の半導体素子が
設けられている。それぞれのＮチャネル型ＭＯＳトラン
ジスタは、ゲート電極３１６Ａ，３１６Ｂ，３１６Ｃ，
３１６Ｄ，３１６Ｅ等と第３のゲート酸化膜３１４とそ
れぞれ一対のＮ+ 型拡散層３１７とからなる。ゲート酸
化膜３１４の膜厚は３０ｎｍ程度であり、フィールド酸
化膜３０２とゲート電極３１６Ａ等とに自己整合的に設
けられたＮ+ 型拡散層３１７の接合の深さは０．１５μ
ｍ程度であり、ゲート電極３１６Ａ等は例えば膜厚３０
０ｎｍ程度のＮ+型の多結晶シリコン膜から形成されて
いる。
【０１１１】Ｐ型シリコン基板３０１は例えばＨＴＯ膜
とＢＰＳＧ膜もしくはＴＥＯＳ系と酸化シリコン膜とが
積層してなる層間絶縁膜３１８により覆われている。Ｐ
型シリコン基板３０１の主表面からの層間絶縁膜３１８
の上面の高さは少なくとも０．８μｍである。この層間
絶縁膜３１８には、Ｎ+ 型埋め込み拡散層３０４Ａ等に
達するコンタクト孔３１９と、例えばゲート電極３１６
Ｂを含んでなるＮチャネル型ＭＯＳトランジスタを構成
するＮ+ 型拡散層３１７に達するコンタクト孔３１９Ｂ
等とが設けられている。コンタクト孔３１９の口径は
０．６μｍ程度である。コンタクト孔３１９，３１９Ｂ
等はそれぞれコンタクト・プラグ３２０により充填され
ており、層間絶縁膜３１８の表面上にはビット線３２１
Ａ，３２１Ｂ，３２１Ｃ，３２１Ｄ，３２１Ｅ等と配線
２２１等とが設けられている。例えばビット線３２１Ｂ
は、コンタクト孔３１９Ｂを介して周辺回路を構成する
Ｎチャネル型ＭＯＳトランジスタに接続され、コンタク
ト孔３１９を介してＮ+ 型埋め込み拡散層３０４Ｂに接
続されている。
【０１１２】本第３の実施の形態の本第１の実施例も、
上記第１，第２の実施の形態と同様に、層間絶縁膜の表
面の凹凸が緩和されることから、コンタクト孔に係わる
電気接続特性の低下と、層間絶縁膜の表面上に設けられ
る配線の加工性の低下とを同時に抑制することが容易に
なる。
【０１１３】本第３の実施の形態の本第１の実施例によ
るＶＧＡ型のフラッシュ・メモリの回路動作について説
明する。このフラッシュ・メモリでは、チャネル・ホッ
ト・エレクトランにより浮遊ゲート電極にチャージ（エ
レクトロン）を注入するのを書き込みと定義し、Ｆ−Ｎ
トンネリングにより浮遊ゲート電極から消去ゲート電極
にチャージ（エレクトロン）を取り去ることを消去と定
義する。
【０１１４】書き込みは次のようにして行なわれる。Ｐ
型シリコン基板３０１は０Ｖに印加され、全ての消去ゲ
ート電極３１５ＡＢ，３１５ＣＤ等も０Ｖに印加され
る。ドレインとして選択された例えばＮ+ 型埋め込み拡
散層３０４Ｂ（およびビット線３２１Ｂ）が７Ｖに印加
され、ソースとして選択されたＮ+ 型埋め込み拡散層３
０４Ａ（およびビット線３２１Ａ）が０Ｖに印加され、
非選択のＮ+ 型埋め込み拡散層３０４Ｃ，３０４Ｄ，３
０４Ｅ等（およびビット線３２１Ｃ，３２１Ｄ，３２１
Ｅ等）がオープンにされる。選択された例えば制御ゲー
ト電極３１３Ａａが１２Ｖに印加され、他の制御ゲート
電極３１３Ｂａ，３１３Ｃａ，３１３Ｄａ等が０Ｖに印
加される。これにより、例えばＡ行Ｂ列の不揮発性メモ
リ・セルでは、（ソースである）Ｎ+ 型埋め込み拡散層
３０４Ａからチャネル・ホット・エレクトロンが浮遊ゲ
ート電極３１２に注入される。このときのこの不揮発性
メモリ・セルのしきい値電圧ＶTMは７Ｖ程度である。
【０１１５】消去は次のように行なわれる。Ｐ型シリコ
ン基板３０１と、全てのＮ+ 型埋め込み拡散層３０４
Ａ，３０４Ｂ，３０４Ｃ，３０４Ｄ，３０４Ｅ等（およ
びビット線３２１Ａ，３２１Ｂ，３２１Ｃ，３２１Ｄ，
３２１Ｅ等）と、全ての制御ゲート電極３１３Ａａ，３
１３Ｂａ，３１３Ｃａ，３１３Ｄａ等とが０Ｖに印加さ
れる。全ての消去ゲート電極３１５ＡＢ，３１５ＣＤ等
が１５Ｖに印加される。これにより、全ての浮遊ゲート
電極３１２からチャージ（エレクトロン）がＦ−Ｎトン
ネリングにより消去ゲート電極３１５ＡＢもしくは消去
ゲート電極３１５ＣＤ等に取り去られる。このときの不
揮発性メモリ・セルのしきい値電圧ＶTMは１Ｖ程度にな
る。
【０１１６】ＶＧＡ型のフラッシュ・メモリに製造工程
の模式的断面図であり，図１９のＡＡ線での製造工程の
模式的断面図である図２１，図２２および図２３と、Ｖ
ＧＡ型の製造工程の模式的断面図であり，図１９のＢＢ
線での製造工程の模式的断面図である図２４および図２
５と、図１８，図１９および図２０とを併せて参照する
と、本第３の実施の形態の本第１の実施例によるフラッ
シュ・メモリは以下の通りに形成される。
【０１１７】まず、Ｐ型シリコン基板３０１の主表面に
４０ｎｍ程度のパッド酸化膜３３０および第１の窒化シ
リコン膜（図示せず）が形成される。第１の窒化シリコ
ン膜がパターニングされ、セル・アレイ領域の形成予定
領域と第１の接続領域の形成予定領域との境界を含めて
周辺回路領域の形成予定領域における素子分離領域の形
成予定領域とに膜厚６００ｎｍ程度のＬＯＣＯＳ型のフ
ィールド酸化膜３０２が形成され、素子領域３４１を有
した周辺回路領域３５１が形成される。第１の窒化シリ
コン膜が除去された後、セル・アレイ領域の形成予定領
域と第２の接続領域の形成予定領域とに開口部を有し，
周辺回路領域３５１と第１の接続領域の形成予定領域と
を覆う膜厚５０ｎｍ程度の第２の窒化シリコン膜３３２
が形成される。この窒化シリコン膜３３２をマスクにし
てフィールド酸化膜３０２およびパッド酸化膜３３０が
エッチング除去される。これにより、逆台形の姿態を有
した窪み３０３と窪み３０３の平坦な底面からなるセル
・アレイ領域３５２とが形成されるとともに、素子領域
３４１Ａを有した（第１の）接続領域３５３ａａと、
（第２の）接続領域３５３ａｂとが画定される。この窒
化シリコン膜３３２は、素子領域３４１，３４１Ａを覆
っている。窪み３０３の底面はＰ型シリコン基板３０１
の主表面から３００ｎｍ程度低い位置にある〔図１９，
図２０，図２１（ａ），図２４（ａ）〕。
【０１１８】次に、上記第１の実施の形態の上記第２の
実施例における拡散層の形成と同様の方法により、全面
の所要膜厚の第１の酸化シリコン膜（図に明示せず）が
形成され、この第１の酸化シリコン膜の上面がＣＭＰに
より平坦化され、さらにＮ+型埋め込み拡散層の形成予
定領域に開口部を有するようにパターニングされて酸化
シリコン膜３７１が形成される。このパターニングに
は、２０ｓｃｃｍ程度のトリ・フルオロ・メタン（ＣＨ
Ｆ3 ）と５ｓｃｃｍ程度の１酸化炭素（ＣＯ）とを４０
０ｓｃｃｍ程度のアルゴン（Ａｒ）で希釈したエッチン
グ・ガスが用いられ、基板温度が９０℃程度，４０Ｐａ
程度の圧力，５００Ｗ程度のＲＦパワーのもとに行なわ
れ異方性エッチングであり、パターニグされてなる酸化
シリコン膜３７１の側面は概ね垂直になる。続いて、酸
化シリコン膜３７１のマスクにして、５０ｋｅＶ，５×
１０15ｃｍ-2の砒素（Ａｓ）のイオン注入が行なわれ、
Ｎ+型埋め込み拡散層の形成予定領域にＮ型イオン注入
層３３３ａが形成される〔図２１（ｂ），図２４
（ｂ）〕。
【０１１９】上記酸化シリコン膜３７１が除去された
後、窒化シリコン膜３３２をマスクにした犠牲酸化が行
なわれる。これによりＮ型イオン注入層３３３ａが活性
かされてＮ+ 型埋め込み拡散層３０４Ａ，３０４Ｂ，３
０４Ｃ，３０４Ｄ，３０４Ｅ等が形成され、さらに第２
の酸化シリコン膜３７２が形成される。Ｎ+ 型埋め込み
拡散層の（最終的な）接合の深さは０．２μｍ程度であ
る。この酸化シリコン膜３７２の膜厚は、Ｎ+ 型埋め込
み拡散層３０４Ａ等の表面では８００ｎｍ程度であり、
これらＮ+ 型埋め込み拡散層３０４Ａ等の無い部分（例
えば窪み３０３の底面）では２００ｎｍ程度である〔図
２１（ｃ），図２４（ｃ）〕。
【０１２０】次に、酸化シリコン膜３７２が除去され
る。このとき、窪み３０３の底面に比べてＮ+ 型埋め込
み拡散層３０４Ａ等の表面は３０ｎｍ程度低き位置にあ
る。この表面段差は、次工程のフォト・リソグラフィに
おけるマスク・アライメントに利用される。続いて、全
面に膜厚３００ｎｍ程度のＨＴＯ膜からなる第３の酸化
シリコン膜３７３が形成される。さらに全面に膜厚５０
ｎｍ程度の第３の窒化シリコン膜（図に明示せず）が形
成され、この第３の窒化シリコン膜に所要のパターニン
グが施されて、窒化シリコン膜３７４が形成される。こ
のパターニングのエッチング・ガスに６弗化硫黄（ＳＦ
6 ）を採用するならば、酸化シリコン膜に対して窒化シ
リコン膜を選択的に異方性エッチングすることが容易に
なる〔図２１（ｄ），図２４（ｄ）〕。
【０１２１】次に、所定の開口部を有した第１のフォト
・レジスト膜パターン（図示せず）をマスクにして、３
段階からなる異方性エッチングが行なわれる。これによ
り、フィールド絶縁膜３０６ａが形成され，Ｎ+ 型埋め
込み拡散層３０４Ａ等に直交した方向に平行な素子領域
３４２が画定される。２つの素子領域３４２に挟まれた
部分でのフィールド絶縁膜３０６ａの断面形状はほぼ台
形である。フィールド絶縁膜３０６ａがこのような断面
形状を有するようにする目的は、後工程における浮遊ゲ
ート電極を形成するための第１の多結晶シリコン膜のパ
ターニングに際して、フィールド絶縁膜３０６ａの側面
で発生する局所的な多結晶シリコン膜の残置を抑制する
ためである。フィールド絶縁膜３０６ａはそれぞれ接続
領域３５３ａａ，３５３ａｂにまで延在している。接続
領域３５３ａａあるいは接続領域３５３ａｂに最近接し
た素子領域３４２から接続領域３５３ａａあるいは接続
領域３５３ａｂに延在した部分のフィールド絶縁膜３０
６ａの上面には窒化シリコン膜３７４が残置している。
また、それぞれの素子領域３４２の端部から接続領域３
５３ａａに延在した部分のフィールド絶縁膜３０６ａの
上面にも窒化シリコン膜３７４が残置している〔図２１
（ｅ），図２４（ｅ）〕。
【０１２２】上記３段階からなる異方性エッチングにお
ける第１の段階のエッチングは、ＳＦ6 による窒化シリ
コン膜３７４に対する選択エッチングである。第２のエ
ッチングは、酸化シリコン膜３７３に対するテーパー・
エッチングである。これにより底面から２０ｎｍ〜５０
ｎｍ程度までの酸化シリコン膜３７３がエッチング除去
される。このエッチングには、５０ｓｃｃｍのＣＨＦ3
を１５０ｓｃｃｍ程度のＡｒで希釈したエッチング・ガ
スが用いられ、基板温度が６０℃程度，１００Ｐａ程度
の圧力，２００Ｗ程度のＲＦパワーのもとに行なわれ
る。第３段階のエッチングは、２０ｓｃｃｍ程度のＣＨ
Ｆ3 と１０ｓｃｃｍ程度のＣＯとを３００ｓｃｃｍ程度
のＡｒで希釈したエッチング・ガスが用いられ、基板温
度が１２０℃程度，９０Ｐａ程度の圧力，４００Ｗ程度
のＲＦパワーのもとに行なわれる。この第３段階のエッ
チングは窒化シリコン膜に対して酸化シリコン膜が選択
的にエッチングされることから、このとき窒化シリコン
膜３３２はフィールド酸化膜３０２を保護することにな
る。
【０１２３】次に、フィールド絶縁膜３０６ａと窒化シ
リコン膜３３２とをマスクにした熱酸化により、セル・
アレイ領域３５２および接続領域３５３ａｂに第１のゲ
ート酸化膜３０９が形成される。続いて、減圧気相成長
（ＬＰＣＶＤ）等により、全面に（フィールド絶縁膜３
０６ａの上面での）膜厚が３００ｎｍ程度のＮ型の第１
の多結晶シリコン膜３３４が形成される。フィールド絶
縁膜３０６ａの膜厚，素子領域３４２におけるフィール
ド絶縁膜３０６ａの間隔に対してこの多結晶シリコン膜
３３４の膜厚は十分に厚いことから、この多結晶シリコ
ン膜３３４は素子領域３４２におけるこのフィールド絶
縁膜３０６ａの空隙部を十分に充填し、セル・アレイ領
域３５２における多結晶シリコン膜３３４の上面は概ね
平坦になる。フィールド絶縁膜３０６ａの上面での多結
晶シリコン膜３３４の膜厚が１００ｎｍ程度になるま
で、この多結晶シリコン膜３３４が熱酸化され、酸化シ
リコン膜３７５が形成される。セル・アレイ領域３５２
における酸化シリコン膜３７５と多結晶シリコン膜３３
４との界面は、さらに平坦になる〔図２２（ａ），図２
４（ｆ）〕。
【０１２４】次に、多結晶シリコン膜３３４がパターニ
ングされて、それぞれＮ+ 型埋め込み拡散層３０４Ａ等
に平行にかつこれらと０．１８μｍ程度の幅でオーバー
・ラップし，０．６μｍ程度の幅と０．５４μｍ程度の
間隔とを有した多結晶シリコン膜パターン３３４Ａが形
成される。このパターニングに際して、これら多結晶シ
リコン膜パターンに自己整合的に第１のゲート酸化膜３
０９の除去も行なわれる。続いて、熱酸化により多結晶
シリコン膜パターン３３４Ａの上面並びに側面と多結晶
シリコン膜パターン３３４Ａに覆われていない（窪み３
０３の底面並びにＮ+ 型埋め込み拡散層３０４Ａ等の表
面からなる）セル・アレイ領域３５２と接続領域３５３
ａｂとに第２のゲート酸化膜３１０が形成される〔図２
２（ｂ），図２４（ｇ）〕。
【０１２５】次に、ＬＰＣＶＤ等により全面に膜厚２５
０ｎｍ程度のＮ+ 型の第２の多結晶シリコン膜（図に明
示せず）が形成され、さらに全面に膜厚２００ｎｍ程度
の第４の酸化シリコン膜（図に明示せず）が形成され
る。まず、第４の酸化シリコン膜が異方性エッチングに
よりパターニングされて、酸化シリコン膜キャップ３３
８が形成される。この異方性エッチングも、２０ｓｃｃ
ｍ程度のＣＨＦ3 と５ｓｃｃｍ程度のＣＯとを４００ｓ
ｃｃｍ程度のＡｒで希釈したエッチング・ガスが用いら
れ、基板温度が９０℃程度，４０Ｐａ程度の圧力，５０
０Ｗ程度のＲＦパワーのもとに行なわれる。続いて、第
２の多結晶シリコン膜が異方性エッチングにより酸化シ
リコン膜キャップと同形にパターニングされて、制御ゲ
ート電極３１３Ａａ，３１３Ｂａ，３１３Ｃａ，３１３
Ｄａ等が形成される。第２の多結晶シリコン膜に対する
異方性エッチングは、３塩化ボロン（ＢＣｌ3 ）と塩素
（Ｃｌ2 ）との混合ガスをエッチング・ガスに用いて行
なわれる。この異方性エッチングでは、酸化シリコン膜
および窒化シリコン膜に対して多結晶シリコン膜が選択
的にエッチングされる。さらに全面に膜厚５０ｎｍ程度
の例えばＨＴＯ膜からなる第５の酸化シリコン膜（図に
明示せず）が形成され、この第５の酸化シリコン膜とゲ
ート酸化膜３１０とが（上記酸化シリコン膜キャップ３
３８の形成に供したと同様の）異方性エッチングにより
エッチ・バックされて、酸化シリコン膜スペーサ３３９
が形成される〔図２２（ｃ），図２４（ｈ）〕。
【０１２６】続いて、接続領域３５３ａｂを覆う（第２
の）フォト・レジスト膜パターン３９１を形成する。こ
のフォト・レジスト膜パターン３９１は、シリコンのエ
ッチングに際して、接続領域３５３ａｂにおいてフィー
ルド絶縁膜３０６ａに自己整合的に露出したＮ+ 型埋め
込み拡散層３０４Ａ等とＰ型シリコン基板３０１の主表
面とを保護するためである。このフォト・レジスト膜パ
ターン３９１と酸化シリコン膜キャップ３３８と酸化シ
リコン膜スペーサ３３９とをマスクにして、ＢＣｌ3 と
Ｃｌ2 との混合ガスを用いた異方性エッチングにより上
記多結晶シリコン膜パターン３３４Ａがパターニングさ
れ、浮遊ゲート電極３１２（およびダミーの浮遊ゲート
電極）が形成される〔図１８，図１９，図２０，図２２
（ｄ），図２４（ｉ）〕。
【０１２７】次に、（第２の）接続領域３５３ａｂとセ
ル・アレイ領域３５２とを覆う（第３の）フォト・レジ
スト膜パターン３９２が形成される。このフォト・レジ
スト膜パターン３９２をマスクにして、接続領域３５３
ａａを覆う窒化シリコン３７４を除去するとともに接続
領域３５３ａａおよび周辺回路領域３５１の覆う窒化シ
リコン膜をフィールド絶縁膜３０６ａに自己整合的に除
去する〔図２３（ａ），図２５（ａ）〕。
【０１２８】フォト・レジスト膜パターン３９２の除去
に前後して、パッド酸化膜３３０が除去される。その
後、熱酸化により第３のゲート酸化膜３１４，３１４Ａ
が形成される。ゲート酸化膜３１４の膜厚は３０ｎｍ程
度であり、ゲート酸化膜３１４は素子領域３４１，３４
１Ａと第２の接続領域３５３ａｂとに形成される。ゲー
ト酸化膜３１４Ａの膜厚は４０ｎｍ程度であり、フィー
ルド絶縁膜３０６ａの上面での浮遊ゲート電極３１２の
側面に形成される〔図１９，図２０，図２３（ｂ），図
２５（ｂ）〕。
【０１２９】次に、膜厚３００ｎｍ程度のＮ+ 型の第３
の多結晶シリコン膜がＬＰＣＶＤにより全面に形成され
る。第３の多結晶シリコン膜は２つの例えば制御ゲート
電極３１３Ａａと制御ゲート電極３１３Ｂａとの間の空
隙部を十分に充填する。この第３の多結晶シリコン膜が
パターニングされて消去ゲート電極３１５ＡＢ，３１５
ＣＤ等とゲート電極３１６Ａ，３１６Ｂ，３１６Ｃ，３
１６Ｄ，３１６Ｅ等とが形成される。これらゲート電極
３１６Ａ等および消去ゲート電極３１５ＡＢ等の形成
は、（上記第２の実施の形態の上記第２の実施例におけ
る制御ゲート電極の形成方法で適用した）ハード・マス
クを用いなくても容易である。すなわち、ゲート電極３
１６Ａ等の幅は微細であるが消去ゲート電極３１５ＡＢ
等の幅は微細ではないため、焦点深度に関する不具合を
生じることなく通常のフォト・リソグラフィが適用でき
る。
【０１３０】第２の接続領域３５３ａｂを覆う第４のフ
ォト・レジスト膜パターン（図示せず）をマスクにし
て、７０ｋｅＶ，３×１０15ｃｍ-2のＡｓのイオン注入
が行なわれ、周辺回路領域３５１の素子領域３４１には
ゲート電極３１６Ａ等とフィールド酸化膜３０２とに自
己整合的にＮ+ 型拡散層３１７が形成され、第１の接続
領域３５３ａａの素子領域３４１Ａにはフィールド酸化
膜３０２とフィールド絶縁膜３０６ａとに自己整合的に
Ｎ+ 型拡散層３１７Ａが形成される。Ｎ+ 型拡散層３１
７，３１７Ａの接合の深さは０．１５μｍ程度である。
【０１３１】次に、層間絶縁膜３１８が形成される。Ｐ
型シリコン基板３０１の主表面からの層間絶縁膜３１８
の上面の高さは少なくとも０．８μｍ程度ある。この層
間絶縁膜３１８の形成には後工程での配線，ビット線の
加工性の要求を配慮することが必要であり、例えばＨＴ
Ｏ膜とＢＰＳＧ膜とを成膜し、リフローして形成しても
よい。さらに、リフローの後にＣＭＰを施してもよい。
あるいは、例えばＴＥＯＳ酸化膜（もしくはＨＴＯ膜と
ＴＥＯＳ酸化膜との積層膜）にＣＭＰを施して層間絶縁
膜３１８を形成してもよい。層間絶縁膜３１８には、Ｎ
+ 型埋め込み拡散層３０４Ｂ等に達するコンタクト孔３
１９等とＮ+ 型拡散層３１７に達するコンタクト孔３１
９Ｂ等とが形成される。これらのコンタクト孔３１９，
３１９Ｂ等は、上記第１，第２の実施と形態の同様のコ
ンタクト・プラグ３２０により充填される。層間絶縁膜
３１８の上面上には、配線３２１，ビット線３２１Ａ，
３２１Ｂ，３２１Ｃ，３２１Ｄ，３２１Ｅ等が形成され
る〔図１８〜図２０〕。
【０１３２】上記第３の実施の形態の上記第１の実施例
による製造方法では、半導体基板の主表面（あるいは周
辺回路を構成するＭＯＳトランジスタのゲート電極の上
面）と消去ゲート電極の上面との高低差が半導体基板の
主表面に窪みを形成してその底面にセル・アレイ領域を
形成することにより、上記米国特許５，５９５，９２４
号明細書に開示された高低差より緩和される。この高低
差は仮想接地配線の一部を構成する埋め込み拡散層の形
成等に分散されるが、この埋め込み拡散層の形成には
（上記第１の実施の形態の上記第２の実施例と同様の）
ハード・マスクを利用することにより解決される。その
結果、本第３の実施の形態の本第１の実施例による製造
方法は、上記第１，第２の実施の形態による製造方法と
同等の効果を有することになる。
【０１３３】なお、上記第３の実施の形態の上記第１の
実施例では、周辺回路を構成する半導体素子としてＮチ
ャネル型ＭＯＳトランジスタのみを図示したが、これに
限定されるものではなく、ＣＭＯＳトランジスタにより
周辺回路を構成することもできる。さらになお、本第３
の実施の形態の本第１の実施例でも、上述した各種の膜
厚，幅および間隔等が上述の数値に限定されるものでは
なく、構成材料に関しても上述の材料に限定されるもの
ではない。
【０１３４】上記第３の実施の形態の上記第１の実施例
では、第１の接続領域に設けられた素子領域に半導体素
子に寄与しない拡散層が形成されるため、制御ゲート電
極，消去ゲート電極と周辺回路との接続に要する占有領
域を第１の接続領域に隣接したセル・アレイ領域に設け
ることが必要であった。しかしながら本第３の実施の形
態はこの第１の実施例に限定されるものではない。
【０１３５】ＶＧＡ型のフラッシュ・メモリの回路図で
ある図２６と、ＶＧＡ型のフラッシュ・メモリの模式的
平面図である図２７および図２８と、図２７のＡＡ線，
ＢＢ線およびＣＣ線での模式的断面図である図２９と、
図２７のＤＤ線，ＥＥ線およびＦＦ線での模式的断面図
である図３０と、図２８のＧＧ線およびＨＨ線での模式
的断面図である図３１とを併せて参照すると、本発明の
第３の実施の形態の第２の実施例によるフラッシュ・メ
モリと、本第３の実施の形態の上記第１の実施例による
フラッシュ・メモリとの主たる相違点は第１の接続領域
の構造にある。これに対応して本第２の実施例では制御
ゲート電極（および消去ゲート電極）が第１の接続領域
にまで延在することが可能になる。本第３の実施形態の
本第２の実施例によるフラッシュ・メモリも、０．３６
μｍのデザイン・ルールに依って以下のように構成され
ている（なお模式的平面図である図２７ではセル・アレ
イ領域３５２と（ビット線に係わる）周辺回路領域３５
１との間に設けられる接続領域は元来第２の接続領域３
５３ｂｂであるが、本第２の実施例の構造および製造方
法の特徴を説明する便宜上、あえて第１の接続領域３５
３ｂａが存在するものとして図示し，説明を行なう）。
【０１３６】Ｐ型シリコン基板３０１の主表面の所要の
領域には、概ね逆台形の姿態を有し，平坦な底面を有す
る窪み３０３が設けられている。窪み３０３は膜厚６０
０ｎｍ程度のＬＯＣＯＳ型のフィールド酸化膜３０２が
除去されて成る。窪み３０３の底面は、Ｐ型シリコン基
板３０１の主表面より３００ｎｍ程度低い位置にある。
これらの窪み３０３の底面には、それぞれセル・アレイ
領域３５２が設けられている。２つのセル・アレイ領域
３５２の間には、Ｐ型シリコン基板３０１の主表面とそ
れぞれの窪み３０３の周辺部である傾斜面とを含んで成
る帯状の姿態を有した（第２の）接続領域３５３ｂｂが
設けられている。フィールド酸化膜３０２に囲まれて接
続領域３５３ｂｂに設けられたそれぞれの素子領域３４
１Ｂには、ビット線に係わるそれぞれ一対のセレクト・
ゲート・トランジスタが設けられている。周辺回路領域
３５１において、フィールド酸化膜３０２に囲まれてＰ
型シリコン基板３０１の主表面に設けられた素子領域３
４１には、周辺回路を構成するＮチャネル型ＭＯＳトラ
ンジスタ等の半導体素子が形成されている。
【０１３７】周辺回路領域３５１とセル・アレイ領域３
５２との間には、（第１の）接続領域３５３ｂａが設け
られている。接続領域３５３ｂａも窪み３０３の周辺部
を成す傾斜面を含み、接続領域３５３ｂａと周辺回路領
域３５１との境界はフィールド酸化膜３０２からなる。
接続領域３５３ｂａにおける上記傾斜面はフィールド絶
縁膜３０６ｂ（詳細は後述する）に直接に覆われ、傾斜
面とフィールド酸化膜３０２との間のＰ型シリコン基板
３０１の主表面上は膜厚４０ｎｍ程度のパッド酸化膜３
３０と膜厚５０ｎｍ程度の（第２の）窒化シリコン膜３
３２とを介してフィールド絶縁膜３０６ｂに覆われ、フ
ィールド酸化膜３０２のバーズ・ビーク部は窒化シリコ
ン膜３３２を介してフィールド絶縁膜３０６ｂにより覆
われている。接続領域３５３ｂａ，３５３ｂｂに延在し
た部分でのフィールド絶縁膜３０４ｂの上面は、フィー
ルド酸化膜３０２の上面より５０ｎｍ程度高い位置にあ
り、平坦化されている。
【０１３８】それぞれのセル・アレイ領域３５２には、
接続領域３５３ｂｂの長手方向に直交し，ビット線に平
行な方向にＮ+ 型埋め込み拡散層３０４Ａ，３０４Ｂ，
３０４Ｃ，３０４Ｄ，３０４Ｅ，３０４Ｍ，３０４Ｎ等
が設けられている。例えば第１番目のセル・アレイ領域
３５１２に設けられたこれらのＮ+ 型埋め込み拡散層３
０４Ａ，３０４Ｃ，３０４Ｅ等（の奇数番目の列のＮ+
型埋め込み拡散層）は、例えば第１番目および第２番目
のセル・アレイ領域３５２の間に設けられた接続領域３
５３ｂｂにも（フィールド酸化膜３０２）に自己整合的
に設けられて、隣接する第２番目のセル・アレイ領域３
５２に達している。この接続領域３５３ｂｂに設けられ
た１つの素子領域３４１Ｂには、例えばＮ+ 型埋め込み
拡散層３０４ＡとＮ+ 型埋め込み拡散層３０４Ｃとが接
続されている。この接続領域３５３ｂｂにおいて、Ｎ+
型埋め込み拡散層３０４Ａ，３０４Ｃ等は、素子領域３
４１Ｂと接続される部分を除いて、パッド酸化膜３３０
および窒化シリコン膜３３２を介してフィールド絶縁膜
３０６ｂにより覆われている。この接続領域３５３ｂｂ
において、フィールド酸化膜３０２のバーズ・ビーク部
は、第２の窒化シリコン膜３３２を介してフィールド絶
縁膜３０６ｂにより覆われている。接続領域３５３ｂｂ
のセル・アレイ領域３５２に隣接した部分の構造は、接
続領域３５３ｂａの構造と同じである。Ｎ+ 型埋め込み
拡散層３０４Ｂ，３０４Ｄ等（の偶数番目の列のＮ+ 型
埋め込み拡散層）は、例えば第１番目および第２番目の
セル・アレイ領域の間に設けられた接続領域３５３ｂｂ
を横断しないが、第２番目および第３番目のセル・アレ
イ領域３５１の間に設けられた接続領域３５３ｂｂを横
断している。
【０１３９】例えばＮ+ 型埋め込み拡散層３０４Ａ，３
０４Ｃは１つの接続領域３５３ｂｂの素子領域３４１Ｂ
に設けられた一対のセレクト・ゲート・トランジスタを
介してそれぞれビット線３２１ＡＣに接続され、Ｎ+ 型
埋め込み拡散層３０４Ｂ，３０４Ｄは別の接続領域３５
３ｂｂの素子領域３４１Ｂに設けられた一対のセレクト
・ゲート・トランジスタを介してそれぞれビット線３２
１ＢＤに接続され、それぞれ不揮発性メモリ・セルに対
して接地線（ソース）もしくはビット線（ドレイン）と
して機能する。Ｎ+ 型埋め込み拡散層３０４Ａ等の接合
の深さは０．２μｍ程度であり、Ｎ+ 型埋め込み拡散層
３０４Ａ等の表面は窪み３０３の底面より３００ｎｍ程
度低い位置にある。Ｎ+ 型埋め込み拡散層３０４Ａ等の
配線ピッチは１．１４μｍ程度であり、Ｎ+ 型埋め込み
拡散層３０４Ａ等のセル・アレイ領域３５２での幅，間
隔は０．３６μｍ程度，０．７８μｍである。
【０１４０】不揮発性メモリ・セルは、セル・アレイ領
域３５２の設けられた素子領域３４２に形成されてい
る。素子領域３４２はＮ+ 型埋め込み拡散層３０４Ａ等
に直交した方向に平行に帯状の姿態を有して設けられて
おり、素子領域３４２の幅，間隔およびピッチは０．３
０μｍ程度，０．４８μｍ程度および０．７８μｍ程度
である。素子領域３４２の端部はそれぞれ制御ゲート電
極，消去ゲート電極に係わる周辺回路が設けられた周辺
回路領域３５１に属する接続領域３５３ｂａから所要の
間隔の位置のセル・アレイ領域に設定されている。接続
領域３５３ｂａ，接続領域３５３ｂｂと素子領域３４２
との最小間隔は、少なくとも０．４μｍ程度である。
【０１４１】上記素子領域３４２は膜厚３００ｎｍ程度
のＨＴＯ膜からなるフィールド絶縁膜３０６ｂにより画
定されている。セル・アレイ領域３５２におけるフィー
ルド絶縁膜３０６ｂの上面の高さは、Ｐ型シリコン基板
３０１の主表面の高さとほぼ一致している。（接続領域
３５３ｂａ，３５３ｂｂに最近接した不揮発性メモリ・
セルの除いた）不揮発性メモリ・セルが設けられている
部分では、フィールド絶縁膜３０６ｂは酸化シリコン膜
のみから構成され、台形状の断面有し，帯状の姿態を有
している。この部分でのフィールド絶縁膜３０６ｂの上
面の幅，間隔およびピッチは０．４２μｍ程度，０．３
６μｍ程度および０．７８μｍ程度であり、この部分で
のフィールド絶縁膜３０６ｂの底面の幅，間隔およびピ
ッチは０．３０μｍ程度，０．４８μｍ程度および０．
７８μｍ程度である。この形状を有した部分のフィール
ド絶縁膜３０６ｂは接続領域３５３ｂａおよび接続領域
３５３ｂｂ近傍のセル・アレイ領域３５２において、１
つにまとめられている。すなわち、１つのセル・アレイ
領域３５２には、それぞれ１つのフィールド絶縁膜３０
６ｂが設けられている。上述したように、フィールド絶
縁膜３０６ｂはそれぞれ接続領域３５３ｂａ，３５３ｂ
ｂにまで延在している。
【０１４２】素子領域３４２には、第１のゲート酸化膜
３０９を介してスプリット・ゲート型の浮遊ゲート電極
３１２が設けられている。浮遊ゲート電極はＮ型の多結
晶シリコン膜からなる。浮遊ゲート電極３１２のフィー
ルド絶縁膜３０６ｂに沿った長さ，間隔は、０．６μｍ
程度，０．５４μｍ程度である。浮遊ゲート電極３１２
は、例えばＮ+ 型埋め込み拡散層３０４Ｂと０．１８μ
ｍ程度の長さでオーバー・ラップし、窪み３０３の底面
上には０．４２μｍ程度延在し、Ｎ+ 型埋め込み拡散層
３０４Ａとの間隔が０．３２μｍ程度である。Ｎ+ 型埋
め込み拡散層３０４Ｂの表面に設けられゲート酸化膜３
０９の膜厚は４０ｎｍ程度であり、窪み３０３の底面
（の表面）に設けられたゲート酸化膜３０９の膜厚は２
０ｎｍ程度である。浮遊ゲート電極３１２の上面と、２
つのフィールド絶縁膜３０６ｂの部分に挟まれた浮遊ゲ
ート電極３１２に側面と浮遊ゲート電極３１２（および
フィールド絶縁膜３０６ｂ）に覆われない部分の素子領
域３４２（Ｎ+ 型埋め込み拡散層３０４Ａ等および窪み
３０３の底面）とには、それぞれ第２のゲート酸化膜３
１０が設けられている。浮遊ゲート電極の側面並びに上
面，Ｎ+ 型埋め込み拡散層３０６Ａ等の表面および窪み
３０３の底面でのゲート酸化膜３１０の膜厚は、３０ｎ
ｍ程度，４０ｎｍ程度および２０ｎｍ程度である。Ｎ+
型埋め込み拡散層３０４Ａ等に平行な方向での浮遊ゲー
ト電極３１２の幅，間隔は、０．５２μｍ程度，０．２
６μｍ程度である。この方向において、浮遊ゲート電極
３１２はフィールド絶縁膜３０６ｂの上面を０．０８μ
ｍ程度の幅で覆っている。浮遊ゲート電極３１２の上面
は、フィールド絶縁膜３０６ｂの上面より１００ｎｍ程
度高い位置にある。フィールド酸化膜３０６ｂの上面に
達する浮遊ゲート電極３１２の側面には、膜厚４０ｎｍ
程度の第３のゲート酸化膜３１４Ａが設けられている。
【０１４３】接続領域３５３ｂａ，３５３ｂｂに延在し
た部分でのフィールド絶縁膜３０６ｂの上面は、素子領
域３４２終端部もしくは最外周の素子領域３４２端辺か
ら少なくとも窪み３０３の底面の端部（セル・アレイ領
域３５２の端部）近傍までが膜厚５０ｎｍ程度の第３の
窒化シリコン膜３７４により覆われている。この窒化シ
リコン膜３４２はフィールド絶縁膜３０６ｂがフィール
ド酸化膜３０２に近接した部分まで延在していてもよ
い。したがって、これらの素子領域３４２の接続領域３
５３ｂａもしくは接続領域３５３ｂｂ側の部分のフィー
ルド絶縁膜３０６ｂの上面は、窒化シリコン膜３７４を
介して浮遊ゲート電極３１２により覆われることにな
る。制御ゲート電極もしくは消去ゲート電極に係わる周
辺回路領域３５１に属する接続領域３５３ｂａに最近接
して設けられた浮遊ゲート電極３２１Ａはダミーの浮遊
ゲート電極であり、それぞれの素子領域３４２の端部は
これらの浮遊ゲート電極３１２Ａの直下で終端してい
る。浮遊ゲート電極３１２Ａにおける少なくとも接続領
域３５３ｂａ側では、窒化シリコン膜３７４を介してフ
ィールド絶縁膜３０６ｂの上面を覆うことになる。
【０１４４】素子領域３４２に沿って設けられた制御ゲ
ート電極３１３Ａｂ，３１３Ｂｂ等は、それぞれゲート
酸化膜３１０を介して浮遊ゲート電極３１２（および浮
遊ゲート電極３１２Ａ）とＮ+ 型埋め込み拡散層３０４
Ａ等と窪み３０３の底面とを覆っている。これら制御ゲ
ート電極３１３Ａｂ等はＮ+ 型の多結晶シリコン膜から
なり、制御ゲート電極３１３Ａｂ等の浮遊ゲート電極３
１２上での膜厚は２５０ｎｍ程度であり、これら制御ゲ
ート電極３１３Ａｂ等の端部は接続領域３５３ｂａを横
断して小片回路領域３５１にまで延在している。制御ゲ
ート電極Ａｂ等の幅，間隔およびピッチは０．４２μｍ
程度，０．３６μｍ程度および０．７８μｍ程度であ
り、制御ゲート電極３１３ａ等のフィールド絶縁膜３０
６ｂの上面にに対するオーバー・ラップは０．０３μｍ
程度である。これら制御ゲート電極３１３Ａｂ等の上面
は、少なくともセル・アレイ領域３５２では、膜厚２０
０ｎｍ程度の酸化シリコン膜キャップ３３８と膜厚５０
ｎｍ程度の第４の窒化シリコン膜からなる窒化シリコン
膜キャップ３３８ｂとが積層されてなる絶縁膜キャップ
により覆われており、これら制御ゲート電極３１３Ａｂ
等（および酸化シリコン膜キャップ３３８，窒化シリコ
ン膜キャップ３３８ｂ）の側面は５０ｎｍ程度の幅の酸
化シリコン膜スペーサ３３９により覆われている。少な
くとも周辺回路領域３５１における制御ゲート電極３１
３Ａｂ等の上面では、窒化シリコン膜キャップ３３８ｂ
が除去されている。上記浮遊ゲート電極３１２における
フィールド絶縁膜３０６ｂ上面の部分での側面は、酸化
シリコン膜スペーサ３３９に自己整合的に設けられてい
る。
【０１４５】例えば制御ゲート電極３１３Ａｂ，３１３
Ｂｂは消去ゲート電極３１５ＡＢを共有している。例え
ば消去ゲート電極３１５ＡＢは、窒化シリコン膜キャッ
プ３３８ｂ（および酸化シリコン膜キャップ３３８）と
酸化シリコン膜スペーサ３３９とを介して制御ゲート電
極３１３Ａｂ，３１３Ｂｂの上面および側面を覆い、ゲ
ート残酸化膜３１０を介して（フィールド絶縁膜３０６
ｂの上面に延在した部分の）浮遊ゲート電極３１２の側
面を覆い、浮遊ゲート電極３１２に挟まれた（空隙部
の）フィールド絶縁膜３０６ｂの上面に直接に達してい
る。これら消去ゲート電極３１５ＡＢ等は例えばＮ+ 型
の多結晶シリコン膜からなり、酸化シリコン膜キャップ
３３８を介して制御ゲート電極３１３Ａａ等の上面を覆
う部分での消去ゲート電極３１５ＡＢ膜厚は３００ｎｍ
程度である。これら消去ゲート電極３１５ＡＢ，３１５
ＣＤ等の端部も（制御ゲート電極３１３Ａａ等の端部と
同様に）、接続領域３５３ｂａの横断して、周辺回路領
域３５１にまで延在している。消去ゲート電極３１５Ａ
Ｂ等の幅，間隔およびピッチは０．８４μｍ程度，０．
７２μｍ程度および１．５６μｍ程度であり、例えば消
去ゲート電極３１５ＡＢの制御ゲート電極３１３Ａａに
対するオーバー・ラップ幅は０．２４μｍ程度である。
【０１４６】素子領域３４１，３４１Ｂには、周辺回路
を構成するＮチャネル型ＭＯＳトランジスタ等の半導体
素子，ビット線に係わるセレクト・ゲート・トランジス
タとなるＮチャネル型ＭＯＳトランジスタが設けられて
いる。周辺回路を構成するＮチャネル型ＭＯＳトランジ
スタは、ゲート電極３１６（Ａ），３１６（Ｂ），３１
６ＡＣあるいは３１６ＢＤ等と第３のゲート酸化膜３１
４とそれぞれ一対のＮ+ 型拡散層３１７とからなる。セ
レクト・ゲート・トランジスタとなるＮチャネル型ＭＯ
Ｓトランジスタのゲート電極はゲート電極３１６ｂａ，
３１６ｂｂ，３１６ｂｃあるいは３１６ｂｄからなる。
例えばＮ+ 型埋め込み拡散層３０４Ａ，３０４Ｃ等が横
断する接続領域３５３ｂｂの素子領域３４１Ｂに設けら
れた一対のセレクト・ゲート・トランジスタは、ゲート
電極３１６ｂａ，３１６ｂｂと、ゲート酸化膜３１４
と、ゲート電極３１６ｂａおよびゲート電極３１６ｂｂ
（およびフィールド酸化膜３０２）に自己整合的な１つ
のＮ+ 型拡散層３１７と、フィールド酸化膜３０２およ
びゲート電極３１６ｂａ，３１６ｂｂの一方に自己整合
的に形成されてＮ+ 型埋め込み拡散層３０４Ａあるいは
３０４Ｃ等に接続された一対のＮ+ 型拡散層３１７とか
ら構成されている。ゲート酸化膜３１４の膜厚は３０ｎ
ｍ程度であり、Ｎ+ 型拡散層３１７の接合の深さは０．
１５μｍ程度であり、ゲート電極３１６（Ａ）等は例え
ば膜厚３００ｎｍ程度のＮ+ 型の多結晶シリコン膜から
形成されている。
【０１４７】Ｐ型シリコン基板３０１は例えばＨＴＯ膜
とＢＰＳＧ膜もしくはＴＥＯＳ系と酸化シリコン膜とが
積層してなる層間絶縁膜３１８により覆われている。Ｐ
型シリコン基板３０１の主表面からの層間絶縁膜３１８
の上面の高さは少なくとも０．８μｍである。この層間
絶縁膜３１８には、セレクト・ゲート・トランジスタを
構成するＮ+ 型拡散層３１７，あるいは制御ゲート電極
３１３Ａｂ等に達するコンタクト孔３１９と、例えばゲ
ート電極３１６ＡＣ，３１６ＢＤ等を含んでなるＮチャ
ネル型ＭＯＳトランジスタを構成するＮ+ 型拡散層３１
７に達するコンタクト孔３１９ＡＣ，３１９ＢＤ等と、
例えばゲート電極３１６（Ａ），３１６（Ｂ）等を含ん
でなるＮチャネル型ＭＯＳトランジスタを構成するＮ+
型拡散層３１７に達するコンタクト孔３１９（Ａ），３
１９（Ｂ）等とが設けられている。コンタクト孔３１９
の口径は０．６μｍ程度である。コンタクト孔３１９，
３１９ＡＣ，３１９（Ａ）等はそれぞれコンタクト・プ
ラグ３２０により充填されており、層間絶縁膜３１８の
表面上にはビット線３２１ＡＣ，３２１ＢＤ，３２１Ｌ
Ｍ等と配線２２１等とが設けられている。例えばビット
線３２１ＡＣは、コンタクト孔３１９ＡＣを介して周辺
回路を構成するＮチャネル型ＭＯＳトランジスタに接続
され、コンタクト孔３１９とゲート電極３１６ｂａ，３
１６ｂｂを有したセレクト・ゲート・トランジスタとを
介してＮ+ 型埋め込み拡散層３０４Ａ，３０４Ｃに接続
されている。
【０１４８】本第３の実施の形態の本第２の実施例も本
第３の実施の形態の上記第１の実施例の有した効果を有
している。さらに本第３の実施の形態の本第２の実施例
は、第１の接続領域の構造の相違から、本第３の実施の
形態の上記第１の実施例に比べて、セル・アレイ領域の
面積を縮小することが容易になる。
【０１４９】本第３の実施の形態の本第２の実施例によ
るＶＧＡ型のフラッシュ・メモリの回路動作も、実質的
には本第３の実施の形態の上記第１の実施例によるフラ
ッシュ・メモリと同じである。
【０１５０】書き込みは次のようにして行なわれる。Ｐ
型シリコン基板３０１は０Ｖに印加され、全ての消去ゲ
ート電極３１５ＡＢ等も０Ｖに印加される。ゲート電極
３１６ＢＤに高電位が印加され、ビット線３２１ＢＤが
例えば８Ｖ程度の高電位に印加され、ゲート電極３１６
ｂｃが高電位に印加されて、ドレインとして選択された
例えばＮ+ 型埋め込み拡散層３０４Ｂが７Ｖに印加され
る。ゲート電極３１６ＡＣに０Ｖが印加され、ビット線
３２１ＢＤが０Ｖ程度に印加され、ゲート電極３１６ｂ
ａが高電位に印加されて、ソースとして選択されたＮ+
型埋め込み拡散層３０４Ａが０Ｖに印加される。さらに
ゲート電極３１６ｂｂはオープンにされ、Ｎ+ 型埋め込
み拡散層３０４Ｃはオープンになる。その外の非選択の
Ｎ+ 型埋め込み拡散層３０４Ｅ，３０４Ｍ，３０４Ｎ等
もオープンにされる。ゲート電極３１６（Ａ）が高電位
に印加されて、選択された例えば制御ゲート電極３１３
Ａａが１２Ｖに印加される。他のゲート電極３１６
（Ｂ）等が０Ｖに印加されて、他の制御ゲート電極３１
３Ｂｂ等が０Ｖに印加される。これにより、Ａ行Ｂ列の
不揮発性メモリ・セルでは、（ソースである）Ｎ+ 型埋
め込み拡散層３０４Ａからチャネル・ホット・エレクト
ロンが浮遊ゲート電極３１２に注入される。このときの
この不揮発性メモリ・セルのしきい値電圧ＶTMは７Ｖ程
度である。
【０１５１】消去は次のように行なわれる。Ｐ型シリコ
ン基板３０１と、全てのＮ+ 型埋め込み拡散層３０４
Ａ，３０４Ｂ，３０４Ｃ，３０４Ｄ，３０４Ｅ等と、全
ての制御ゲート電極３１３Ａｂ，３１３Ｂｂ等とが０Ｖ
に印加される。全ての消去ゲート電極３１５ＡＢ等が１
５Ｖに印加される。これにより、全ての浮遊ゲート電極
３１２からチャージ（エレクトロン）がＦ−Ｎトンネリ
ングにより消去ゲート電極３１５ＡＢ等に取り去られ
る。このときの不揮発性メモリ・セルのしきい値電圧Ｖ
TMは１Ｖ程度になる。
【０１５２】ＶＧＡ型のフラッシュ・メモリに製造工程
の模式的断面図であり，図２７のＡＡ線での製造工程の
模式的断面図である図３２および図３３と、ＶＧＡ型の
フラッシュ・メモリの製造工程の模式的断面図であり，
図２７のＣＣ線での製造工程の模式的断面図である図３
４および図３５と、ＶＧＡ型のフラッシュ・メモリの製
造工程の模式的断面図であり，図２７のＥＥ線での製造
工程の模式的断面図である図３６と、ＶＧＡ型のフラッ
シュ・メモリの製造工程の模式的断面図であり，図２８
のＨＨ線での製造工程の模式的断面図である図３７およ
び図３８と、図２６，図２７，図２８，図２９，図３０
および図３１とを併せて参照すると、本第３の実施の形
態の本第２の実施例によるフラッシュ・メモリは以下の
通りに形成される。
【０１５３】まず、Ｐ型シリコン基板３０１の主表面に
４０ｎｍ程度のパッド酸化膜３３０および第１の窒化シ
リコン膜（図示せず）が形成される。第１の窒化シリコ
ン膜がパターニングされ、セル・アレイ領域の形成予定
領域と第１の接続領域の形成予定領域との境界を含めて
周辺回路領域の形成予定領域における素子分離領域の形
成予定領域と、第２の接続領域の形成予定領域における
素子領域並びにＮ+ 型埋め込み拡散層の形成予定領域を
除いた領域とに膜厚６００ｎｍ程度のＬＯＣＯＳ型のフ
ィールド酸化膜３０２が形成され、素子領域３４１を有
した周辺回路領域３５１が形成される。第１の窒化シリ
コン膜が除去された後、セル・アレイ領域の形成予定領
域に開口部を有し，周辺回路領域３５１と第１および第
２の接続領域の形成予定領域とを覆う膜厚５０ｎｍ程度
の第２の窒化シリコン膜３３２が形成される。この窒化
シリコン膜３３２をマスクにしてフィールド酸化膜３０
２およびパッド酸化膜３３０がエッチング除去される。
これにより、逆台形の姿態を有した窪み３０３と窪み３
０３の平坦な底面からなるセル・アレイ領域３５２とが
形成されるとともに、（第１の）接続領域３５３ｂａ
と、素子領域３４１Ｂを含んでなる（第２の）接続領域
３５３ｂｂとが画定される。窒化シリコン膜３３２は、
素子領域３４１，３４１Ｂと、接続領域３５３ｂｂにお
けるＮ+ 型埋め込み拡散層の形成予定領域とを覆ってい
る。窪み３０３の底面はＰ型シリコン基板３０１の主表
面から３００ｎｍ程度低い位置にある〔図２７，図２
８〕。
【０１５４】次に、本第３の実施の形態の上記第１の実
施例における拡散層の形成と同様の方法により、全面の
所要膜厚の第１の酸化シリコン膜（図に明示せず）が形
成され、この第１の酸化シリコン膜の上面がＣＭＰによ
り平坦化され、さらにＮ+ 型埋め込み拡散層の形成予定
領域に開口部を有するようにパターニングされて酸化シ
リコン膜３７１が形成される。酸化シリコン膜３７１の
マスクにして、５０ｋｅＶ，５×１０15ｃｍ-2の砒素
（Ａｓ）のイオン注入が行なわれ、セル・アレイ領域３
５１および接続領域３５３ｂｂのＮ+ 型埋め込み拡散層
の形成予定領域に（第１の）Ｎ型イオン注入層３３３ａ
が形成される。接続領域３５３ｂにおけるＰ型シリコン
基板３０１の主表面に形成されたＮ型イオン注入層３３
３ａでは、パッド酸化膜３３０および窒化シリコン膜３
３２を通してイオン注入が行なわれたため、セル・アレ
イ領域３５２に形成されたＮ型イオン注入層３３３ａよ
りＡｓの濃度が低くなっている〔図３２（ａ），図３４
（ａ），図３６（ａ），図３７（ａ）〕。
【０１５５】次に、窪み３０３を覆う（第１の）フォト
・レジスト膜パターン３０９Ａが形成される。このフォ
ト・レジスト膜パターン３０９Ａと酸化シリコン膜３７
１とをマスクにして、２５０ｋｅＶ，５×１０15ｃｍ-2
の砒素（Ａｓ）のイオン注入が行なわれる。その結果、
接続領域３５３ｂにおけるＰ型シリコン基板３０１の主
表面に形成されたＮ型イオン注入層３３３ａは、高濃度
のＡｓを含んだＮ型イオン注入層３３３ｂに変換される
〔図３２（ｂ），図３４（ｂ），図３６（ｂ），図３７
（ｂ）〕。
【０１５６】上記フォト・レジスト膜パターン３９０Ａ
および酸化シリコン膜３７１が除去された後、窒化シリ
コン膜３３２をマスクにした犠牲酸化が行なわれる。こ
れによりＮ型イオン注入層３３３ａ並びに３３３ｂが活
性かされて、Ｎ+ 型埋め込み拡散層３０４Ａ，３０４
Ｂ，３０４Ｃ，３０４Ｄ，３０４Ｅ，３０４Ｍ，３０４
Ｎ等が形成され，第２の酸化シリコン膜（図示せず）が
形成される。Ｎ+ 型埋め込み拡散層の（最終的な）接合
の深さは０．２μｍ程度である。この酸化シリコン膜３
７２の膜厚は、Ｎ+ 型埋め込み拡散層３０４Ａ等の表面
では８００ｎｍ程度であり、これらＮ+ 型埋め込み拡散
層３０４Ａ等の無い部分（例えば窪み３０３の底面）で
は２００ｎｍ程度である。
【０１５７】上記第２の酸化シリコン膜が除去された
後、全面に膜厚３００ｎｍ程度のＨＴＯ膜からなる第３
の酸化シリコン膜３７３が形成される。フィールド酸化
膜３０２の平坦な部分の上面を覆う窒化シリコン膜３３
２が露出するまで、この酸化シリコン膜３７３にＣＭＰ
が施される。続いて、セル・アレイ領域３５２，接続領
域３５３ｂａを覆い、少なくとも素子領域３４１および
素子領域３４１Ｂに開口部を有する第２のフォト・レジ
スト膜パターン３９０Ｂが形成される。接続領域３５３
ｂｂにおける素子領域３４１Ｂに接続される部分のＮ+
型埋め込み拡散層３０４Ａ等と、これらの部分からそれ
ぞれ０．３μｍ程度（程度フィールド酸化膜３０２のバ
ーズ・ビーク部の幅）Ｎ+ 型埋め込み拡散層３０４Ａ等
の長手方向に等広げられた領域とは、このフォト・レジ
スト膜パターン３９０Ｂに覆われていない。このフォト
・レジスト膜パターン３９０Ｂをマスクにして、酸化シ
リコン膜３７３のエッチング除去が行なわれる。このエ
ッチングは（５０ｓｃｃｍのＣＨＦ3 を１５０ｓｃｃｍ
程度のＡｒで希釈したエッチング・ガスを用いたテーパ
ー・エッチングと、２０ｓｃｃｍ程度のＣＨＦ3 と１０
ｓｃｃｍ程度のＣＯとを３００ｓｃｃｍ程度のＡｒで希
釈したエッチング・ガスを用いた酸化シリコン膜の選択
エッチングとの）２段階エッチングでもよいが、酸化シ
リコン膜の選択エッチングで終了することが必要である
〔図２６〜図３１，図３２（ｃ），図３４（ｃ），図３
６（ｃ），図３７（ｃ）〕。
【０１５８】上記フォト・レジスト膜パターン３９０Ｂ
が除去され後、全面に膜厚５０ｎｍ程度の第３の窒化シ
リコン膜３７４が形成される。この窒化シリコン膜３７
４は、第３のフォト・レジスト膜パターン３９０Ｃをマ
スクにして、ＳＦ6 を用いた異方性エッチングによりパ
ターニングされる。周辺回路領域３５１および接続領域
３５３ｂａ，３５３ｂｂは、このフォト・レジスト膜パ
ターン３９０Ｃに覆われている。セル・アレイ領域３５
２におけるフォト・レジスト膜パターン３９０Ｃは、次
の通りになっている。接続領域３５３ｂａ，３５３ｂｂ
に最近接して設けられる浮遊ゲート電極（およびダミー
の浮遊ゲート電極）のこれら接続領域３５３ｂａ，３５
３ｂｂ側の側面が形成される予定の位置と、接続領域３
５３ｂａ，３５３ｂｂとの間のセル・アレイ領域３５２
は、少なくともフォト・レジスト膜パターン３９０Ｃに
より覆われている。接続領域３５３ｂａ，３５３ｂｂに
最近接して設けられる浮遊ゲート電極（およびダミーの
浮遊ゲート電極）のこれら接続領域３５３ｂａ，３５３
ｂｂとは逆側の側面が形成される予定の位置を少なくと
も含んだ（内側の）領域のセル・アレイ領域３５２は、
フォト・レジスト膜パターン３９０Ｃの開口部になって
いる。この結果、素子領域３４１および（Ｎ+ 型埋め込
み拡散層３０４Ａ等との接続部およびその近傍を含ん
だ）素子領域３４１Ｂには、２層の窒化シリコン膜３７
４，３３２が残置されることになる〔図３２（ｄ），図
３４（ｄ），図３６（ｄ），図３７（ｄ）〕。
【０１５９】上記フォト・レジスト膜パターン３９０Ｃ
が除去された後、第４のフォト・レジスト膜パターン３
９０Ｄが形成される。フォト・レジスト膜パターン３９
０Ｄをマスクにして、本第３の実施の形態の上記第１の
実施例と同様に３段階からなる異方性エッチング（な
お、この３段階の異方性エッチングにおける第１段階の
窒化シリコン膜に対するエッチングの対象個所の図示は
省略してある）が行なわれ、フィールド絶縁膜３０６ｂ
が形成され，Ｎ+ 型埋め込み拡散層３０４Ａ等に直交し
た方向に平行な素子領域３４２が画定される。これらの
フィールド絶縁膜３０６ｂが本第３の実施の形態の上記
第１の実施例のフィールド絶縁膜３０６ａと相違する点
は、フィールド絶縁膜３０６ｂがセル・アレイ領域３５
２から接続領域３５３ｂａ，３５３ｂｂにおける（セル
・アレイ領域３５２に隣接した部分である）Ｐ型シリコ
ン基板３０１の主表面上からフィールド酸化膜３０２の
バーズ・ビーク部まで延在し、さらに接続領域３５３ｂ
ｂにおいてはこれらの領域に設けられたＮ+ 型埋め込み
拡散層３０４Ａ等の上を素子領域３４１Ｂに接続される
部分の近傍まで延在するという点である。接続領域３５
３ｂａ，３５３ｂｂに最近接して設けられる浮遊ゲート
電極（およびダミーの浮遊ゲート電極）のこれら接続領
域３５３ｂａ，３５３ｂｂとは逆側の側面が形成される
予定の位置を少なくとも含んだ（内側の）領域のセル・
アレイ領域３５２に設けられたフィールド絶縁膜３０６
ｂを除いて、フィールド絶縁膜３０６ｂの上面は窒化シ
リコン膜３７４により覆われている〔図３２（ｅ），図
３４（ｅ），図３６（ｅ），図３７（ｅ）〕。
【０１６０】次に、本第３の実施の形態の上記第１の実
施例と同様に、フィールド絶縁膜３０６ｂと窒化シリコ
ン膜３３２とをマスクにした熱酸化により、セル・アレ
イ領域３５２に第１のゲート酸化膜３０９が形成され
る。続いて、ＬＰＣＶＤ等により、全面に（フィールド
絶縁膜３０６ｂの上面での）膜厚が３００ｎｍ程度のＮ
型の第１の多結晶シリコン膜３３４が形成される。フィ
ールド絶縁膜３０６ｂの上面での第１の多結晶シリコン
膜の膜厚が１００ｎｍ程度になるまで熱酸化され、これ
の表面に酸化シリコン膜（図示せず）が形成される。こ
の酸化シリコン膜が除去された後、第１の多結晶シリコ
ン膜３３４，ゲート酸化膜３０９が順次パターニングさ
れて、それぞれＮ+ 型埋め込み拡散層３０４Ａ等に平行
にかつこれらと０．１８μｍ程度の幅でオーバー・ラッ
プし，０．６μｍ程度の幅と０．５４μｍ程度の間隔と
を有した多結晶シリコン膜パターン３３４Ａが形成さ
れ、これらの多結晶シリコン膜パターン３３４Ａに自己
整合的にゲート酸化膜３０９が除去される。続いて、熱
酸化により多結晶シリコン膜パターン３３４Ａの上面並
びに側面と、多結晶シリコン膜パターン３３４Ａに覆わ
れていない（窪み３０３の底面並びにＮ+ 型埋め込み拡
散層３０４Ａ等の表面からなる）セル・アレイ領域３５
２と接続領域３５３ｂｂとに第２のゲート酸化膜３１０
が形成される。
【０１６１】次に、ＬＰＣＶＤ等により全面に膜厚２５
０ｎｍ程度のＮ+ 型の第２の多結晶シリコン膜３３５が
形成され、さらに全面に膜厚２００ｎｍ程度の第４の酸
化シリコン膜３７６，膜厚５０ｎｍ程度の第４の窒化シ
リコン膜（図に明示せず）および所要膜厚の第５の酸化
シリコン膜３７７が順次形成される。酸化シリコン膜３
７７の上面がＣＭＰにより平坦化される。続いて、フォ
ト・レジスト膜パターン３９０Ｅをマスクにして、酸化
シリコン膜３７７，第４の窒化シリコン膜が異方性エッ
チングにより順次パターニングされ、窒化シリコン膜キ
ャップ３３８ｂ等が形成される。この段階では、酸化シ
リコン膜３７７は窒化シリコン膜キャップ３３８ｂの上
面にのみに残置されている〔図３３（ａ），図３５
（ａ），図３６（ｆ），図３８（ａ）〕。
【０１６２】上記フォト・レジスト膜パターン３９０Ｅ
を除去した後、２０ｓｃｃｍ程度のＣＨＦ3 と１０ｓｃ
ｃｍ程度のＣＯとを３００ｓｃｃｍ程度のＡｒで希釈し
たエッチング・ガスを用い，９０℃程度の基板温度，４
０Ｐａ程度の圧力，５０Ｗ程度のＲＦパワーのもとに、
酸化シリコン膜３７７と酸化シリコン膜３７６とに対す
る選択エッチングが行なわれ、窒化シリコン膜キャップ
３３８ｂの上面を覆う酸化シリコン膜３７７が除去さ
れ、酸化シリコン膜キャップ３３８が形成される。この
異方性エッチングに際しては、途中の段階から窒化シリ
コン膜キャップ３３８ｂがエッチング・マスクとして機
能することになる。続いて、窒化シリコン膜キャップ３
３８ｂ（および酸化シリコン膜キャップ３３８）をマス
クにして、ＢＣｌ3 とＣｌ2 との混合ガスをエッチング
・ガスに用いて、多結晶シリコン膜３３５が異方性エッ
チングされる。これにより、制御ゲート電極３１３Ａ
ｂ，３１３Ｂｂ等が形成される。これらの制御ゲート電
極３１３Ａｂ，３１３Ｂｂ等は、本第３の実施の形態の
上記第１の実施例と相違して、接続領域３５３ｂａを横
断して周辺回路領域３５１にまで延在している。これが
可能なのは、接続領域３５３ｂａがフィールド酸化膜３
０２およびフィールド絶縁膜３０６ｂにより覆われてい
る（ことにより接続領域３５３ｂａにはＮ+ 型拡散層が
形成されない）ためである。上記制御ゲート電極３１３
Ａｂ，３１３Ｂｂ等の形成は、上記第２の実施の形態の
上記第２の実施例と同じ技術思想のもとに行なわれる。
さらに全面に膜厚５０ｎｍ程度の例えばＨＴＯ膜からな
る第６の酸化シリコン膜（図に明示せず）が形成され、
この第６の酸化シリコン膜とゲート酸化膜３１０とが異
方性エッチングによりエッチ・バックされて、酸化シリ
コン膜スペーサ３３９が形成される。
【０１６３】次に、本第３の実施の形態の上記第１の実
施例と相違して、窒化シリコン膜キャップ３３８ｂ（お
よび酸化シリコン膜キャップ３３８）と酸化シリコン膜
スペーサ３３９とをマスクにして、ＢＣｌ3 とＣｌ2 と
の混合ガスを用いた異方性エッチングにより多結晶シリ
コン膜パターン３３４Ａがパターニングされ、浮遊ゲー
ト電極３１２およびダミーの浮遊ゲート電極３１２Ａが
形成される〔図２６〜図３１〕。
【０１６４】次に、少なくとも素子領域３４１，３４１
Ａと（素子領域３４１Ａに接続されて）フィールド絶縁
膜３０６ｂに覆われていない部分のＮ+ 型埋め込み拡散
層３０４Ａ等と制御ゲート電極Ａｂ等のコンタクト孔が
達する予定の領域とに開口部を有し、少なくともセル・
アレイ領域３５２に形成された浮遊ゲート電極３１３，
３１３Ａ上を覆う第５のフォト・レジスト膜パターン３
９２が形成される。このフォト・レジスト膜パターン３
９２をマスクにして、窒化シリコン膜キャップ３３８
ｂ，窒化シリコン３７４が除去されるとともにフィール
ド絶縁膜３０６ｂに自己整合的に窒化シリコン膜３３２
が除去される〔図３３（ｂ），図３５（ｂ），図３６
（ｇ），図３８（ｂ）〕。
【０１６５】フォト・レジスト膜パターン３９２の除去
に前後して、パッド酸化膜３３０が除去される。その
後、熱酸化により第３のゲート酸化膜３１４，３１４Ａ
が形成される。ゲート酸化膜３１４は素子領域３４１，
３４１Ｂと第２の接続領域３５３ｂｂのＮ+ 型埋め込み
拡散層３０４Ａ等の表面とに形成される。素子領域３４
１，３４１Ｂにおけるゲート酸化膜３１４の膜厚は３０
ｎｍ程度である。ゲート酸化膜３１４Ａの膜厚は４０ｎ
ｍ程度であり、フィールド絶縁膜３０６ｂの上面での浮
遊ゲート電極３１２，３１３Ａの側面に形成される〔図
２７〜図３１，図３３（ｃ），図３５（ｃ），図３６
（ｈ），図３８（ｃ）〕。
【０１６６】次に、膜厚３００ｎｍ程度のＮ+ 型の第３
の多結晶シリコン膜がＬＰＣＶＤにより全面に形成され
る。第３の多結晶シリコン膜は２つの例えば制御ゲート
電極３１３Ａａと制御ゲート電極３１３Ｂａとの間の空
隙部を十分に充填する。この第３の多結晶シリコン膜が
パターニングされて消去ゲート電極３１５ＡＢ等とゲー
ト電極３１６（Ａ），３１６（Ｂ），３１６ＡＣ，３１
６ＢＤ，３１６ｂａ，３１３ｂｂ，３１３ｂｃ，３１３
ｂｄ等とが形成される。次に、７０ｋｅＶ，３×１０15
ｃｍ-2のＡｓのイオン注入が行なわれ、Ｎ+ 型拡散層３
１７が形成される。Ｎ+ 型埋め込み拡散層３０４Ａ等の
重複する部分を除いて、Ｎ+ 型拡散層３１７の接合の深
さは０．１５μｍ程度である。次に、本第３の実施の形
態の上記第１の実施例と同様に、層間絶縁膜３１８が形
成される。Ｐ型シリコン基板３０１の主表面からの層間
絶縁膜３１８の上面の高さは少なくとも０．８μｍ程度
ある。層間絶縁膜３１８には、制御ゲート電極３１３Ａ
ｂ等に達するコンタクト孔３１９等とＮ+ 型拡散層３１
７に達するコンタクト孔３１９（Ａ），３１９（Ｂ），
３１９ＡＣ，３１９ＢＤ，３１９等とが形成される。こ
れらのコンタクト孔３１９，３１９（Ａ），３１９
（Ｂ），３１９ＡＣ，３１９ＢＤ等は、上記第１，第２
の実施と形態の同様のコンタクト・プラグ３２０により
充填される。層間絶縁膜３１８の上面上には、配線３２
１，ビット線３２１ＡＣ，３２１ＢＤ，３２１ＬＮ等が
形成される〔図２６〜図３１〕。
【０１６７】上記第３の実施の形態の上記第２の実施例
による製造方法は、本第３の実施の形態の上記第１の実
施例による製造方法の有した効果を有している。さら
に、本第３の実施の形態の本第２の実施例による製造方
法では、本第３の実施の形態の上記第１の実施例とは相
違した構造のフィールド絶縁膜を形成することから、本
第３の実施の形態の上記第１の実施例に比べて、制御ゲ
ート電極等の形成が容易になる。
【０１６８】なお、上記第３の実施の形態の上記第２の
実施例でも、周辺回路を構成する半導体素子としてＮチ
ャネル型ＭＯＳトランジスタのみを図示したが、これに
限定されるものではなく、ＣＭＯＳトランジスタにより
周辺回路を構成することもできる。さらになお、本第３
の実施の形態の本第２の実施例でも、上述した各種の膜
厚，幅および間隔等が上述の数値に限定されるものでは
なく、構成材料に関しても上述の材料に限定されるもの
ではない。
【０１６９】
【発明の効果】以上説明したように本発明の半導体装置
によると、積層ゲート型でコンタクト・レス型の不揮発
性メモリ・セルからなるセル・アレイ領域は、半導体基
板の主表面に設けられた概ね逆台形の姿態を有す，平坦
な底面を有する窪みの底面に設けられている。さらに、
接続領域に設けられた半導体素子における層間絶縁膜の
表面上に設けられた配線に直接に接続される部分と、周
辺回路領域とが半導体基板の主表面に設けられている。
このようなデバイス構造であることから、層間絶縁膜の
表面の凹凸および層間絶縁膜の膜厚のゆらぎが大幅に緩
和されることになり、層間絶縁膜に設けられるコンタク
ト孔に係わる電気接続特性の低下と、層間絶縁膜の表面
上に設けられる配線の加工性の低下とを同時に抑制する
ことが容易になる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の第１の実施例に係
わるフラッシュ・メモリの回路図である。
【図２】上記第１の実施の形態の上記第１の実施例の模
式的平面図である。
【図３】上記第１の実施の形態の上記第１の実施例の模
式的断面図であり、図２のＡＡ線，ＢＢ線およびＣＣ線
での模式的断面図である。
【図４】上記第１の実施の形態の上記第１の実施例の製
造工程の模式的断面図であり、図２のＡＡ線での製造工
程の模式的断面図である。
【図５】上記第１の実施の形態の上記第１の実施例の製
造工程の模式的断面図であり、図２のＣＣ線での製造工
程の模式的断面図である。
【図６】本発明の第１の実施の形態の第２の実施例に係
わるフラッシュ・メモリの回路図である。
【図７】上記第１の実施の形態の上記第２の実施例の模
式的平面図である。
【図８】上記第１の実施の形態の上記第２の実施例の模
式的断面図であり、図７のＡＡ線，ＢＢ線およびＣＣ線
での模式的断面図である。
【図９】上記第１の実施の形態の上記第２の実施例の製
造工程の模式的断面図であり、図７のＡＡ線での製造工
程の模式的断面図である。
【図１０】上記第１の実施の形態の上記第２の実施例の
製造工程の模式的断面図であり、図７のＣＣ線での製造
工程の模式的断面図である。
【図１１】本発明の第２の実施の形態の第１の実施例に
係わるフラッシュ・メモリの回路図である。
【図１２】上記第２の実施の形態の上記第１の実施例の
模式的平面図および模式的断面図である。
【図１３】上記第２の実施の形態の上記第１の実施例の
製造工程の模式的断面図であり、図１２（ａ）のＡＡ線
での製造工程の模式的断面図である。
【図１４】上記第２の実施の形態の上記第１の実施例の
製造工程の模式的断面図であり、図１２（ａ）のＢＢ線
での製造工程の模式的断面図である。
【図１５】本発明の第２の実施の形態の第２の実施例に
係わるフラッシュ・メモリの回路図である。
【図１６】上記第２の実施の形態の上記第２の実施例の
模式的平面図および模式的断面図である。
【図１７】上記第２の実施の形態の上記第２の実施例の
製造工程の模式的断面図であり、図１６（ａ）のＡＡ線
での製造工程の模式的断面図である。
【図１８】本発明の第３の実施の形態の第１の実施例に
係わるフラッシュ・メモリの回路図である。
【図１９】上記第３の実施の形態の上記第１の実施例の
模式的平面図である。
【図２０】上記第３の実施の形態の上記第１の実施例の
模式的断面図であり、図１９のＡＡ線およびＢＢ線での
模式的断面図である。
【図２１】上記第３の実施の形態の上記第１の実施例の
製造工程の模式的断面図であり、図１９のＡＡ線での製
造工程の模式的断面図である。
【図２２】上記第３の実施の形態の上記第１の実施例の
製造工程の模式的断面図であり、図１９のＡＡ線での製
造工程の模式的断面図である。
【図２３】上記第３の実施の形態の上記第１の実施例の
製造工程の模式的断面図であり、図１９のＡＡ線での製
造工程の模式的断面図である。
【図２４】上記第３の実施の形態の上記第１の実施例の
製造工程の模式的断面図であり、図１９のＢＢ線での製
造工程の模式的断面図である。
【図２５】上記第３の実施の形態の上記第１の実施例の
製造工程の模式的断面図であり、図１９のＢＢ線での製
造工程の模式的断面図である。
【図２６】本発明の第３の実施の形態の第２の実施例に
係わるフラッシュ・メモリの回路図である。
【図２７】上記第３の実施の形態の上記第２の実施例の
模式的平面図である。
【図２８】上記第３の実施の形態の上記第２の実施例の
模式的平面図である。
【図２９】上記第３の実施の形態の上記第２の実施例の
模式的断面図であり、図２７のＡＡ線，ＢＢ線およびＣ
Ｃ線での模式的断面図である。
【図３０】上記第３の実施の形態の上記第２の実施例の
模式的断面図であり、図２７のＤＤ線，ＥＥ線およびＦ
Ｆ線での模式的断面図である。
【図３１】上記第３の実施の形態の上記第２の実施例の
模式的断面図であり、図２８のＧＧ線およびＨＨ線での
模式的断面図である。
【図３２】上記第３の実施の形態の上記第２の実施例の
製造工程の模式的断面図であり、図２７のＡＡ線での製
造工程の模式的断面図である。
【図３３】上記第３の実施の形態の上記第２の実施例の
製造工程の模式的断面図であり、図２７のＡＡ線での製
造工程の模式的断面図である。
【図３４】上記第３の実施の形態の上記第２の実施例の
製造工程の模式的断面図であり、図２７のＣＣ線での製
造工程の模式的断面図である。
【図３５】上記第３の実施の形態の上記第２の実施例の
製造工程の模式的断面図であり、図２７のＣＣ線での製
造工程の模式的断面図である。
【図３６】上記第３の実施の形態の上記第２の実施例の
製造工程の模式的断面図であり、図２７のＦＦ線での製
造工程の模式的断面図である。
【図３７】上記第３の実施の形態の上記第２の実施例の
製造工程の模式的断面図であり、図２８のＨＨ線での製
造工程の模式的断面図である。
【図３８】上記第３の実施の形態の上記第２の実施例の
製造工程の模式的断面図であり、図２８のＨＨ線での製
造工程の模式的断面図である。
【符号の説明】
１０１，２０１，３０１ Ｐ型シリコン基板 １０３，２０３，３０３ 窪み １０５．１０６，２０３，２０５，３０２ フィール
ド酸化膜 １０７ａ，１０７ｂ 副ビット線 １０８ａ，１０８ｂ 副接地線 １０９，１１１，２０９，２１１，３０９，３１０，３
１４，３１４Ａ ゲート酸化膜 １１０，２１０ ゲート絶縁膜 １１２，２１２，３１２，３１２Ａ 浮遊ゲート電極 １１３Ａ〜Ｃ，１１３Ｍ，２１３Ａａ，３１３Ａｂ，２
１３Ｂａ，２１３Ｂｂ，２１３Ｃａ，２１３Ｃｂ，２１
３Ｋａ，２１３Ｋｂ，２１３Ｌａ，２１３Ｌｂ，２１３
Ｍａ，２１３Ｍｂ，２１３Ｎａ，２１３Ｎｂ，２１３Ｘ
ａ，２１３Ｘｂ，３１３Ａａ，３１３Ａｂ，３１３Ｂ
ａ，３１３Ｂｂ，３１３Ｃａ，３１３Ｄａ制御ゲート電
極 １１４Ａ，１１４Ｂ，１１４ａａ，１１４ａｂ，１１４
ｂａ，１１４ｂｂ，２１４Ａ，２１４（Ｌ），２１４
（Ｎ），２１４ａａ，２１４ａｂ，２１４ｂａ，２１４
ｂｂ，３１６（Ａ），３１６（Ｂ），３１６ＡＣ，３１
６ＢＤ，３１６ｂａ〜３１６ｂｄ ゲート電極 １１５ａ，１１５ｂ，２１５，３１７，３１７Ａ Ｎ
+ 型拡散層 １１８，２１８，３１８ 層間絶縁膜 １１９，１１９Ａ，１１９Ｂ，２１９，２１９Ｘ，２１
９（Ｌ），２１９（Ｎ），３１９，３１９（Ａ），３１
９（Ｂ），３１９ＡＣ，３１９ＢＤ コンタクト孔 １２０，２２０，３２０ コンタクト・プラグ １２１，２２１，３２１，３２１Ａ〜３２１Ｅ 配線 １２１Ａ，１２１Ｂ 主ビット線 １２１ＡＢ 主接地線 １３１，２３０，２３１，３３０ パッド酸化膜 １３２ａ，１３２ｂ，３３２，３７４ 窒化シリコン
膜 １３３ａ，１３３ｂ，３３３ａ，３３３ｂ Ｎ型イオ
ン注入層 １３４，２３４，２３５ｂ，３３４Ａ 多結晶シリコ
ン膜パターン １３６，２３７，２３７ｂ，３３７，３７１，３７２，
３７３，３７６，３７７ 酸化シリコン膜 １４１，１４２ａ，１２４ｂ，２４１，２４２，３４
１，３４１Ａ，３４１Ｂ，３４２ 素子領域 １５１，２５１，３５１ 周辺回路領域 １５２，２５２，３５２ セル・アレイ領域 １５３，２５３，３５３ａａ，３５３ａｂ，３５３ｂ
ａ，３５３ｂｂ 接続領域 １６１ａ，２６２，２６３，３９０Ａ〜３９０Ｅ，３９
１，３９２ フォト・レジスト膜パターン ２１６ 接地線 ２２１Ａ，２２１Ｘ，３２１ＡＣ，３２１ＢＤ，３２１
ＬＮ ビット線 ２３５，３３４，３３５ 多結晶シリコン膜 ２３７ｂａ，２３７ｂｂ，３３８ 酸化シリコン膜キ
ャップ ３０４Ａ〜３０４Ｅ，３０４Ｍ，３０４Ｎ Ｎ+ 型埋
め込み拡散層 ３０６ａ，３０６ｂ フィールド絶縁膜 ３１５ＡＢ，３１５ＣＤ 消去ゲート電極 ３３８ｂ 窒化シリコン膜キャップ ３３９ 酸化シリコン膜スペーサ

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主表面の所要の領域には、
    概ね逆台形の姿態を有し，平坦な底面を有する窪みが設
    けられ、 前記窪みの底面には、積層ゲート電極型でコンタクト・
    レス型の不揮発性メモリ・セルを有して成るセル・アレ
    イ領域が設けられ、 前記半導体基板の主表面には周辺回路領域が設けられ、 前記窪みに隣接する前記半導体基板の主表面と該窪みの
    底面の端部とを含んだ帯状の領域の少なくとも一部に
    は、前記周辺回路領域およびセル・アレイ領域もしくは
    該セル・アレイ領域間を接続する接続領域が設けられて
    いることを特徴とする半導体装置。
  2. 【請求項２】 シリコン基板の主表面の所要の領域に
    は、概ね逆台形の姿態を有し，平坦な底面を有する窪み
    が設けられ、 前記窪みの底面には、浮遊ゲート電極および制御ゲート
    電極からなる２層のゲート電極を有し，コンタクト・レ
    ス型の不揮発性メモリ・セルが、共通接地線型でＮＯＲ
    型に接続して成るセル・アレイ領域が設けられ、 前記窪みの底面の表面には、前記制御ゲート電極に直交
    した埋め込み拡散層からなる副接地線と副ビット線とが
    設けられ、 前記シリコン基板の主表面には周辺回路領域が設けら
    れ、 前記窪みに隣接する前記シリコン基板の主表面と該窪み
    の底面の端部とを含んだ帯状の領域には、前記周辺回路
    領域およびセル・アレイ領域もしくは該セル・アレイ領
    域間を接続する接続領域が設けられ、 周辺回路を構成する半導体素子の間，前記周辺回路領域
    と前記接続領域と前記セル・アレイ領域との間および異
    なる副接地線に属する前記不揮発性メモリ・セル間の素
    子分離が、選択酸化による第１のフィールド酸化膜によ
    りなされ、 前記副接地線および副ビット線の表面は、前記第１のフ
    ィールド酸化膜より膜厚が薄く，選択酸化により設けら
    れた第２のフィールド酸化膜により覆われ、 前記シリコン基板を覆う層間絶縁膜の表面上には、前記
    接続領域に設けられた前記副接地線および副ビット線に
    それぞれに接続する半導体素子にそれぞれに達する該層
    間絶縁膜に設けられたコンタクト孔を介して、該副接地
    線および副ビット線にそれぞれに接続される主接地線お
    よび主ビット線が設けられていることを特徴とする半導
    体装置。
  3. 【請求項３】 シリコン基板の主表面の所要の領域に
    は、概ね逆台形の姿態を有し，平坦な底面を有する窪み
    が設けられ、 前記窪みの底面には、浮遊ゲート電極および制御ゲート
    電極からなる２層のゲート電極を有し，コンタクト・レ
    ス型の不揮発性メモリ・セルが、ＮＡＮＤ型に接続して
    成るセル・アレイ領域が設けられ、 前記シリコン基板の主表面には周辺回路領域が設けら
    れ、 前記窪みに隣接する前記シリコン基板の主表面と該窪み
    の底面の端部とを含んだ帯状の領域には、前記周辺回路
    領域およびセル・アレイ領域もしくは該セル・アレイ領
    域間を接続する接続領域が設けられ、 前記シリコン基板を覆う層間絶縁膜の表面上には、前記
    接続領域に設けられた前記窪みの周辺部の前記不揮発性
    メモリ・セルに接続する半導体素子に達する該層間絶縁
    膜に設けられたコンタクト孔を介して、該不揮発性メモ
    リ・セルに接続される主ビット線が設けられ、 周辺回路を構成する半導体素子の間，前記周辺回路領域
    と前記接続領域と前記セル・アレイ領域との間および異
    なるビット線に属する前記不揮発性メモリ・セル間の素
    子分離が、選択酸化によるフィールド酸化膜によりなさ
    れていることを特徴とする半導体装置。
  4. 【請求項４】 シリコン基板の主表面の所要の領域に
    は、概ね逆台形の姿態を有し，平坦な底面を有して，シ
    リコン基板の主表面に形成された選択酸化によるフィー
    ルド酸化膜の所要の領域の除去して設けられた窪みの該
    底面には、セル・アレイ領域が設けられ、 前記セル・アレイ領域にはコンタクト・レス型の不揮発
    性メモリ・セルが設けられ、該不揮発性メモリ・セルは
    浮遊ゲート電極，制御ゲート電極および消去ゲート電極
    からなる３層のゲート電極を有し，隣接する一対の該制
    御ゲート電極がそれぞれ１つの該消去ゲート電極を共有
    してなり、さらに該不発性メモリ・セルは仮想接地線型
    に接続され、 前記シリコン基板の主表面に設けられた周辺回路領域に
    は、周辺回路を構成する半導体素子が前記フィールド酸
    化膜に囲まれて設けられ、 前記窪みに隣接する前記シリコン基板の主表面と該窪み
    の底面の端部とを含んだ帯状の領域には、前記周辺回路
    領域およびセル・アレイ領域を接続する第１の接続領域
    と、該セル・アレイ領域間を接続する第２の接続領域と
    が設けられ、 前記周辺回路領域と前記第１の接続領域との境界には前
    記フィールド酸化膜が設けられ、 前記制御ゲート電極並びに消去ゲート電極に直交して前
    記セル・アレイ領域に設けられた埋め込み拡散層の少な
    くとも一部は、前記第２の接続領域の前記シリコン基板
    の主表面に延在してさらに隣接するセル・アレイ領域に
    延在し、該第２の接続領域の該シリコン基板の主表面に
    おいて該シリコン基板を覆う層間絶縁膜の表面上に設け
    られたビット線および接地線として機能する配線に接続
    され、 前記セル・アレイ領域の前記窪みの表面上に設けられた
    フィールド絶縁膜は、前記不揮発性メモリ・セルが設け
    られた領域おいて前記埋め込み拡散層に直交する第１の
    帯状の姿態と台形状の断面形状とを有し、該セル・アレ
    イ領域の縁端部においては該第１の帯状の姿態が束ねら
    れて第２の帯状の姿態を成し，さらに該第２の帯状の姿
    態を持って前記第１あるいは第２の絶縁領域上に延在
    し、 隣接する２つの前記第１の帯状の姿態を成す部分の前記
    フィールド絶縁膜に挟まれて，さらには該フィールド絶
    縁膜の側面を覆い，該フィールド絶縁膜の上面上に延在
    して前記セル・アレイ領域の前記窪みの表面上に設けら
    れた前記浮遊ゲート電極は、第１のゲート酸化膜を介し
    て前記埋め込み拡散層の一部と該埋め込み拡散層に挟ま
    れた該窪みの底面の一部とを覆い、 前記浮遊ゲート電極の上面と、前記埋め込み拡散層に平
    行な該浮遊ゲート電極の側面と、該浮遊ゲート電極に挟
    まれた部分の該埋め込み拡散層および前記窪みの底面の
    表面とには第２のゲート酸化膜が設けられ、 隣接する２つの前記第１の帯状の姿態を成す部分の前記
    フィールド絶縁膜に挟まれた領域上に設けられた前記制
    御ゲート電極は、前記第２のゲート酸化膜を介して前記
    浮遊ゲート電極と該浮遊ゲート電極に挟まれた部分の該
    埋め込み拡散層および前記窪みの底面の表面とを覆い、
    該浮遊ゲート電極に挟まれた部分の該フィールド絶縁膜
    の側面および上面を覆い、上面には絶縁膜キャップが設
    けられ、側面には絶縁膜スペーサが設けられ、 前記浮遊ゲート電極の前記フィールド絶縁膜の上面上へ
    の延在部分は前記絶縁膜スペーサに自己整合的に設けら
    れ、該浮遊ゲート電極の該延在部分における側面には第
    ３のゲート電極が設けられ、 一対の前記制御ゲート電極に挟まれた前記フィールド絶
    縁膜上に設けられた前記消去ゲート電極は、前記絶縁膜
    スペーサに挟まれた部分の該フィールド絶縁膜の上面を
    覆い、前記絶縁膜キャップ並びに該絶縁膜スペーサを介
    して該制御ゲート電極の一部を覆い、前記第３のゲート
    酸化膜を介して前記浮遊ゲート電極の側面の一部を覆う
    ことを特徴とする半導体装置。
  5. 【請求項５】 前記第１の接続領域の前記シリコン基板
    の主表面には、前記フィールド酸化膜と前記フィールド
    絶縁膜とに自己整合的な帯状の拡散層が設けられ、 少なくとも前記第２の接続領域に設けられた前記埋め込
    み拡散層は、前記配線に接続される部分を除いて、前記
    フィールド絶縁膜により覆われていることを特徴とする
    請求項４記載の半導体装置。
  6. 【請求項６】 前記第１および第２の接続領域上に延在
    した部分の前記フィード絶縁膜は平坦な上面を有し、少
    なくとも該第１の接続領域においては該フィールド酸化
    膜のバーズ・ビーク部を覆い、 前記制御ゲート電極は少なくとも前記第１の接続領域上
    に延在した部分の前記フィールド絶縁膜の上面上にまで
    延在することを特徴とする請求項４記載の半導体装置。
  7. 【請求項７】 前記制御ゲート電極の設定された方向に
    おける前記第１の接続領域に最近接して設けられた前記
    浮遊ゲート電極が、ダミーの浮遊ゲート電極であること
    を特徴とする請求項４記載の半導体装置。
  8. 【請求項８】 シリコン基板の主表面のセル・アレイ形
    成予定領域に選択酸化により第１のフィールド酸化膜を
    形成し、該第１のフィールド酸化膜を除去して窪みを形
    成する工程と、 前記窪みの表面における最近接した２つの副ビット線の
    形成予定領域に挟まれた素子分離領域，該窪みの傾斜面
    からなる周辺部における素子分離領域および前記シリコ
    ン基板の主表面の素子分離領域とに、選択酸化により第
    ２のフィールド酸化膜を形成する工程と、 前記窪みの底面におけるチャンネル形成予定領域，前記
    シリコン基板の主表面および該窪みの傾斜面からなる周
    辺部を覆う窒化シリコン膜を形成し、該窒化シリコン膜
    に覆われない領域に埋め込み拡散層からなる副ビット線
    および副接地線を形成する工程と、 選択酸化により前記副ビット線および副接地線の表面上
    に前記第２のフィールド酸化膜より膜厚の薄い第３のフ
    ィールド酸化膜を形成する工程と、 前記窒化シリコン膜を除去し、前記窪みの底面のチャン
    ネル形成予定領域に第１のゲート酸化膜を形成する工程
    と、 全面に第１の多結晶シリコン膜を形成し、該第１の多結
    晶シリコン膜をパターニングして前記第１のゲート酸化
    膜および前記副ビット線直上の前記第３のフィールド酸
    化膜を覆う帯状の多結晶シリコン膜パターンを形成し、
    該多結晶シリコン膜パターンの表面にゲート絶縁膜を形
    成し，前記第２のフィールド酸化膜に囲まれた前記窪み
    の傾斜面からなる周辺部における素子領域および前記シ
    リコン基板の主表面の素子領域に第２のゲート酸化膜を
    形成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 少なくとも前記シリコン基板の主表面の所定の領域上を
    覆うフォト・レジスト膜パターンをマスクにして、少な
    くとも前記窪みの底面を覆う前記第２の多結晶シリコン
    膜と、前記ゲート絶縁膜と、前記多結晶シリコン膜パタ
    ーンとを順次パターニングして、制御ゲート電極および
    浮遊ゲート電極を形成する工程と、 少なくとも前記窪みの底面上を覆う別のフォト・レジス
    ト膜パターンをマスクにして、前記第２の多結晶シリコ
    ン膜のパターニングを行ない、前記窪みの傾斜面からな
    る周辺部における素子領域および前記シリコン基板の主
    表面の素子領域にゲート電極を形成する工程と、 前記窪みの底面上を覆うさらに別のフォト・レジスト膜
    パターン，前記ゲート電極および前記第２のフィールド
    酸化膜をマスクにしたイオン注入等により、該第２のフ
    ィールド酸化膜に囲まれた該窪みの傾斜面からなる周辺
    部における素子領域および前記シリコン基板の主表面の
    素子領域に拡散層を形成する工程と、 全面に層間絶縁膜を形成し、前記副ビット線，副接地線
    にそれぞれに接続される半導体素子に達するコンタクト
    孔を形成し、該コンタクト孔を介して該副ビット線，副
    接地線にそれぞれに接続される主ビット線，主接地線を
    該層間絶縁膜の表面上に形成する工程とを有することを
    特徴とする半導体装置の製造方法。
  9. 【請求項９】 前記埋め込み拡散層からなる副ビット線
    および副接地線を形成する工程が、全面への前記窒化シ
    リコン膜の形成，該窒化シリコン膜を覆う酸化シリコン
    膜の形成，該酸化シリコン膜の上面の化学機械研磨（Ｃ
    ＭＰ）法による平坦化，該酸化シリコン膜並びに窒化シ
    リコン膜のパターニングおよび少なくともパターニング
    された該酸化シリコン膜をマスクにたイオン注入を含
    み、 少なくとも前記第１のゲート酸化膜の形成前に、前記パ
    ターニングされた酸化シリコン膜と窒化シリコン膜とが
    除去されることを特徴とする請求項８記載の半導体装置
    の製造方法。
  10. 【請求項１０】 全面に第２の多結晶シリコン膜を形成
    した後に、全面に酸化シリコン膜を形成し、該酸化シリ
    コン膜の上面をＣＭＰ法により平坦化することと、 前記制御ゲート電極および浮遊ゲート電極を形成する工
    程が、前記フォト・レジスト膜パターンをマスクにし
    て、上面が平坦化された前記酸化シリコン膜と前記窪み
    の底面を覆う前記第２の多結晶シリコン膜と前記ゲート
    絶縁膜と前記多結晶シリコン膜パターンとを順次パター
    ニングすることからなることと、 前記窪みの傾斜面からなる周辺部における素子領域およ
    び前記シリコン基板の主表面の素子領域とに前記ゲート
    電極を形成する工程が、前記別のフォト・レジスト膜パ
    ターンをマスクにして上面が平坦化された前記酸化シリ
    コン膜と前記第２の多結晶シリコン膜とをパターニング
    することからなることとを併せて特徴とする請求項８記
    載の半導体装置の製造方法。
  11. 【請求項１１】 シリコン基板の主表面のセル・アレイ
    形成予定領域に選択酸化により第１のフィールド酸化膜
    を形成し、該第１のフィールド酸化膜を除去して窪みを
    形成する工程と、 前記窪みの表面を含めて前記シリコン基板の主表面の素
    子分離領域に、選択酸化により第２のフィールド酸化膜
    を形成する工程と、 熱酸化により少なくとも前記窪みの底面の素子領域に第
    １のゲート酸化膜を形成する工程と、 全面に第１の多結晶シリコン膜を形成し、該第１の多結
    晶シリコン膜をパターニングして前記第１のゲート酸化
    膜を覆う帯状の多結晶シリコン膜パターンを形成し、該
    多結晶シリコン膜パターンの表面にゲート絶縁膜を形成
    し，前記第２のフィールド酸化膜に囲まれた前記窪みの
    傾斜面からなる周辺部における素子領域および前記シリ
    コン基板の主表面の素子領域に第２のゲート酸化膜を形
    成する工程と、 全面に第２の多結晶シリコン膜を形成する工程と、 少なくとも前記シリコン基板の主表面の所定の領域上を
    覆うフォト・レジスト膜パターンをマスクにして、少な
    くとも前記窪みの底面を覆う前記第２の多結晶シリコン
    膜と、前記ゲート絶縁膜と、前記多結晶シリコン膜パタ
    ーンとを順次パターニングして、制御ゲート電極および
    浮遊ゲート電極を形成する工程と、 少なくとも前記窪みの底面上を覆う別のフォト・レジス
    ト膜パターンをマスクにして、前記第２の多結晶シリコ
    ン膜のパターニングを行ない、前記窪みの傾斜面からな
    る周辺部における素子領域および前記シリコン基板の主
    表面の素子領域にゲート電極を形成する工程と、 前記第２のフィールド酸化膜，前記ゲート電極および制
    御ゲート電極をマスクにして、前記窪みの底面の素子領
    域，該第２のフィールド酸化膜に囲まれた該窪みの傾斜
    面からなる周辺部における素子領域および前記シリコン
    基板の主表面の素子領域にそれぞれに拡散層を形成する
    工程と、 全面に層間絶縁膜を形成し、前記窪みの底面の素子領域
    に形成された拡散層に接続される半導体素子に達するコ
    ンタクト孔を形成し、該コンタクト孔を介して該窪みの
    底面の素子領域に形成された拡散層にに接続されるビッ
    ト線を該層間絶縁膜の表面上に形成する工程とを有する
    ことを特徴とする半導体装置の製造方法。
  12. 【請求項１２】 全面に前記第２の多結晶シリコン膜を
    形成した後に、全面に酸化シリコン膜を形成し、該酸化
    シリコン膜の上面をＣＭＰ法により平坦化することと、 前記制御ゲート電極および浮遊ゲート電極を形成する工
    程が、前記フォト・レジスト膜パターンをマスクにし
    て、上面が平坦化された前記酸化シリコン膜と、少なく
    とも前記窪みの底面を覆う前記第２の多結晶シリコン膜
    と、前記ゲート絶縁膜と、前記多結晶シリコン膜パター
    ンとを順次パターニングすることからなることと、 前記窪みの傾斜面からなる周辺部における素子領域およ
    び前記シリコン基板の主表面の素子領域にゲート電極を
    形成する工程が、前記別のフォト・レジスト膜パターン
    をマスクにして、上面が平坦化された前記酸化シリコン
    膜と、前記多結晶シリコン膜パターンとのパターニング
    からなることとを併せて特徴とする請求項１１記載の半
    導体装置の製造方法。
  13. 【請求項１３】 シリコン基板の主表面にパッド酸化膜
    を形成し、パッド酸化膜を表面上に第１の窒化シリコン
    膜を形成し、該第１の窒化シリコン膜をパターニングし
    て選択酸化を行ない、周辺回路形成予定領域の素子分離
    領域とセル・アレイ形成予定領域と該周辺回路形成予定
    領域および該セル・アレイ形成予定領域の間の第１の接
    続領域の形成予定領域の所要の領域とにフィールド酸化
    膜を形成して周辺回路領域を形成する工程と、 前記第１の窒化シリコン膜を除去し、全面に第２の窒化
    シリコン膜を形成し、前記セル・アレイ形成予定領域と
    該セル・アレイ形成予定領域の間の前記第２の接続領域
    の形成予定領域とを覆う該第２の窒化シリコン膜を除去
    し，前記周辺回路領域と前記第１の接続領域とを覆う該
    第２の窒化シリコン膜を残置し、残置された該第２の窒
    化シリコン膜をマスクにして前記フィールド酸化膜を除
    去して前記シリコン基板の主表面に窪みを形成すること
    により該窪みの平坦な底面からなるセル・アレイ領域と
    それぞれ該窪みの縁端部を成す傾斜部を含んで成る第１
    の接続領域および第２の接続領域とを形成する工程と、 全面に第１の酸化シリコン膜を形成し、該第１の酸化シ
    リコン膜の上面をＣＭＰ法により平坦化し、該第１の酸
    化シリコン膜のパターニングを行なって，制御ゲート電
    極形成予定方向に直交して１つの前記セル・アレイ領域
    から前記第２の接続領域を横断して隣接する該セル・ア
    レイ領域に連続して連なる開口部を形成し、該開口部に
    自己整合的に該セル・アレイ領域並びに該第２の接続領
    域にイオン注入層を形成する工程と、 前記第１の酸化シリコン膜を除去し、熱酸化により前記
    セル・アレイ領域および第２の接続領域の表面に第２の
    酸化シリコン膜を形成するとともに前記イオン注入層を
    活性化して埋め込み拡散層に変換する工程と、 前記第２の酸化シリコン膜を除去した後、高温化学気相
    成長法により全面に第３の酸化シリコン膜を形成し、さ
    らに全面に第３の窒化シリコン膜を形成し、前記周辺回
    路と前記第１および第２の接続領域とを覆い，さらに該
    第１あるいは第２の接続領域からこれら該第１あるいは
    第２の接続領域に最近接した浮遊ゲート電極の側面の形
    成予定領域に達するまで延在して前記セル・アレイ領域
    を覆う該第３の窒化シリコン膜を残置するパターニング
    を行なう工程と、 第１のフォト・レジスト膜パターンをマスクにして前記
    第３の窒化シリコン膜を選択的にエッチングした後、該
    第１のフォト・レジスト膜パターンをマスクにして前記
    第３の酸化シリコン膜のテーパー・エッチングを行な
    い、前記第１の接続領域へは前記窪みの傾斜部を覆う姿
    態を有して延在し，前記第２の接続領域には前記シリコ
    ン基板の主表面上にまで延在して該第２の接続領域の中
    央部において所要幅を持って帯状に分断され，さらに前
    記セル・アレイ領域の不揮発性メモリ・セルの形成予定
    領域においては前記埋め込み拡散層に直交する方向に平
    行に所定幅の帯状に残置する姿態を有したフィールド絶
    縁膜を形成する工程と、 前記フィールド絶縁膜に自己整合的に前記セル・アレイ
    領域の表面に第１のゲート酸化膜を形成し、全面に第１
    の多結晶シリコン膜を形成し、該第１に多結晶シリコン
    膜をパターニングして前記埋め込み拡散層に平行に，前
    記窪みの底面における該埋め込み拡散層の境界のそれぞ
    れ一方を覆う姿態を有した多結晶シリコン膜パターンを
    形成し、該多結晶シリコン膜パターンの上面並びに側面
    と該多結晶シリコン膜パターンに自己整合的な該セル・
    アレイ領域の表面とに第２のゲート酸化膜を形成する工
    程と、 全面に第２の多結晶シリコン膜と第４の酸化シリコン膜
    とを順次形成し、該第４の酸化シリコン膜と第２の多結
    晶シリコン膜とを順次異方性エッチングによりパターニ
    ングして、前記セル・アレイ領域において帯状をなす前
    記フィールド絶縁膜の空隙部を該フィールド絶縁膜に平
    行に覆う姿態を有して制御ゲート電極と該制御ゲート電
    極の上面を覆う酸化シリコン膜キャップとを形成する工
    程と、 全面に第５の酸化シリコン膜を形成し、該第５の酸化シ
    リコン膜をエッチ・バックして前記制御ゲート電極およ
    び酸化シリコン膜キャップの側面に酸化シリコン膜スペ
    ーサを形成する工程と、 前記第２の接続領域を第２のフォト・レジスト膜パター
    ンで覆い、前記酸化シリコン膜スペーサに自己整合的に
    前記多結晶シリコン膜パターンを異方性エッチングして
    浮遊ゲート電極を形成する工程と、 前記第２の接続領域と少なくとも前記セル・アレイ領域
    の不揮発性メモリ・セルの形成予定領域とを覆う第３の
    フォト・レジスト膜パターンをマスクにして、前記第２
    および第３の窒化シリコン膜を選択的に除去する工程
    と、 前記浮遊ゲート電極の前記フィールド絶縁膜の上面上の
    側面と前記周辺回路領域の表面と前記第１および第２の
    接続領域の表面とに第３のゲート酸化膜を形成し、全面
    に第３の多結晶シリコン膜を形成し、該第３の多結晶シ
    リコン膜をパターニングして、周辺回路を構成するＭＯ
    Ｓトランジスタのゲート電極と、一対の前記制御ゲート
    電極に挟まれた前記フィールド絶縁膜上に前記絶縁膜ス
    ペーサに挟まれた部分の該フィールド絶縁膜の上面を覆
    い，前記絶縁膜キャップ並びに該絶縁膜スペーサを介し
    て該制御ゲート電極の一部を覆い，前記第３のゲート酸
    化膜を介して前記浮遊ゲート電極の側面の一部を覆う姿
    態を有した消去ゲート電極とを形成する工程と、 少なくとも前記第２の接続領域を覆う第４のフォト・レ
    ジスト膜パターンをマスクにしたイオン注入等により、
    前記第１の接続領域と前記周辺回路領域とに該第４のフ
    ォト・レジスト膜パターン，前記周辺回路を構成するＭ
    ＯＳトランジスタのゲート電極，前記フィールド酸化膜
    およびフィールド絶縁膜に自己整合的に拡散層を形成す
    る工程と、 全面に層間絶縁膜を形成し、前記第２の接続領域の前記
    埋め込み拡散層，前記周辺回路領域の半導体素子等に達
    するコンタクト孔を形成し、該コンタクト孔を介して該
    埋め込み拡散層，半導体素子等に接続される配線を該層
    間絶縁膜の表面上に形成する工程とを有することを特徴
    とする半導体装置の製造方法。
  14. 【請求項１４】 シリコン基板の主表面にパッド酸化膜
    を形成し、パッド酸化膜を表面上に第１の窒化シリコン
    膜を形成し、該第１の窒化シリコン膜をパターニングし
    て選択酸化を行ない、周辺回路形成予定領域の素子分離
    領域とセル・アレイ形成予定領域と該周辺回路形成予定
    領域および該セル・アレイ形成予定領域の間の第１の接
    続領域の形成予定領域の所要の領域と該セル・アレイ形
    成予定領域の間の第２の接続領域の形成予定領域の所要
    の領域とにフィールド酸化膜を形成して周辺回路領域を
    形成する工程と、 前記第１の窒化シリコン膜を除去し、全面に第２の窒化
    シリコン膜を形成し、前記セル・アレイ形成予定領域を
    覆う該第２の窒化シリコン膜を除去して前記周辺回路領
    域と前記第１および第２の接続領域とを覆う該第２の窒
    化シリコン膜を残置し、残置された該第２の窒化シリコ
    ン膜をマスクにして前記フィールド酸化膜を除去して前
    記シリコン基板の主表面に窪みを形成することにより該
    窪みの平坦な底面からなるセル・アレイ領域とそれぞれ
    該窪みの縁端部を成す傾斜部を含んで成る第１の接続領
    域および第２の接続領域とを形成する工程と、 全面に第１の酸化シリコン膜を形成し、該第１の酸化シ
    リコン膜の上面をＣＭＰ法により平坦化し、該第１の酸
    化シリコン膜のパターニングを行なって，制御ゲート電
    極形成予定方向に直交して１つの前記セル・アレイ領域
    から前記第２の接続領域を横断してそれぞれ一方の側に
    隣接する該セル・アレイ領域に連続して連なる開口部を
    形成し、該開口部に自己整合的に該セル・アレイ領域並
    びに該第２の接続領域に第１のイオン注入層を形成する
    工程と、 前記セル・アレイ領域の前記開口部を覆う第１のフォト
    ・レジスト膜パターンを形成し、該第１のフォト・レジ
    スト膜パターンをマスクにして前記第２の接続領域の前
    記第１のイオン注入層に再度イオン注入を行ない、該第
    １のイオン注入層を第２のイオン注入層に変換する工程
    と、 前記第１の酸化シリコン膜を除去し、熱酸化により前記
    セル・アレイ領域および第２の接続領域の表面に第２の
    酸化シリコン膜を形成するとともに前記第１並びに第２
    のイオン注入層を活性化してそれぞれ２つの該セル・ア
    レイ領域にまたがった埋め込み拡散層に変換する工程
    と、 前記第２の酸化シリコン膜を除去した後、高温化学気相
    成長法により全面に第３の酸化シリコン膜を形成し、前
    記フィールド酸化膜の上面の平坦部を覆う前記第２の窒
    化シリコン膜の表面が露出するまで該第３の酸化シリコ
    ン膜にＣＭＰを施す工程と、 第２のフォト・レジスト膜パターンをマスクにして、前
    記周辺回路領域および第２の接続領域の半導体素子の形
    成予定領域に残置した前記第３の酸化シリコン膜と、該
    第２の接続領域において前記埋め込み拡散層を覆う該第
    ３の酸化シリコン膜のうちの該半導体素子の形成予定領
    域に接続する部分を含めた領域の該第３の酸化シリコン
    膜とを選択的に除去する工程と、 全面に第３の窒化シリコン膜を形成し、第３のフォト・
    レジスト膜パターンをマスクにた該第３の窒化シリコン
    膜のエッチングにより、前記周辺回路と前記第１および
    第２の接続領域とを覆い，さらに該第１あるいは第２の
    接続領域からこれら該第１あるいは第２の接続領域に最
    近接した浮遊ゲート電極の側面の形成予定領域に達する
    まで延在して前記セル・アレイ領域を覆う該第３の窒化
    シリコン膜を残置する工程と、 第４のフォト・レジスト膜パターンをマスクにして前記
    第３の窒化シリコン膜を選択的に除去した後、該第４の
    フォト・レジスト膜パターンをマスクにして前記第３の
    酸化シリコン膜のテーパー・エッチングを行ない、前記
    第１の接続領域へは前記窪みの傾斜部を覆う姿態を有し
    て前記フィールド酸化膜まで延在し，前記第２の接続領
    域には該フィールド酸化膜まで延在してさらに前記埋め
    込み拡散層の一部を覆い，さらに前記セル・アレイ領域
    の不揮発性メモリ・セルの形成予定領域においては前記
    埋め込み拡散層に直交する方向に平行に所定幅の帯状に
    残置する姿態を有したフィールド絶縁膜を形成する工程
    と、 前記フィールド絶縁膜に自己整合的に前記セル・アレイ
    領域の表面に第１のゲート酸化膜を形成し、全面に第１
    の多結晶シリコン膜を形成し、該第１に多結晶シリコン
    膜をパターニングして前記埋め込み拡散層に平行に，前
    記窪みの底面における該埋め込み拡散層の境界のそれぞ
    れ一方を覆う姿態を有した多結晶シリコン膜パターンを
    形成し、該多結晶シリコン膜パターンの上面並びに側面
    と該多結晶シリコン膜パターンに自己整合的な該セル・
    アレイ領域の表面とに第２のゲート酸化膜を形成する工
    程と、 全面に第２の多結晶シリコン膜を形成し、さらに第４の
    酸化シリコン膜，第４の窒化シリコン膜および第５の酸
    化シリコン膜を順次形成し、該第５の酸化シリコン膜の
    上面をＣＭＰ法により平坦化し、該第５の酸化シリコン
    膜および第４の窒化シリコン膜を順次異方性エッチング
    によりパターニングし、異方性エッチングによりパター
    ニングされた該第５の酸化シリコン膜とパターニングさ
    れた該第４の窒化シリコン膜に自己整合的な該第４の酸
    化シリコン膜とを選択的に除去して、該第４の酸化シリ
    コン膜からなる酸化シリコン膜キャップに該第４の窒化
    シリコン膜からなる窒化シリコン膜キャップが載置して
    なる絶縁膜キャップを形成し、該絶縁膜キャップをマス
    クにした前記第２の多結晶シリコン膜の異方性エッチン
    グにより前記セル・アレイ領域において帯状をなす前記
    フィールド絶縁膜の空隙部を該フィールド絶縁膜に平行
    に覆う姿態を有して制御ゲート電極を形成する工程と、 全面に第６の酸化シリコン膜を形成し、該第６の酸化シ
    リコン膜をエッチ・バックして前記制御ゲート電極およ
    び絶縁膜キャップの側面に酸化シリコン膜スペーサを形
    成する工程と、 前記酸化シリコン膜スペーサに自己整合的に前記多結晶
    シリコン膜パターンを異方性エッチングして浮遊ゲート
    電極を形成する工程と、 前記セル・アレイ領域の不揮発性メモリ・セルの形成予
    定領域を覆う第５のフォト・レジスト膜パターンをマス
    クにして、前記第２および第３の窒化シリコン膜と前記
    窒化シリコン膜スペーサの一部を選択的に除去する工程
    と、 前記フィールド絶縁膜の上面上の前記浮遊ゲート電極の
    側面と前記周辺回路領域の表面と前記第１および第２の
    接続領域の表面とに第３のゲート酸化膜を形成し、全面
    に第３の多結晶シリコン膜を形成し、該第３の多結晶シ
    リコン膜をパターニングして、周辺回路等を構成するＭ
    ＯＳトランジスタのゲート電極と、一対の前記制御ゲー
    ト電極に挟まれた前記フィールド絶縁膜上に前記絶縁膜
    スペーサに挟まれた部分の該フィールド絶縁膜の上面を
    覆い，前記絶縁膜キャップ並びに該絶縁膜スペーサを介
    して該制御ゲート電極の一部を覆い，前記第３のゲート
    酸化膜を介して前記浮遊ゲート電極の側面の一部を覆う
    姿態を有した消去ゲート電極とを形成する工程と、 イオン注入等により、前記第１の接続領域と前記周辺回
    路領域とに前記第４のフォト・レジスト膜パターン，前
    記周辺回路等を構成するＭＯＳトランジスタのゲート電
    極，前記フィールド酸化膜およびフィールド絶縁膜に自
    己整合的に拡散層を形成する工程と、 全面に層間絶縁膜を形成し、前記第２の接続領域および
    周辺回路領域の半導体素子等に達するコンタクト孔を形
    成し、該コンタクト孔を介して該半導体素子等に接続さ
    れる配線を該層間絶縁膜の表面上に形成する工程とを有
    することを特徴とする半導体装置の製造方法。
  15. 【請求項１５】 半導体基板の主表面の所定の領域に、
    概ね逆台形の姿態を有し，平坦な底面を有する窪みを形
    成する工程と、 全面に所要材料からなる膜を形成し、該膜の上面を平坦
    化し、該膜をパターニングして前記窪みの底面から少な
    くとも該窪みの端部をなす前記半導体基板の主表面に連
    なる開口部を形成する工程と、 前記膜の開口部に自己整合的に、前記窪みの底面から少
    なくとも該窪みの端部をなす前記半導体基板の主表面に
    連なる拡散層を形成する工程とを有することを特徴とす
    る半導体装置の製造方法。
  16. 【請求項１６】 半導体基板の主表面の所定の領域に、
    概ね逆台形の姿態を有し，平坦な底面を有する窪みを形
    成する工程と、 全面に第１の膜と第２の膜とを順次形成し、該第２の膜
    の上面を平坦化し、該第２の膜をパターニングして前記
    窪みの底面から少なくとも該窪みの端部をなす前記半導
    体基板の主表面に連なる開口部を形成する工程と、 前記第２の膜の開口部に自己整合的に前記第１の膜を加
    工し、該第２の膜を除去する工程とを有することを特徴
    とする半導体装置の製造方法。
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