JPH1098081A - 半導体チップ実装用のテープキャリア及びその製造方法 - Google Patents
半導体チップ実装用のテープキャリア及びその製造方法Info
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- JPH1098081A JPH1098081A JP8251547A JP25154796A JPH1098081A JP H1098081 A JPH1098081 A JP H1098081A JP 8251547 A JP8251547 A JP 8251547A JP 25154796 A JP25154796 A JP 25154796A JP H1098081 A JPH1098081 A JP H1098081A
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- JP
- Japan
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- device hole
- copper foil
- forming
- tape carrier
- insulating film
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4092—Integral conductive tabs, i.e. conductive parts partly detached from the substrate
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】レーザ走査の有利性を生かしたまま、絶縁性フ
ィルムに積層された銅箔の変形を抑制するよう改良した
半導体チップ実装用のテープキャリア及びそのテープキ
ャリアの製造方法を提供する。 【解決手段】半導体チップ実装用のテープキャリアは、
少なくとも一方の面にインナーリードを形成する銅箔層
を有する絶縁性フィルムであって、半導体チップを納め
るデバイスホールの端から前記インナーリードの先端ま
での長さよりも長い幅の、略ロ字形のスリットが、レー
ザ一の走査によって、前記絶縁性フィルムに形成されて
成る。
ィルムに積層された銅箔の変形を抑制するよう改良した
半導体チップ実装用のテープキャリア及びそのテープキ
ャリアの製造方法を提供する。 【解決手段】半導体チップ実装用のテープキャリアは、
少なくとも一方の面にインナーリードを形成する銅箔層
を有する絶縁性フィルムであって、半導体チップを納め
るデバイスホールの端から前記インナーリードの先端ま
での長さよりも長い幅の、略ロ字形のスリットが、レー
ザ一の走査によって、前記絶縁性フィルムに形成されて
成る。
Description
【０００１】
【発明の属する技術分野】この発明は、絶縁性フィルム
にデバイスホールの形成する工程を改良した半導体チッ
プ実装用のテープキャリア及びそのテープキャリアの製
造方法に関する。
にデバイスホールの形成する工程を改良した半導体チッ
プ実装用のテープキャリア及びそのテープキャリアの製
造方法に関する。
【０００２】
【従来の技術】ＴＡＢ（Tape Automated Bonding）テー
プの基材には、耐熱性、強度、耐薬品性に優れていると
いう理由でポリイミドが絶縁性フィルムとして使われて
いる。ＴＡＢテープの構造は、２層と３層があり、その
製法を異にしている。
プの基材には、耐熱性、強度、耐薬品性に優れていると
いう理由でポリイミドが絶縁性フィルムとして使われて
いる。ＴＡＢテープの構造は、２層と３層があり、その
製法を異にしている。
【０００３】一般には３層テープが使われていて、その
構成は、銅箔／熱硬化性接着剤／ポリイミドで成り、互
いに接着剤で貼り合わされている。
構成は、銅箔／熱硬化性接着剤／ポリイミドで成り、互
いに接着剤で貼り合わされている。
【０００４】接着剤を使用しない２層テープは、特殊な
用途に使われ、ポリイミドより成る絶縁性フィルムと銅
とが直接積層されている。
用途に使われ、ポリイミドより成る絶縁性フィルムと銅
とが直接積層されている。
【０００５】上記ＴＡＢテープの基材から最終的にテー
プキャリアパッケージ（ＴＣＰ）を製造する過程におい
て、３層テープキャリアにあっては、半導体チップを納
めるデバイスホールを金型で打ち抜き形成していた。
プキャリアパッケージ（ＴＣＰ）を製造する過程におい
て、３層テープキャリアにあっては、半導体チップを納
めるデバイスホールを金型で打ち抜き形成していた。
【０００６】又、２層テープキャリアにあっては、デバ
イスホールの形成を強アルカリを用いたケミカルエッチ
ングか、或いはレーザの走査によって行っていた。
イスホールの形成を強アルカリを用いたケミカルエッチ
ングか、或いはレーザの走査によって行っていた。
【０００７】しかしながら、３層テープキャリアにおけ
る金型を用いるデバイスホールの形成は、処理能力に優
れ、安価にでき、更に絶縁性フィルムとして耐熱性の高
いポリイミドが使われているが、エポキシ系の接着剤が
軟化したり、炭化したりするため高温レベルでの試験に
耐えることができない欠点を有していた。
る金型を用いるデバイスホールの形成は、処理能力に優
れ、安価にでき、更に絶縁性フィルムとして耐熱性の高
いポリイミドが使われているが、エポキシ系の接着剤が
軟化したり、炭化したりするため高温レベルでの試験に
耐えることができない欠点を有していた。
【０００８】一方、２層テープキャリアのデバイスホー
ルの形成に用いられるケミカルエッチングは、作業時間
がかかり、価格も高く付く。更に絶縁性フィルムのエッ
チングファクターが低く、エッチバックが起こりデバイ
スホールの寸法が不安定となる。
ルの形成に用いられるケミカルエッチングは、作業時間
がかかり、価格も高く付く。更に絶縁性フィルムのエッ
チングファクターが低く、エッチバックが起こりデバイ
スホールの寸法が不安定となる。
【０００９】又、レーザの走査は、ケミカルエッチング
に比べ加工時間が短くなりエッチングファクターも高
く、エッチバックが起こらず、デバイスホールの寸法も
安定する。しかしながら、レーザ走査の際の衝撃により
ポリイミドに積層された銅箔が変形してしまうという欠
点が指摘されていた。
に比べ加工時間が短くなりエッチングファクターも高
く、エッチバックが起こらず、デバイスホールの寸法も
安定する。しかしながら、レーザ走査の際の衝撃により
ポリイミドに積層された銅箔が変形してしまうという欠
点が指摘されていた。
【００１０】
【発明が解決しようとする課題】本発明は上述したよう
な、３層、２層テープキャリアの夫々にデバイスホール
を形成するに際し、レーザ走査の有利性を生かしたま
ま、ポリイミドに積層された銅箔が変形することのない
よう改良した半導体チップ実装用のテープキャリア及び
そのテープキャリアの製造方法を提供することを目的と
する。
な、３層、２層テープキャリアの夫々にデバイスホール
を形成するに際し、レーザ走査の有利性を生かしたま
ま、ポリイミドに積層された銅箔が変形することのない
よう改良した半導体チップ実装用のテープキャリア及び
そのテープキャリアの製造方法を提供することを目的と
する。
【００１１】
【課題を解決するための手段】本発明の半導体チップ実
装用のテープキャリアは、少なくとも一方の面にインナ
ーリードを形成するための銅箔層を有する絶縁性フィル
ムであって、半導体チップを納めるデバイスホールの端
から前記インナーリードの先端までの長さよりも長い幅
の、略ロ字形のスリット状開口が、レーザ一の走査によ
って、前記絶縁性フィルムに形成されて成る。
装用のテープキャリアは、少なくとも一方の面にインナ
ーリードを形成するための銅箔層を有する絶縁性フィル
ムであって、半導体チップを納めるデバイスホールの端
から前記インナーリードの先端までの長さよりも長い幅
の、略ロ字形のスリット状開口が、レーザ一の走査によ
って、前記絶縁性フィルムに形成されて成る。
【００１２】又、本発明の半導体チップ実装用のテープ
キャリアの製造方法は、少なくとも一方の面にインナー
リードを形成するための銅箔層を接着する絶縁性フィル
ムの前記銅箔層にフォトレジストをコーティングした
後、デバイスホールパターンを形成する工程と、前記デ
バイスホールパターンに対応して、レーザの走査により
前記絶縁性フィルムをスリット状に除去し、その幅が前
記デバイスホールの端から前記インナーリードの先端ま
での長さよりも長い、略ロ字形のスリット状開口を形成
する工程と、より成る。
キャリアの製造方法は、少なくとも一方の面にインナー
リードを形成するための銅箔層を接着する絶縁性フィル
ムの前記銅箔層にフォトレジストをコーティングした
後、デバイスホールパターンを形成する工程と、前記デ
バイスホールパターンに対応して、レーザの走査により
前記絶縁性フィルムをスリット状に除去し、その幅が前
記デバイスホールの端から前記インナーリードの先端ま
での長さよりも長い、略ロ字形のスリット状開口を形成
する工程と、より成る。
【００１３】
【発明の実施の形態】以下本発明の実施の形態について
説明する。
説明する。
【００１４】図１（Ａ）乃至図１（Ｄ）は、ポリイミド
に銅箔を接着剤を使用せずに直接積層する２層テープ構
成のテープキャリア及びその製造工程を示し、図ではポ
リイミドの両面に銅箔を直接積層する構成例を示してい
る。
に銅箔を接着剤を使用せずに直接積層する２層テープ構
成のテープキャリア及びその製造工程を示し、図ではポ
リイミドの両面に銅箔を直接積層する構成例を示してい
る。
【００１５】図１（Ａ）は、ポリイミド１の両面に夫々
銅箔２又は３を直接積層した（Ｃｕ／ＰＩ／Ｃｕ）テー
プの構成例を示し、銅箔２の厚さ１８μｍ／ポリイミド
の厚さ５０μｍ／銅箔３の厚さ１８μｍの材料の厚さ構
成で、例えば住友金属鉱山製の商品名ＳｐｅｒｆｌｅＸ
が用いられる。
銅箔２又は３を直接積層した（Ｃｕ／ＰＩ／Ｃｕ）テー
プの構成例を示し、銅箔２の厚さ１８μｍ／ポリイミド
の厚さ５０μｍ／銅箔３の厚さ１８μｍの材料の厚さ構
成で、例えば住友金属鉱山製の商品名ＳｐｅｒｆｌｅＸ
が用いられる。
【００１６】次に図１（Ｂ）に示すように、上記テープ
の銅箔３の面上にフォトレジストをコーティングした
後、略ロ字形のフォトマスクを用い露光、現像、塩化第
２鉄溶液を用いて略ロ字形のデバイスホールパターン４
を形成するグランドパターンエッチングを行う。
の銅箔３の面上にフォトレジストをコーティングした
後、略ロ字形のフォトマスクを用い露光、現像、塩化第
２鉄溶液を用いて略ロ字形のデバイスホールパターン４
を形成するグランドパターンエッチングを行う。
【００１７】ここで、略ロ字形のデバイスホールパター
ン４を形成するスリット５の幅の寸法は、デバイスホー
ルの端からインナーリードの先端までの長さよりも長
い。
ン４を形成するスリット５の幅の寸法は、デバイスホー
ルの端からインナーリードの先端までの長さよりも長
い。
【００１８】具体的例として、前記スリット５の幅は、
前記デバイスホールの端から前記インナーリードの先端
までの長さに３mmを加えた長さとする。
前記デバイスホールの端から前記インナーリードの先端
までの長さに３mmを加えた長さとする。
【００１９】次に図１（Ｃ）に示すように、例えば、炭
酸ガスレーザを前記デバイスホールパターン４上を走査
することにより、このデバイスホールパターン４に対応
する部分のポリイミド１を除去し、スリット５を形成す
る。
酸ガスレーザを前記デバイスホールパターン４上を走査
することにより、このデバイスホールパターン４に対応
する部分のポリイミド１を除去し、スリット５を形成す
る。
【００２０】前記スリット５の形成後に、このスリット
底部の銅箔２上又はその周辺部に前記テープの分解残滓
が付着する場合がある。このテープの分解残滓を過マン
ガン酸カリウム等の酸化剤を含むアルカリ溶液で溶解
し、除去する。
底部の銅箔２上又はその周辺部に前記テープの分解残滓
が付着する場合がある。このテープの分解残滓を過マン
ガン酸カリウム等の酸化剤を含むアルカリ溶液で溶解
し、除去する。
【００２１】次に図１（Ｄ）に示すように、前記デバイ
スホールパターン４内の不要なポリイミド１を除去し、
次いで、シグナルパターンエッチング工程によって先端
が対向する一対のインナーリ−ド６、６が前記銅箔２か
ら形成され、最終的に半導体チップを納めるデバイスホ
ール７が完成する。
スホールパターン４内の不要なポリイミド１を除去し、
次いで、シグナルパターンエッチング工程によって先端
が対向する一対のインナーリ−ド６、６が前記銅箔２か
ら形成され、最終的に半導体チップを納めるデバイスホ
ール７が完成する。
【００２２】上述のようにして構成された２層テープ構
成のテープキャリアは、例えば図２に示すように、ＴＡ
Ｂ−ＢＧＡ（Ball Grid Array)の構成に組み込まれ用い
られる。即ち、ポリイミド２１の両面に夫々銅箔２２又
は２３を直接積層した（Ｃｕ／ＰＩ／Ｃｕ）テープの一
方の銅箔２２は、グランドプレーンとされ、他方の銅箔
２３には、信号、電源用のインナーリード２４及びグラ
ンド用のインナーリード２５が形成される。
成のテープキャリアは、例えば図２に示すように、ＴＡ
Ｂ−ＢＧＡ（Ball Grid Array)の構成に組み込まれ用い
られる。即ち、ポリイミド２１の両面に夫々銅箔２２又
は２３を直接積層した（Ｃｕ／ＰＩ／Ｃｕ）テープの一
方の銅箔２２は、グランドプレーンとされ、他方の銅箔
２３には、信号、電源用のインナーリード２４及びグラ
ンド用のインナーリード２５が形成される。
【００２３】前記銅箔２２側には接着剤２６を介してヒ
ートスプレッダー２７が接着される。
ートスプレッダー２７が接着される。
【００２４】前記銅箔２２に設けられたベッド部にはＬ
ＳＩチップ２８が載置され、前記インナーリード２４、
２５に接続される。
ＳＩチップ２８が載置され、前記インナーリード２４、
２５に接続される。
【００２５】前記銅箔２３側に配された配線２９は、ソ
ルダーレジスト３０で覆われる。
ルダーレジスト３０で覆われる。
【００２６】前記ポリイミド２１を貫通し設けられた導
通用ビアホール３１は、導電性ペーストにより穴埋めさ
れ、この導電性ペーストは、前記銅箔２３を介して真下
のはんだボール３２に接続される。
通用ビアホール３１は、導電性ペーストにより穴埋めさ
れ、この導電性ペーストは、前記銅箔２３を介して真下
のはんだボール３２に接続される。
【００２７】前記一対のインナーリード２４、２５部分
を含み前記ＬＳＩチップ２８は、封止剤３３で封止され
る。
を含み前記ＬＳＩチップ２８は、封止剤３３で封止され
る。
【００２８】次に、上述した実施態様における、前記ポ
リイミド２１にレーザー加工により形成される略ロ字形
のスリットの幅を、前記ＬＳＩチップ２８を納めるデバ
イスホールの端から前記インナーリード６、６（図１
（Ｄ））又は２４、２５（図２）の先端までの長さより
も長くして形成後、シグナルパターンエッチングにより
デバイスホールを形成する場合と、従来のスリットを形
成せずに全面をレーザー加工してデバイスホールを形成
する場合とを比較したとき、本発明のテープキャリアの
銅箔のレーザ走査による変形量が少ないことを測定で確
認した結果について説明する。
リイミド２１にレーザー加工により形成される略ロ字形
のスリットの幅を、前記ＬＳＩチップ２８を納めるデバ
イスホールの端から前記インナーリード６、６（図１
（Ｄ））又は２４、２５（図２）の先端までの長さより
も長くして形成後、シグナルパターンエッチングにより
デバイスホールを形成する場合と、従来のスリットを形
成せずに全面をレーザー加工してデバイスホールを形成
する場合とを比較したとき、本発明のテープキャリアの
銅箔のレーザ走査による変形量が少ないことを測定で確
認した結果について説明する。
【００２９】図３（Ａ）は、ポリイミド１に銅箔２、３
を直接積層する２層テープ構成のテープキャリアのデバ
イスホールパターン４の全面を加工幅（mm）としてレー
ザー加工を施した従来例を示す。この場合、銅箔の変形
寸法は、表１に示されるように５０（μｍ）であった。
を直接積層する２層テープ構成のテープキャリアのデバ
イスホールパターン４の全面を加工幅（mm）としてレー
ザー加工を施した従来例を示す。この場合、銅箔の変形
寸法は、表１に示されるように５０（μｍ）であった。
【００３０】これに対し、図３（Ｂ）に示す本発明の実
施例１におけるように、略ロ字形のスリット５を形成
し、その加工幅を１．５（mm）とした場合、銅箔の変形
寸法は、１０（μｍ）と改善された。又、図３（Ｃ）に
示す本発明の実施例２におけるように、略ロ字形のスリ
ット５を形成し、その加工幅を３．０（mm）とした場
合、銅箔の変形寸法は、１５（μｍ）と改善された。
施例１におけるように、略ロ字形のスリット５を形成
し、その加工幅を１．５（mm）とした場合、銅箔の変形
寸法は、１０（μｍ）と改善された。又、図３（Ｃ）に
示す本発明の実施例２におけるように、略ロ字形のスリ
ット５を形成し、その加工幅を３．０（mm）とした場
合、銅箔の変形寸法は、１５（μｍ）と改善された。
【００３１】
【表１】
【００３２】尚、表１中の測定結果を表す数値は変形寸
法の最大値を示している。又、銅箔の変形寸法は、表面
荒さ測定装置を用いて測定した。
法の最大値を示している。又、銅箔の変形寸法は、表面
荒さ測定装置を用いて測定した。
【００３３】上述の実施例は、ポリイミドに銅箔を接着
剤を使用せずに直接積層する２層テープ構成のテープキ
ャリア及びその製造工程について説明したが、３層テー
プ構成のテープキャリア及びその製造工程においても、
レーザー加工により形成される略ロ字形のスリットの幅
は、２層テープ構成のテープキャリアの場合と同様に説
明できる。
剤を使用せずに直接積層する２層テープ構成のテープキ
ャリア及びその製造工程について説明したが、３層テー
プ構成のテープキャリア及びその製造工程においても、
レーザー加工により形成される略ロ字形のスリットの幅
は、２層テープ構成のテープキャリアの場合と同様に説
明できる。
【００３４】
【発明の効果】この発明の半導体チップ実装用のテープ
キャリアは、前記デバイスホールの端から前記インナー
リードの先端までの長さよりも長い幅の、略ロ字形のス
リットを、レーザの走査によって絶縁性フィルムに形成
することにより、レーザの走査によっても銅箔に対する
レーザの衝撃を緩和して銅箔の変形を押さえることがで
きる。又、その後のエッチングによるデバイスホールの
形成をインナーリードを形成するための最小面積で加工
できる。
キャリアは、前記デバイスホールの端から前記インナー
リードの先端までの長さよりも長い幅の、略ロ字形のス
リットを、レーザの走査によって絶縁性フィルムに形成
することにより、レーザの走査によっても銅箔に対する
レーザの衝撃を緩和して銅箔の変形を押さえることがで
きる。又、その後のエッチングによるデバイスホールの
形成をインナーリードを形成するための最小面積で加工
できる。
【００３５】更に、略ロ字形のスリットは、レーザによ
る加工面積が従来のデバイスホールの全面加工に比べ狭
いので加工工程時間を低減できる。
る加工面積が従来のデバイスホールの全面加工に比べ狭
いので加工工程時間を低減できる。
【図１】本発明の一実施の形態を示す２層テープ構成の
テープキャリアの製造工程及びデバイスホールの形成工
程を説明する図。
テープキャリアの製造工程及びデバイスホールの形成工
程を説明する図。
【図２】本発明の２層テープ構成のテープキャリアが組
み込まれた、ＴＡＢ−ＢＧＡ（Ball Grid Array)の構成
を示す横断面図。
み込まれた、ＴＡＢ−ＢＧＡ（Ball Grid Array)の構成
を示す横断面図。
【図３】本発明の２層テープ構成のテープキャリアのス
リット加工と従来のデバイスホールの全面加工の構成の
違いから銅箔の変形の程度の差異を説明するに要する
図。
リット加工と従来のデバイスホールの全面加工の構成の
違いから銅箔の変形の程度の差異を説明するに要する
図。
１ ポリイミド ２、３ 銅箔 ４ デバイスホールパターン ５ スリット ６ インナーリード ７ デバイスホール
フロントページの続き (72)発明者 岡部 則夫 茨城県土浦市木田余町3550番地 日立電線 株式会社システムマテリアル研究所内 (72)発明者 小泉 豊張 茨城県日立市助川町３丁目１番１号 日立 電線株式会社電線工場内 (72)発明者 高橋 軍一 茨城県日立市助川町３丁目１番１号 日立 電線株式会社電線工場内
Claims (7)
- 【請求項１】少なくとも一方の面にインナーリードを形
成するための銅箔層を有する絶縁性フィルムであって、
半導体チップを納めるデバイスホールの端から前記イン
ナーリードの先端までの長さよりも長い幅の、略ロ字形
のスリット状開口が、レーザ一の走査によって、前記絶
縁性フィルムに形成されて成ることを特徴とする半導体
チップ実装用のテープキャリア。 - 【請求項２】前記略ロ字形のスリットの幅は、前記デバ
イスホールの端から前記インナーリードの先端までの長
さに３mmを加えた長さであることを特徴とする請求項１
記載の半導体チップ実装用のテープキャリア。 - 【請求項３】少なくとも一方の面にインナーリードを形
成するための銅箔層を接着する絶縁性フィルムの前記銅
箔層にフォトレジストをコーティングした後、デバイス
ホールパターンを形成する工程と、前記デバイスホール
パターンに対応して、レーザの走査により前記絶縁性フ
ィルムをスリット状に除去し、その幅が前記デバイスホ
ールの端から前記インナーリードの先端までの長さより
も長い、略ロ字形のスリット状開口を形成する工程と、
より成る半導体チップ実装用のテープキャリアの製造方
法。 - 【請求項４】略ロ字形のスリット状開口を形成する工程
に続き、エッチングにより前記デバイスホールパターン
に対応する前記絶縁性フィルムの不要な部分を除去し、
前記銅箔層にインナーリードを形成し、デバイスホール
を形成する工程を更に有することを特徴とする請求項３
に記載の半導体チップ実装用のテープキャリアの製造方
法。 - 【請求項５】前記レーザは、炭酸ガスレーザであること
を特徴とする請求項３に記載の半導体チップ実装用のテ
ープキャリアの製造方法。 - 【請求項６】前記略ロ字形のスリット状開口を形成後
に、前記開口底部の銅箔上又はその周辺部に付着した前
記絶縁性フィルムの分解残滓を、酸化剤を含むアルカリ
溶液で溶解し除去する工程を更に含むことを特徴とする
請求項３に記載の半導体チップ実装用のテープキャリア
の製造方法。 - 【請求項７】前記酸化剤は、過マンガン酸カリウムであ
ることを特徴とする請求項６に記載の半導体チップ実装
用のテープキャリアの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8251547A JPH1098081A (ja) | 1996-09-24 | 1996-09-24 | 半導体チップ実装用のテープキャリア及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8251547A JPH1098081A (ja) | 1996-09-24 | 1996-09-24 | 半導体チップ実装用のテープキャリア及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1098081A true JPH1098081A (ja) | 1998-04-14 |
Family
ID=17224461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8251547A Pending JPH1098081A (ja) | 1996-09-24 | 1996-09-24 | 半導体チップ実装用のテープキャリア及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1098081A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001065595A2 (en) * | 2000-02-28 | 2001-09-07 | Sts Atl Corporation | A method of forming an opening or cavity in a substrate for receiving an electronic component |
| EP1321980A1 (en) * | 2000-09-25 | 2003-06-25 | Ibiden Co., Ltd. | Semiconductor element, method of manufacturing semiconductor element, multi-layer printed circuit board, and method of manufacturing multi-layer printed circuit board |
| EP1517599A1 (en) * | 2000-02-28 | 2005-03-23 | Sts Atl Corporation | A method of interconnecting opposite sides of an electronic component interconnection device |
| KR100708040B1 (ko) * | 2001-04-20 | 2007-04-16 | 앰코 테크놀로지 코리아 주식회사 | 다층 써킷테이프 및 이를 이용한 반도체패키지와 그 제조방법 |
| US7435910B2 (en) | 2000-02-25 | 2008-10-14 | Ibiden Co., Ltd. | Multilayer printed circuit board |
| CN104412719A (zh) * | 2012-06-29 | 2015-03-11 | 3M创新有限公司 | 柔性印刷电路和制造柔性印刷电路的方法 |
-
1996
- 1996-09-24 JP JP8251547A patent/JPH1098081A/ja active Pending
Cited By (16)
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