JPS60124832A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60124832A JPS60124832A JP58233025A JP23302583A JPS60124832A JP S60124832 A JPS60124832 A JP S60124832A JP 58233025 A JP58233025 A JP 58233025A JP 23302583 A JP23302583 A JP 23302583A JP S60124832 A JPS60124832 A JP S60124832A
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- JP
- Japan
- Prior art keywords
- insulating layer
- substrate
- layer
- conductive layer
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２ページ
産業−１〕の利用分野
本発明はＬＳＩ等半導体集積回路の高密度実装に用いら
れる半導体装置の製造方法に関するものである。
れる半導体装置の製造方法に関するものである。
従来例の構成とその問題点
第１図Ａ−Ｆにフィルムキャリヤの製造工程を、第２図
にフィルムキャリヤ法で半導体装置を基板−にに実装し
た例を示した。第１図において、１はポリイミドフィル
ム、２は貫通孔、３は銅箔、４は接着剤、６はレジスト
、６は形成されたリード、７は半導体素子、８は突起電
極、９はフィルム枠体である。第２図において、第１図
と同一箇所には同一番号を付したが、１ｏはセラミック
基板、１１は導体配線である。
にフィルムキャリヤ法で半導体装置を基板−にに実装し
た例を示した。第１図において、１はポリイミドフィル
ム、２は貫通孔、３は銅箔、４は接着剤、６はレジスト
、６は形成されたリード、７は半導体素子、８は突起電
極、９はフィルム枠体である。第２図において、第１図
と同一箇所には同一番号を付したが、１ｏはセラミック
基板、１１は導体配線である。
第１図、第２図に沿って従来例を説明する。
通常、第１図Ａに示す幅３６論、厚さ１２５μｍのポリ
イミドフィルム１の所定の場所に第１図Ｂに示すように
貫通孔２が形成される。次に、第１図Ｃに示すように３
５μｍ厚の銅箔３が接着剤４でフィルム１」二に接着さ
れる。前記銅箔３の」ニ３ページ 面には第１図りに示すように残すべき導体に対応シタパ
ターンのレジスト６が形成され、貫通孔２内部には全面
レジス）５ａが塗布される。この状態で銅箔３をエツチ
ングし、レジスト６．６ａを除去し、錫メッキを施せば
第１図Ｅに示すようにリード６が形成されたフィルムキ
ャリヤができる。
イミドフィルム１の所定の場所に第１図Ｂに示すように
貫通孔２が形成される。次に、第１図Ｃに示すように３
５μｍ厚の銅箔３が接着剤４でフィルム１」二に接着さ
れる。前記銅箔３の」ニ３ページ 面には第１図りに示すように残すべき導体に対応シタパ
ターンのレジスト６が形成され、貫通孔２内部には全面
レジス）５ａが塗布される。この状態で銅箔３をエツチ
ングし、レジスト６．６ａを除去し、錫メッキを施せば
第１図Ｅに示すようにリード６が形成されたフィルムキ
ャリヤができる。
この状態で第１図Ｆに示すように突起電極８を有する半
導体素子７をボンディングする。次に、第２図に示すよ
うにセラミック基板１ｏ上の導体配線１１上にリード６
が接続されて実装体となる。
導体素子７をボンディングする。次に、第２図に示すよ
うにセラミック基板１ｏ上の導体配線１１上にリード６
が接続されて実装体となる。
上記従来法では枠体として高価なポリイミドフィルムを
使用しており、壕だ最終実装形態ではフィルムの大部分
を捨てていることになる。また、多数個の半導体素子を
フィルム上で実装接続するためには大面積のフィルムを
必要とするが、ポリイミドフィルムの可撓性のため、取
扱いが極めて困難である。また、製造工程Ｄ−Ｅにおい
てレジストの除去及びそれに続く洗浄、乾燥でリードを
損傷することがあり、歩留り低下の原因と々っている。
使用しており、壕だ最終実装形態ではフィルムの大部分
を捨てていることになる。また、多数個の半導体素子を
フィルム上で実装接続するためには大面積のフィルムを
必要とするが、ポリイミドフィルムの可撓性のため、取
扱いが極めて困難である。また、製造工程Ｄ−Ｅにおい
てレジストの除去及びそれに続く洗浄、乾燥でリードを
損傷することがあり、歩留り低下の原因と々っている。
発明の目的
本発明の目的はこのような従来の問題点に鑑み、容易か
つ歩留りよく半導体素子を高密度にかつ薄型に実装する
半導体装置の製造方法を提供することにある。
つ歩留りよく半導体素子を高密度にかつ薄型に実装する
半導体装置の製造方法を提供することにある。
発明の構成
この目的を達成するために本発明においては、まず金属
基板に貫通孔を形成した後、その−主面に絶縁層を介し
て導体層を接着する。この時点で貫通孔内部から見れば
絶縁層が見えている。この状態で導体層をエツチングし
て導体パターンを形成し、次に半導体素子を導体パター
ン先端のリード群に接続する。第２の方法では、導体層
をエツチングして導体パターンを形成した後、貫通孔内
の絶縁層を除去し、半導体素子を前記導体パターン先端
のリード群に接続するものである。
基板に貫通孔を形成した後、その−主面に絶縁層を介し
て導体層を接着する。この時点で貫通孔内部から見れば
絶縁層が見えている。この状態で導体層をエツチングし
て導体パターンを形成し、次に半導体素子を導体パター
ン先端のリード群に接続する。第２の方法では、導体層
をエツチングして導体パターンを形成した後、貫通孔内
の絶縁層を除去し、半導体素子を前記導体パターン先端
のリード群に接続するものである。
実施例の説明
以下、本発明を図面を参照しながら説明する。
第３図Ａ−ＥＫ本発明の一実施例における製造工程の断
面図を示した。第３図において、１２は６ページ 基板、１３は貫通孔、１４は金属薄板からなる導体層、
１５は絶縁層、１６はホトレジスト膜、１７はり一ド、
１８は半導体素子、１９は金からなる突起電極である。
面図を示した。第３図において、１２は６ページ 基板、１３は貫通孔、１４は金属薄板からなる導体層、
１５は絶縁層、１６はホトレジスト膜、１７はり一ド、
１８は半導体素子、１９は金からなる突起電極である。
まず、第３図Ａに示すように基板１２に貫通孔１３を形
成する。この基板１２としては通常アルミ等の金属板を
用いるが、アルミ基板そのままでも良いし、必要ならば
陽極酸化しても良い。一応、貫通孔１３を形成後に陽極
酸化することが望ましい。次に、第３図Ｂに示すように
絶縁層１６を介して導体層１４を接着する。次に、第３
図Ｃに示すように導体層１４上に選択的Ｉト にホトレジスト膜１６を形成し、このホトレジスリ膜１
６をマスクとして導体層１４をエツチングし、第３図り
に示すように貫通孔１３部の絶縁層１６上にリード１７
を形成すると共にその他の領域には導体パターンを形成
する。この時、導体層１４を形成する金属薄板が銅の場
合、表面に錫メッキしておけば突起電極１９を介して半
導体素子１８はその電極が容易にボンディングされる。
成する。この基板１２としては通常アルミ等の金属板を
用いるが、アルミ基板そのままでも良いし、必要ならば
陽極酸化しても良い。一応、貫通孔１３を形成後に陽極
酸化することが望ましい。次に、第３図Ｂに示すように
絶縁層１６を介して導体層１４を接着する。次に、第３
図Ｃに示すように導体層１４上に選択的Ｉト にホトレジスト膜１６を形成し、このホトレジスリ膜１
６をマスクとして導体層１４をエツチングし、第３図り
に示すように貫通孔１３部の絶縁層１６上にリード１７
を形成すると共にその他の領域には導体パターンを形成
する。この時、導体層１４を形成する金属薄板が銅の場
合、表面に錫メッキしておけば突起電極１９を介して半
導体素子１８はその電極が容易にボンディングされる。
ここて、突起電極１９は半導体′弟子１８側について６
ページ いても、リード１７側についていても良い。この場合、
絶縁層１６は導体層１４をエツチングする時の前記導体
層１４裏面の保護となり、また第３図Ｅに示すボンディ
ング時には位置合せを容易にする。
ページ いても、リード１７側についていても良い。この場合、
絶縁層１６は導体層１４をエツチングする時の前記導体
層１４裏面の保護となり、また第３図Ｅに示すボンディ
ング時には位置合せを容易にする。
次に、第４図Ａ−Ｃに本発明の第２の実施例を示す。本
実施例は第１の実施例とほぼ同じであり、第３図り以降
に特徴があるので、第３図り以降に対応する工程を第４
図Ａ−Ｃに示す。第４図において、第３図と同一箇所に
は同一番号を付したが、２ｏは貫通孔１３内の絶縁層１
５を除去した部分を示している。第４図Ａでは貫通孔１
３は絶縁層１５で覆われている。この状態で、基板１２
をマスクとして絶縁層１６をエツチングすれば第４図Ｂ
に示す構造が得られる。この場合、エツチングは酸素プ
ラズマでも良いし、酸化剤を含む溶液でも良い。勿論、
リード１了側は簡単に保護コートしておく方が良い。こ
のようにしてできた構造体のリード１７部にメッキを施
し、貫通孔１３内に半導体素子１８を挿入し、突起電極
１９を介して７ベー２′ リード１７を接合すれば良い。この状態が第４図Ｃであ
る。この際、突起電極１９はリード１７側ニツイテいて
も、半導体素子１８側についていても良い。
実施例は第１の実施例とほぼ同じであり、第３図り以降
に特徴があるので、第３図り以降に対応する工程を第４
図Ａ−Ｃに示す。第４図において、第３図と同一箇所に
は同一番号を付したが、２ｏは貫通孔１３内の絶縁層１
５を除去した部分を示している。第４図Ａでは貫通孔１
３は絶縁層１５で覆われている。この状態で、基板１２
をマスクとして絶縁層１６をエツチングすれば第４図Ｂ
に示す構造が得られる。この場合、エツチングは酸素プ
ラズマでも良いし、酸化剤を含む溶液でも良い。勿論、
リード１了側は簡単に保護コートしておく方が良い。こ
のようにしてできた構造体のリード１７部にメッキを施
し、貫通孔１３内に半導体素子１８を挿入し、突起電極
１９を介して７ベー２′ リード１７を接合すれば良い。この状態が第４図Ｃであ
る。この際、突起電極１９はリード１７側ニツイテいて
も、半導体素子１８側についていても良い。
第１の実施例、第２の実施例共に、導体層１４゜基板１
２．絶縁層１５の各々はそれぞれエッチャントが異なっ
ていることが望ましい。
２．絶縁層１５の各々はそれぞれエッチャントが異なっ
ていることが望ましい。
発明の効果
以」二のように、本発明によれば基板と絶縁層と導体層
の適切な組合せにより、工程が簡略化され、かつ極めて
薄型のワイヤレスボンディング・パッケージが実現でき
る。特に、アルミ板を基板として用い、貫通孔を打抜い
た後陽極酸化すれば軽量で取扱いの容易な基板となる。
の適切な組合せにより、工程が簡略化され、かつ極めて
薄型のワイヤレスボンディング・パッケージが実現でき
る。特に、アルミ板を基板として用い、貫通孔を打抜い
た後陽極酸化すれば軽量で取扱いの容易な基板となる。
本発明の方法では、導体層をエツチングしてリードを形
成する際、裏面には絶縁層があるので非常に扱い易い。
成する際、裏面には絶縁層があるので非常に扱い易い。
第１図Ａ−Ｆは従来のフィルムキャリヤを説明する製造
工程の断面図、第２図は従来のフィルムキャリヤを用い
て基板上に実装した例を示す断面図、第３図Ａ−Ｅは本
発明方法による一実施例を示す製造工程の断面図、第４
図Ａ、Ｃは本発明の第２の実施例を示す製造工程の断面
図である。 １２・・・・・・基板、１３・・・・・・貫通孔、１４
・川・・導体層、１５・・・・・・絶縁層、１７・・・
・・リード、１８・・・・・・半導体素子。 代理人の氏名 弁理士 中 尾 敏 男 はが１名口
ＬＬＩ Ｌ 第２図 第３図 ＠４図
工程の断面図、第２図は従来のフィルムキャリヤを用い
て基板上に実装した例を示す断面図、第３図Ａ−Ｅは本
発明方法による一実施例を示す製造工程の断面図、第４
図Ａ、Ｃは本発明の第２の実施例を示す製造工程の断面
図である。 １２・・・・・・基板、１３・・・・・・貫通孔、１４
・川・・導体層、１５・・・・・・絶縁層、１７・・・
・・リード、１８・・・・・・半導体素子。 代理人の氏名 弁理士 中 尾 敏 男 はが１名口
ＬＬＩ Ｌ 第２図 第３図 ＠４図
Claims (2)
- （１）所定位置に貫通孔が形成された金属基板の一主面
に絶縁層を介して導体層を形成する工程と、前記導体層
を選択エツチングして前記貫通孔部の絶縁層上にリード
群を、その他の領域には導体パターンを形成する工程と
、前記貫通孔部のリード群に半導体素子の電極を一致さ
せて接続する工程とからなる半導体装置の製造方法。 - （２）所定位置に貫通孔が形成された金属基板の一主面
に絶縁層を介して導体層を形成する工程と、前記導体層
を選択エツチングして前記貫通孔部の絶縁層」二にリー
ド群を、その他の領域には導体パターンを形成する工程
と、前記貫通孔内の絶縁層を除去してリード群を片持張
出式に突出させる工程と、前記リード群に半導体素子の
電極を一致させて接続する工程からなる半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233025A JPS60124832A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58233025A JPS60124832A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124832A true JPS60124832A (ja) | 1985-07-03 |
Family
ID=16948621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58233025A Pending JPS60124832A (ja) | 1983-12-09 | 1983-12-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124832A (ja) |
-
1983
- 1983-12-09 JP JP58233025A patent/JPS60124832A/ja active Pending
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