JPH1056151A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JPH1056151A
JPH1056151A JP8211513A JP21151396A JPH1056151A JP H1056151 A JPH1056151 A JP H1056151A JP 8211513 A JP8211513 A JP 8211513A JP 21151396 A JP21151396 A JP 21151396A JP H1056151 A JPH1056151 A JP H1056151A
Authority
JP
Japan
Prior art keywords
insulating film
interlayer insulating
horizontal portion
conductive material
horizontal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP8211513A
Other languages
English (en)
Inventor
Atsushi Amou
淳 天羽生
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP8211513A priority Critical patent/JPH1056151A/ja
Priority to TW086108151A priority patent/TW382145B/zh
Priority to DE19730346A priority patent/DE19730346A1/de
Priority to KR19970036334A priority patent/KR19980018255A/ko
Publication of JPH1056151A publication Critical patent/JPH1056151A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 従来の技術では、ＤＲＡＭのメモリセルを構
成するキャパシタの容量を確保しつつ、その製造工程を
簡略化することが困難であった。 【解決手段】 この発明によるキャパシタは、その製造
工程において、メモリセルを構成するＭＯＳトランジス
タを形成したその上部に層間絶縁膜を積層し、トランジ
スタの一方のソース／ドレイン電極に接し、この層間絶
縁膜表面上に広がりを持つキャパシタの水平部を形成す
る。さらに、この水平部の外周部の側断面に沿って、上
方及び下方に伸びた状態に直立部を形成する。この水平
部、直立部を下部電極に含むキャパシタは、層間絶縁膜
の内部にも埋まり込んで形成されるため、結果的にキャ
パシタの大容量化が可能となる。水平部の外周部の側断
面の形成は、一つのマスクパターンを用いて少ない製造
工程で行うことが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置とそ
の製造方法に関し、詳しくはＤＲＡＭ（DYNAMICRANDOM
ACCESS MEMORY）のメモリセルとして用いられるキャパ
シタの大容量化を図った半導体装置の構造、及びその製
造方法に関する。
【０００２】
【従来の技術】図２５は特開平７−１４７３３１号公報
に示された従来の半導体装置の断面図でありＤＲＡＭの
メモリセルを構成するキャパシタの構造を示している。
この図において、１０１は半導体基板、１０２は半導体
基板１０１の表面上の非活性領域となる領域に形成され
た素子分離絶縁膜、１０３は半導体基板１０１の表面の
活性領域に、半導体基板１の表面のチャネル領域１０４
を挟んで形成されたソース／ドレイン領域、１０５はチ
ャネル領域１０４上に積層されたゲート絶縁膜、１０６
はゲート絶縁膜１０５上に配置形成されたゲート電極、
１０６ａは図２５に示した断面において、素子分離膜１
０２上に配置形成された配線であり、この配線１０６ａ
は、他の断面を見た場合にはゲート電極１０６同様、Ｍ
ＯＳトランジスタのゲート電極として働くワード線であ
る。
【０００３】１０７はゲート電極１０６及び配線１０６
ａの側断面に付着して形成された絶縁膜からなるサイド
ウォール、１０８は半導体基板１０１の一主面上に積層
された層間絶縁膜、１０９は平坦な層間絶縁膜１０８の
上面に積層された窒化膜、１１０は窒化膜１０９の上面
に部分的に積層されたポリシリコン膜、１１１はポリシ
リコン膜の側断面に形成された絶縁膜からなるサイドウ
ォールである。１１３は垂直部１１２ａ、水平部１１２
ｂ、外側円筒部１１２ｃ、内側円筒部１１２ｄからなる
キャパシタの下部電極である。垂直部１１２ａは導電物
質から構成され、ソース／ドレイン領域１０３の表面に
接し、層間絶縁膜１０８内に半導体基板１０１の一主面
に対して垂直に伸びる柱状に形成されている。水平部１
１２ｂは、ポリシリコン膜１１０及びサイドウォール１
１１の上面に沿って半導体基板１０１の一主面に対して
ほぼ並行に形成されている。外側円筒部１１２ｃは円筒
状の導電物質からなり、円筒の内壁が水平部１１２ｂ及
びポリシリコン膜１１０の外周に接し、さらに上方に向
かって伸びた状態である。また内側円筒部１１２ｄはキ
ャパシタの水平部１１２ｂの上面に接し、上方に伸びる
円筒形に形成された導電物質からなっている。
【０００４】また、さらに、下部電極１１３の表面には
誘電体膜１１４が積層され、さらに上層に上部電極１１
５となる導電物質が積層された状態となっている。この
ように形成された半導体装置、特にキャパシタは、その
製造方法が複雑であり、下部電極が少なくとも垂直部１
１２ａ、水平部１１２ｂ、外側円筒部１１２ｃ、内側円
筒部１１２ｄからなり、さらに水平部１１２ｂの下部に
はポリシリコン膜１１０やサイドウォール１１１が形成
されており、非常に多くの部分から成り立っているた
め、製造工程が複雑であるという問題があった。
【０００５】
【発明が解決しようとする課題】従来の半導体装置にお
けるキャパシタの構造は、下部電極と上部電極の対向面
積を増大させ、容量を十分に確保するため、下部電極の
構造を複雑な形状とすることが考えられていたが、これ
を実現するために、製造工程が煩雑になり、製造コスト
増を招く等の問題があった。また、キャパシタの下部電
極を複数のパーツから構成する際、それらの接続部には
接続抵抗が生じるが、この配線抵抗を低減させることも
課題となっていた。
【０００６】この発明は上記のような課題を解決するた
めになされたものであり、容量を十分に確保でき、従来
よりも少ない工程数で製造が可能であり、さらに下部電
極を複数のパーツから形成する際においては、接続抵抗
を低減させることが可能なキャパシタを持つ半導体装置
及び半導体装置の製造方法を提供するものである。
【０００７】
【課題を解決するための手段】この発明による半導体装
置は、半導体基板の一主面に形成された導電領域、上記
半導体基板の一主面上に積層された層間絶縁膜内に埋設
して柱状に形成され、上記導電領域に接する接続部、上
記接続部の上部に接し、上記層間絶縁膜表面に広がりを
持つ水平部、上記水平部の外周を取り囲んで接し、一定
方向に伸びた状態に形成された直立部、上記直立部及び
上記水平部を含む下部電極の表面に積層された誘電体
膜、上記誘電体膜の表面に積層された上部電極を含み、
上記直立部は、上記水平部の外周から上方に伸びた部分
と上記層間絶縁膜内に上記水平部の外周から下に向かっ
て形成された断面に付着して形成された部分を含むもの
である。
【０００８】また、この発明による半導体装置は、上記
のような半導体装置において、直立部の高さの中間位置
近傍と水平部の端部とが接するものとするものである。
【０００９】さらに、この発明による半導体装置は、半
導体基板の一主面に形成された導電領域、上記半導体基
板の一主面上に積層された層間絶縁膜内に埋設して柱状
に形成され、上記導電領域に接する接続部、上記接続部
の上部に接し、水平方向に広がりを持つ水平部、上記水
平部の外周を取り囲み、上方及び下方に伸びた状態に形
成された直立部、上記直立部及び上記水平部を含む下部
電極の表面に積層された誘電体膜、上記誘電体膜の表面
に積層された上部電極を含み、上記下部電極を構成する
上記直立部は上記水平部の下面に部分的に密着した状態
であるものである。
【００１０】また、この発明による半導体装置は、上記
の下部電極を構成する水平部の下面に直立部が部分的に
密着した構造であり、さらに上記水平部の外周を取り囲
んで接し、上方及び下方に伸びた状態に形成された上記
直立部は一体構造とするものである。
【００１１】さらに、この発明による半導体装置は、上
記のような構造に加え、下部電極は水平部の上面に接し
て上方に伸びる突出部を有するものとする。
【００１２】また、この発明による半導体装置は、上記
のような構造に加え、少なくとも突出部と水平部は一体
構造として形成するものである。
【００１３】さらに、この発明による半導体装置は、半
導体基板の一主面に形成された導電領域、上記半導体基
板の一主面上に積層された層間絶縁膜内に埋設して柱状
に形成され、上記導電領域に接する接続部と、上記接続
部の上部に接し水平方向に広がりを持つ水平部と、上記
水平部の外周を取り囲んで接し、上方に伸びた状態に形
成された直立部と、上記水平部の上面に接して上方に伸
びる突出部とを含む下部電極、上記下部電極の表面に積
層された誘電体膜、上記誘電体膜の表面に積層された上
部電極を含むものとするものである。
【００１４】また、この発明による半導体装置は、上部
電極と対向する下部電極の表面は粗面化された状態とす
るものである。
【００１５】さらに、この発明による半導体装置の製造
方法は、一主面に導電領域を有する半導体基板上に層間
絶縁膜を積層し、上記層間絶縁膜の上面から上記導電領
域の上面にかけて開口部を形成する工程、上記開口部内
に第一の導電物質を埋設し、接続部を形成する工程、上
記層間絶縁膜の上面に第二の導電物質を積層する工程、
上記第二の導電物質上にエッチングマスクを形成する工
程、上記エッチングマスクを用いて異方性エッチングを
行い、上記第二の導電物質を水平方向に広がる板状にパ
ターニングして水平部を形成し、上記層間絶縁膜に対し
ても異方性エッチングを行い、上記エッチングマスクが
覆った領域以外の領域をエッチングする工程、上記層間
絶縁膜、上記水平部、上記エッチングマスクの露出した
表面上に第三の導電物質を積層後、この第三の導電物質
に対して異方性エッチングを行い、上記層間絶縁膜、上
記水平部及び上記エッチングマスクの側断面に付着した
状態の直立部をパターニングし、上記接続部、上記第二
の導電膜、上記直立部分からなる下部電極を形成する工
程、上記エッチングマスクを除去し、露出した上記下部
電極の表面に誘電体膜を積層する工程、上記誘電体膜の
表面に上部電極となる第四の導電物質を積層する工程を
含み、上記直立部は上記水平部の下面よりもさらに下方
に伸びた状態とするものである。
【００１６】また、この発明による半導体装置の製造方
法は、一主面に導電領域を有する半導体基板上に層間絶
縁膜を積層し、上記層間絶縁膜の上面から上記導電領域
の上面にかけて開口部を形成する工程、上記開口部内に
第一の導電物質を埋設し、接続部を形成する工程、上記
層間絶縁膜の上面に第二の導電物質を積層する工程、上
記第二の導電物質上にエッチングマスクを形成する工
程、上記エッチングマスクを用いて異方性エッチングを
行い、上記第二の導電物質を水平方向に広がる板状にパ
ターニングして水平部を形成する工程、上記エッチング
マスクを用いて上記層間絶縁膜に対して等方性エッチン
グを行い、少なくとも上記水平部端部近傍であり、下方
に位置する上記層間絶縁膜及び上記エッチングマスクが
覆った領域以外の上記層間絶縁膜をエッチングする工
程、上記層間絶縁膜、上記水平部、上記エッチングマス
クの露出した表面上に第三の導電物質を積層後、この第
三の導電物質に対して異方性エッチングを行い、上記層
間絶縁膜、上記水平部及び上記エッチングマスクの側断
面に付着した状態の直立部をパターニングし、上記接続
部、上記第二の導電膜、上記直立部分からなる下部電極
を形成する工程、上記エッチングマスクを除去し、露出
した上記下部電極の表面に誘電体膜を積層する工程、上
記誘電体膜の表面に上部電極となる第四の導電物質を積
層する工程を含み、上記直立部は上記水平部の下面から
下方に伸び、上記水平部の下面に部分的に密着した状態
となるように形成するものである。
【００１７】
【発明の実施の形態】
実施の形態１．図１は、この発明の実施の形態１の半導
体装置、特にＤＲＡＭのメモリセルを構成するキャパシ
タ及びＭＯＳトランジスタの断面図を示しており、この
図において、１は半導体基板、２は半導体基板１の非活
性領域に形成された素子分離絶縁膜、３は半導体基板１
の活性領域に形成されたトランジスタのソース／ドレイ
ン領域、４は２つのソース／ドレイン領域３に挟まれた
チャネル領域、５はチャネル領域４上に積層された絶縁
物質からなるゲート絶縁膜、６はゲート絶縁膜５上に形
成されたワード線であり、部分的にトランジスタのゲー
ト電極として働くものである。
【００１８】さらに、７はワード線６等が形成された半
導体基板１の表面上に任意の厚さに積層された層間絶縁
膜、８は層間絶縁膜７の表面上の、ソース／ドレイン領
域の一方の上部に配置形成された状態のビット線、９は
ビット線８とソース／ドレイン領域３の一方を電気的に
接続するビット線コンタクト、１０はビット線８の上面
を含む第一の層間絶縁膜７の上面に積層された第二の層
間絶縁膜、１１はＤＲＡＭのメモリセルを構成するキャ
パシタを示している。
【００１９】このキャパシタ１１は、他方のソース／ド
レイン領域３の表面から第二の層間絶縁膜１０の表面ま
での高さにかけて柱状に導電物質を埋設して形成した導
電物質からなる接続部１２ａと、この接続部１２ａの上
面に接し、第二の層間絶縁膜１０の表面に水平方向に広
がりを持つ導電物質からなる水平部１２ｂと、この水平
部１２ｂの外周に接し、外周の上下方向に垂直に伸びる
筒状の導電物質からなる直立部１２ｃを含む下部電極１
３、及びこの下部電極１３の表面に積層された誘電体膜
１４、この誘電体膜１４の表面に積層された導電物質か
らなる上部電極１５から構成されている。
【００２０】さらに、上部電極１５の表面上には第三の
層間絶縁膜１６が積層され、この第三の層間絶縁膜１６
の表面には上層配線１７が形成された状態となってい
る。このように形成されたキャパシタ１１は直立部１２
ｃが水平部１２ｂよりも下側に付き出して第二の層間絶
縁膜１０の内部にも形成されているため、下部電極１３
と上部電極１５の対向面積が、第二の層間絶縁膜１０内
に埋設された分だけ大きくなり、キャパシタ１１の容量
を十分に確保することが可能になる。
【００２１】次に、このキャパシタ１１を含む半導体装
置の製造方法を説明する。まず、図２に示すように、半
導体基板１の一主面に素子分離絶縁膜２をＬＯＣＯＳ酸
化等の方法によって形成し、さらに、活性領域の表面を
熱酸化することによってゲート絶縁膜５を形成し、さら
にこの上部にゲート電極となり得るワード線６を寸法通
りにパターニングする。
【００２２】さらに半導体基板１の一主面に対してイオ
ン注入を行い、ソース／ドレイン領域３を形成する。そ
の後、シリコン酸化膜等の絶縁膜を所定の厚さとなるよ
うに積層し、第一の層間絶縁膜７を０．５μｍ程度の厚
さとなるように積層する。さらに、トランジスタを構成
する一方のソース／ドレイン領域３に当接するように第
一の層間絶縁膜７を選択的にエッチングしてコンタクト
ホール９ａを開口する。
【００２３】その後、ＣＶＤ等の方法によって第一の層
間絶縁膜７の表面に導電物質の積層を行い、熱処理を行
うなどしてこのコンタクトホール９ａ内に導電物質を埋
設してビット線コンタクト９を形成し、さらに第一の層
間絶縁膜７の表面に残された導電物質を選択的に除去
し、ビット線８を形成する。
【００２４】次に、このビット線８の上面を含む第一の
層間絶縁膜７の上面に第二の層間絶縁膜１０を０．５μ
ｍ程度の厚さに積層し、トランジスタの他方のソース／
ドレイン領域３の上面に当接するように開口されたコン
タクトホール１０ａを形成する。このコンタクトホール
１０ａの水平方向の断面積は０．３μｍ×０．３μｍ程
度の大きさの方形であり、垂直方向の寸法は１．０μｍ
程度の寸法となる。
【００２５】その後、図３に示すように、コンタクトホ
ール１０ａ内及び第二の層間絶縁膜１０の表面に導電物
質１２を積層することで、コンタクトホール１０ａ内に
完全に導電物質１８を埋設し、キャパシタ１１の下部電
極１３の一部である接続部１２ａを形成する。このと
き、第二の層間絶縁膜１０上には導電物質１８が厚さ
０．１〜０．２μｍ程度の厚さに積層された状態となっ
ている。
【００２６】次に、図４に示すように、導電物質１８の
表面上に、キャパシタ１１の下部電極１３の水平部１２
ｂとして導電物質１８を残す部分の上部に膜厚０．２５
μｍ程度であり、ＢＰＳＧからなるマスクパターン１９
を形成し、このマスクパターン１９をエッチングマスク
として導電物質１８に対して異方性エッチングを行い、
さらに、同じマスクパターン１９を用いて第二の層間絶
縁膜１０に対しても異方性エッチングを行い、ビット線
８上に十分な厚さの第二の層間絶縁膜１０を残し、下部
電極１３の水平部１２ｂが形成されていない領域の第二
の層間絶縁膜１０内には溝が形成されたような状態とな
る。このマスクパターン１９の側断面上端から第二の層
間絶縁膜１０の溝の底面までの断面の垂直方向の距離は
０．５μｍ程度となる。
【００２７】その後、図５に示すように、ＣＶＤ法によ
ってキャパシタ１１の下部電極１３の一部を構成する導
電物質２０を、第二の層間絶縁膜１０及び下部電極水平
部１２ｂ、マスクパターン１９の表面上に０．２μｍ程
度の均一な厚さとなるように積層する。
【００２８】その後、導電物質２０に対して異方性エッ
チングを行い、図６に示すように、マスクパターン１９
の側断面及びその延長した面に付着した導電物質２０の
みを下部電極１３の直立部１２ｃとして残す。この直立
部１２ｃは水平方向の膜厚は０．２μｍ程度であり、高
さは０．５μｍ程度の大きさに形成される。
【００２９】この段階において、一体として形成された
接続部１２ａと水平部１２ｂ、筒状に形成され垂直方向
に伸びる直立部１２ｃからなるキャパシタ１１の下部電
極１３が形成できる。この時、水平部１２ｂは直立部１
２ｃの高さが中間点近傍の位置に接するように形成され
た状態となる。
【００３０】その後、マスクパターン１９を気相ＨＦ処
理等の方法によって除去する。このとき、マスクパター
ン１９がＢＰＳＧ膜からなり、第二の層間絶縁膜１０が
ＴＥＯＳ膜からなる絶縁膜である場合、選択比は１００
対１程度となる。次に、露出した下部電極１３の表面上
にＯＮＯ膜等からなる誘電体膜１４を７０ｎｍ程度の厚
さとなるように積層し、さらにキャパシタ１１の上部電
極１５となる導電物質を０．１〜０．２μｍ程度の厚さ
に積層する。
【００３１】さらにその上層に第三の層間絶縁膜１６を
積層し、その平坦化された表面上に金属等からなる上層
配線１７をパターンニングすることで図１に示すような
半導体装置、特にメモリセル構造を実現することが可能
である。
【００３２】このように形成された半導体装置において
は、キャパシタ１１の下部電極１３の水平部１２ｂ形成
のための異方性エッチング時に第二の層間絶縁膜１０に
ついても部分的に異方性エッチングし、既に形成してい
る水平部１２ｂの外周、つまりその切断面に沿って、さ
らに下方にエッチングを進行させ、その断面を拡張して
いるため、この面に付着生成される直立部１２ｃの表面
積も大きくでき、結果的にキャパシタの容量を増大する
ことが可能となる。
【００３３】また、一つのマスクパターン１９を利用
し、導電物質１８のパターニングと第二の層間絶縁膜１
０のパターニングを、処理チャンバ内のガス交換等を行
うだけで連続的にエッチング処理することが可能であ
り、より少ない工程数で効率良くキャパシタ１１の容量
を確保することができる。
【００３４】さらに、第二の層間絶縁膜１０を掘り下げ
てエッチングを行い、下部電極１３の直立部１２ｃの形
成領域を確保する方法をとることで、キャパシタの下部
電極１３の水平部１２ｂと直立部１２ｃの接続位置を直
立部１２ｃの高さの中間点近傍とすることができ、直立
部の上端、若しくは下端に水平部が接続される場合より
も良好な電気特性の下部電極１３を形成することが可能
である。
【００３５】実施の形態２．次に、この発明の実施の形
態２について説明する。図７はこの実施の形態２による
半導体装置の断面図であり、特にＤＲＡＭメモリセルの
キャパシタの断面構造を示している。図７において、２
１はキャパシタを示しており、このキャパシタの下部電
極２３はトランジスタの一方のソース／ドレイン領域３
に接した柱状の接続部２２ａと、この接続部２２ａの上
部に水平方向に広がりを持って形成された水平部２２ｂ
と、この水平部２２ｂの外周に接して筒状に上方に伸
び、さらに、水平部２２ｂの下面に部分的に接し、この
外周から接続部２２ａ上端部の方向に向かって所定の幅
をもって密着した状態に形成された部分を持つ直立部２
２ｃを形成した状態となっている。その他、実施の形態
１において説明のために用いた符号と同一符号は同一、
若しくは相当部分を示すものである。
【００３６】この実施の形態２と既に説明した実施の形
態１によって形成される半導体装置、特にキャパシタ部
分の構造上の相違点は、下部電極２３の形状にあり、こ
の実施の形態２では、下部電極２３の直立部２２ｃの形
状が単に水平部２２ｂの外周から上方及び下方に伸びた
状態となっているのではなく、水平部２２ｂの下面に、
その外周から所定の幅を持つ領域において直立部２２ｂ
が接触する状態となっているという点に違いがある。
【００３７】次に、図７に示した半導体装置の製造方法
について説明する。まず、実施の形態１の図２〜図３の
場合と同様に処理を行い、第二の層間絶縁膜１０の表面
にキャパシタ２１の下部電極２３となる導電物質１８を
積層する。
【００３８】次に、図８に示すように、導電物質１８の
うち、下部電極の水平部となる領域上にマスクパターン
２４を形成し、これをエッチングマスクとして異方性エ
ッチングを行い、まず導電物質１８をパターニングし、
その後、処理チャンバ内部のガスを交換する等して、同
じくマスクパターン２４をエッチングマスクとして第二
の層間絶縁膜１０に対して等方性エッチングを行い、水
平部２２ｂの直下に水平部２２ｂの外周から内側に向か
って所定の空間を形成する。
【００３９】その後、図９に示すように、露出した表面
上にＣＶＤ法等によって０．２μｍ程度の均一な厚さの
導電物質２５を積層する。この導電物質２５の積層によ
って水平部２２ｂの底面に密着して、その下部にも導電
物質２５が埋設された状態となる。
【００４０】次に、図１０に示すように、導電物質２５
に対して、マスクパターン２４及び第二の層間絶縁膜１
０の少なくとも一部が露出するまで異方性エッチングを
行い、マスクパターン２４の側断面と水平部２２ｂの側
断面及びその下面に付着した状態の導電物質からなる直
立部２２ｃを形成する。この段階で、下部電極２３を構
成する接続部２２ａ、水平部２２ｂ、直立部２２ｃを得
ることができる。
【００４１】その後、実施の形態１と同様に、この下部
電極２３の表面を含む露出表面上に誘電体膜１４を均一
な厚さに積層し、さらに上層に上部電極１５となる導電
物質を均一な厚さとなるように形成する。その後の、第
三の層間絶縁膜１６、上層配線１７の形成についても実
施の形態１において示した場合と同様の処理によって形
成を行う。
【００４２】このように形成された半導体装置において
は、最終的に得られるキャパシタ２１の下部電極２３の
構造は、上部電極１５との対向面積は実施の形態１の場
合と同様であることから、この点において、キャパシタ
の容量の確保が可能であり、さらに、下部電極２３の水
平部２２ｂと直立部２２ｃの側断面だけでなく面におい
ても密着した状態となっているため、接合部分の抵抗を
より低減した構造とすることが可能となる。
【００４３】また、下部電極２３の直立部２２ｃは、そ
の構造は複雑であるが、等方性エッチングとＣＶＤ法に
よる埋め込み工程を用いることで、より少ない工程数
で、一体構造の直立部２２ｃを形成することが可能であ
り、また、この直立部２２ｃを一体構造として形成する
ことで従来の技術において示した半導体装置のように複
数の部分からなる構造とする場合よりも接続抵抗を小さ
く抑制できるという効果がある。
【００４４】実施の形態３．次に、この発明の実施の形
態３について説明する。図１１は実施の形態３の半導体
装置、具体的にはＤＲＡＭのメモリセル構造を示す断面
図である。この図において、符号２６はキャパシタを示
しており、このキャパシタ２６の下部電極２８は半導体
基板１のソース／ドレイン領域３に接続した状態で、第
一、第二の層間絶縁膜７、１０内に形成された柱状の接
続部２７ａと、この接続部２７ａに接し、第二の層間絶
縁膜１０の表面に水平方向に広がりを持つように形成さ
れた水平部２７ｂと、この水平部２７ｂの表面上に突出
した状態に形成された突出部２７ｃと、水平部２７ｂの
外周に接し、この周囲を取り囲んで円筒状に形成され、
水平部２７ｂの上方及び下方に伸びて形成された直立部
２７ｄから形成されている。その他の符号については、
既に説明のために用いた符号と同一符号は同一、若しく
は相当部分を示すものである。
【００４５】また、この下部電極２８を上方から見た平
面図を図１２に示す。図に示すとおり、下部電極２８の
水平部２７ｂ上に突出部２７ｃが形成され、外周に接し
て筒状に直立部２７ｄが形成された状態となっている。
このように、この実施の形態３と、既に説明した実施の
形態１、２との違いは、この実施の形態３のキャパシタ
の下部電極を構成する水平部２７ｂの上方に突き出して
形成された突出部２７ｃが形成されているという点であ
る。
【００４６】次に、この半導体装置の製造方法について
説明する。まず、図１３に示すように実施の形態１、２
と同様に製造を行い、第一、第二の層間絶縁膜７、１０
内にコンタクトホール１０ａを形成し、その内部に導電
物質を埋設することでコンタクト２７ａを形成し、平坦
化された第二の層間絶縁膜１０の表面上に０．６μｍ程
度の厚さの導電物質２９を積層した状態とする。さらに
突出部２７ｃを形成しようとする位置上にＢＰＳＧから
なり幅０．２μｍ程度の線状のマスクパターン３０を寸
法通りに形成する。
【００４７】次に、図１４に示すようにマスクパターン
３０をエッチングマスクとして導電物質２９に対して異
方性エッチングを行い、垂直方向に０．５μｍ程度突出
した状態の突出部２７ｃを形成する。このとき、導電物
質２９は表面から０．５μｍ程度エッチング除去され、
膜厚０．１μｍ程度の導電物質２９ａが残された状態と
なる。
【００４８】次に図１５に示すように突出部２７ｃ及び
導電物質２９ａの表面上にＢＰＳＧ膜３１を積層し、リ
フローを行うことでＢＰＳＧ膜３１の表面を平坦化す
る。さらに、図１６に示すようにエッチバックを行い、
ＢＰＳＧ膜３１の表面の凸部をエッチング除去し、その
表面を平坦化する。このとき、突出部２７ｃの上部が露
出するまでエッチングしても、図１６のように突出部２
７上にＢＰＳＧ膜３１を残した状態に形成しても良く、
後に形成する下部電極２８の直立部２７ｄの配置、形状
によって、いずれかの状態を選択して実施できる。
【００４９】その後、図１７に示すように、ＢＰＳＧ膜
３１の表面の水平部２７ｂとなる領域上に写真製版によ
りレジストパターン等を形成し、これをエッチングマス
クとしてＢＰＳＧ膜３１に対して異方性エッチングを行
い、マスクパターン３１ａを形成する。その後、レジス
トパターン等は除去する。
【００５０】さらに、マスクパターン３１ａをエッチン
グマスクとして導電物質２９ａに対して異方性エッチン
グを行い、次に処理チャンバ内のガス等の交換作業等を
行い、下部電極２８の水平部２７ｂを形成し、さらに第
二の層間絶縁膜１０に対して異方性エッチングを行い、
マスクパターン３１ａの側断面の上端から、この側断面
に沿ってエッチングされた水平部２７ｂ及び第二の層間
絶縁膜１０の側断面の下端までの高さ方向の寸法は、マ
スクパターン３１ａの高さと水平部２７ｃの膜厚の合計
の値よりも大きな寸法となるようにし、例えば０．７〜
１．０μｍ程度とする。
【００５１】次に、図１８に示すように、ＣＶＤ技術に
よって導電物質３２をマスクパターン３１ａ及びその側
断面とその延長に形成された側断面及び溝の表面上に
０．２μｍ程度の厚さとなるように積層する。
【００５２】次に、図１９に示すように異方性エッチン
グを行い、マスクパターン３１ａの表面及び第二の層間
絶縁膜１０の表面上に積層された導電物質３２をエッチ
ング除去し、マスクパターン３１ａの側断面及びその延
長上にある側断面にのみ付着した状態に導電物質を残
し、下部電極１８の直立部２７ｄを形成する。この段階
において、接続部２７ａ、水平部２７ｂ、突出部２７
ｃ、直立部２７ｄからなる下部電極２８を形成できる。
【００５３】その後、マスクパターン３１ａを気相ＨＦ
処理によりエッチング除去し、実施の形態１、２と同様
に、下部電極２８の表面に誘電体膜１４を積層し、さら
に上部電極１５を積層することでキャパシタ２６を形成
する。さらに第三の層間絶縁膜１６を積層し、その表面
に上層配線１７をパターニングすることで図１１に示す
構造の半導体装置を得ることが可能である。
【００５４】このように形成した半導体装置において
は、実施の形態１、２と同様にキャパシタ２６を構成す
る下部電極２８に直立部２７ｄを水平部２７ｂよりも下
方に突き出して形成しているため、高さ方向に寸法を縮
小することが可能であり、またその寸法を上下に拡大
し、電極表面積を大きくすることもでき、また、直立部
２７ｄと水平部２７ｂとの接続位置を水平部２７ｂの端
部と直立部２７ｄの高さ方向の中間点近傍に設定するこ
とで水平部２７ｂと直立部２７ｄとの電気的接続状態を
良好に保つことが可能である。
【００５５】さらに下部電極２８の突出部２７ｃを付加
的に形成した状態となっているため、キャパシタ２６の
電極表面積を大きくすることが可能であり、キャパシタ
の上部、下部電極１５、２８の対向面積を大きくするこ
とによってキャパシタの容量を大きくでき、ＤＲＡＭの
リフレッシュ特性を改善することが可能になる。
【００５６】また、この実施の形態３において形成した
突出部２７ｃは一枚の平板が水平部２７ｂの上面に垂直
に配置された状態のものを示したが、異なる形状にする
ことも可能である。例えば、下部電極２８を、図２０に
示すように突出部２７ｅを複数個水平部２７ｂ上に形成
するもの、図２１に示すように突出部２７ｆを十字とな
るように形成するもの、また図２２に示すように突出部
２７ｇを井形状に形成するもの等としてもよい。
【００５７】さらに、接続部２７ａ、水平部２７ｂ及び
突出部２７ｃは一体構造のものとして形成すると、各部
分を接続した場合に生じる接続抵抗を低減でき、より良
好な特性の半導体装置を得ることが可能になり、また、
突出部２７ｃのみを別工程で積層した導電膜から形成す
るなど、二体構造若しくは三体構造からなる電極として
形成することによっても十分に容量を確保することが可
能な半導体装置を形成することが可能である。
【００５８】実施の形態４．次に、実施の形態４につい
て説明する。この実施の形態４の半導体装置を図２３に
示す。この図２３において符号３３はキャパシタ、３４
はキャパシタ３３を構成する下部電極３５の直立部を示
しており、直立部３４は実施の形態１〜３で示した構造
であっても、単に平坦な第二の層間絶縁膜１０の表面上
に垂直方向に伸びた状態に形成された形状であっても問
題はない。その他、既に説明のために用いた符号と同一
符号は同一、若しくは相当部分を示すものである。
【００５９】この実施の形態４による半導体装置では、
キャパシタ３３を構成する下部電極３５が接続部２７
ａ、水平部２７ｂ、突出部２７ｃ、直立部３４から構成
されており、接続部２７ａ、水平部２７ｂ、突出部２７
ｃが一体構造として形成されている点に特徴がある。
【００６０】突出部２７ｃは実施の形態１に示すように
水平部を形成した後に、水平部２７ｂを構成する導電物
質とは異なるタイミングで積層した導電物質をパター二
ングすることによって二体構造以上のものとして形成す
ることも可能であるが、この実施の形態４で示すように
接続部２７ａ、水平部２７ｂ突出部２７ｃを一体構造と
して形成を行うことによって、電気特性の良好な半導体
装置を得ることが可能となる。
【００６１】実施の形態５．次に、この発明の実施の形
態５について説明する。図２４はこの発明の実施の形態
５による半導体装置の断面図であり、図において符号３
６はキャパシタを示しており、３７はキャパシタ３６の
下部電極３９を構成する水平部、３８は同じく下部電極
３９を構成する水平部３７の外周に付着して上下に伸
び、円筒状に形成された直立部を示しており、その他、
既に説明のために用いた符号は同一、若しくは相当部分
を示すものである。
【００６２】この実施の形態５では、キャパシタ３６の
下部電極３９は、上部電極１５と対向している面が粗面
化されている点に特徴があり、その製造工程において、
実施の形態の図２〜図６に示した場合と同様に製造を行
い、マスクパターン１９を除去した後、ドープトポリシ
リコン、若しくはドープトアモルファスシリコンで形成
された水平部１２ｂ及び直立部１２ｃの表面に対し、例
えば枚葉式ポリシリコンＣＶＤ炉でＳｉ2Ｈ6照射により
Ｓｉ核を形成し、その後、ＰＨ3雰囲気中でのアニール
を行うことによってＳｉ粒を成長させることで、粗面化
された表面を持つ水平部３７及び直立部３８を得る。
【００６３】その後、実施の形態１と同様に誘電体膜１
４及び上部電極１５を順次積層し、さらに第三の層間絶
縁膜１６を積層し、その平坦化された表面上に上層配線
１７をパターニングすることによって図２４に示す、表
面が粗面化された下部電極３９を有する半導体装置を得
ることが可能となる。
【００６４】このように形成された半導体装置において
は、結果的に下部電極３９の表面の凹凸が誘電体膜１４
の表面にも反映され、この誘電体膜１４の表面に積層さ
れた上部電極１５の下部電極３９に対向する面の表面積
も粗面化された面積と同様の面積を有する状態となり、
キャパシタ３６の対向面積を粗面化を行わないものに対
して１．５倍に拡大することができ、ＤＲＡＭのメモリ
セルの電気特性を良好にすることが可能となる。
【００６５】その他、実施の形態２〜４において示した
半導体装置に対しても、キャパシタの下部電極を形成し
た後、この実施の形態５の要領で粗面化処理を行うと結
果的にキャパシタの容量を粗面化を行わない場合に比べ
て大きくすることが可能である。また、ここではキャパ
シタ３６の下部電極３９の対向する面の全面を粗面化す
る場合を示したが、部分的に粗面化を行い、電極の表面
積の拡大を行うことが可能である。
【００６６】
【発明の効果】この発明による半導体装置は、キャパシ
タの下部電極を構成する直立部を水平部よりも下方に伸
びるように形成したため、従来よりも高さ方向に寸法を
拡大することなく、結果的にキャパシタの対向電極面積
の増大が可能であり、容量を増大させることが可能とな
り、ＤＲＡＭのメモリセル特性を向上させることが可能
となる。
【００６７】また、この発明による半導体装置は、直立
部の高さが中間点の位置近傍で水平部の端部と接触する
ような構成とすることで、直立部の上端、若しくは下端
に水平部が接触する場合と比較すると、電荷の伝達等の
点において特性を改善することが可能となる。さらにメ
モリセル形成用のキャパシタに限らず、どのような半導
体装置のどの部分においても、この大容量化したキャパ
シタの構造を適応し、用いることが可能である。
【００６８】また、この発明による半導体装置において
は、キャパシタの下部電極を構成する直立部を水平部の
端部及びその底面に部分的に密着するように形成するこ
とによって直立部と水平部との接触面積を大きくし、接
触抵抗を抑制することが可能になるとともに、キャパシ
タの容量を増大させることが可能となる。
【００６９】さらに、キャパシタを構成する直立部を、
従来のように多くの部分から構成するのではなく、一体
構造として形成することで接続部に生じる接続抵抗を抑
制することが可能であり、良好な電気特性の半導体装置
を得ることが可能となる。
【００７０】また、キャパシタの下部電極を構成する突
出部を付加的に形成したことで、さらにキャパシタの容
量を増大させることが可能となり、安定した電気特性の
半導体装置を得ることが可能になる。
【００７１】さらに、キャパシタの下部電極を構成する
水平部と突出部を一体構造となるように形成すること
で、別々の構造として形成した場合よりも接続抵抗を抑
制することが可能となり、良好な電気特性の半導体装置
を得ることが可能となる。
【００７２】また、キャパシタの下部電極を構成する直
立部が水平部の形成された位置から上方に伸びて形成さ
れた半導体装置においても、水平部の上面に突出部を形
成することで最終的に得られるキャパシタの容量を増大
させることが可能となり、安定した電気特性の半導体装
置を得ることが可能となる。
【００７３】さらに、キャパシタの上部電極と対向する
下部電極の表面を粗面化することにより、この段差が対
向電極である上部電極の表面にも段差が及んだ状態とな
り、結果的にキャパシタの対向電極面積を増大させ、容
量を増大させることが可能となり、安定した電気特性の
半導体装置を得ることが可能となる。
【００７４】さらに、この発明による半導体装置の製造
方法では、キャパシタの下部電極の接続部を層間絶縁膜
内に埋設した状態に形成し、さらに層間絶縁膜上面に導
電物質を積層後、マスクパターンを形成し、これをエッ
チングマスクとして導電物質を異方性エッチングして水
平部を形成し、さらに層間絶縁膜に対して異方性エッチ
ングを行い、溝を形成する。このマスクパターンの側断
面に沿った断面に付着するように下部電極の直立部を形
成するため、直立部は水平部の上方及び下方に向かって
伸びるように形成される。このような製造方法では、１
つのマスクパターンを用いて導電物質及び層間絶縁膜を
順次エッチングでき、広い表面積を有する直立部を形成
でき、最終的に、効果的にキャパシタの容量を増大する
ことができ、少ない製造工程で、より安定した電気特性
の半導体装置を形成することが可能となる。
【００７５】また、この発明による半導体装置の製造方
法では、キャパシタの下部電極の水平部を上記の製造方
法と同様の方法で形成した後、同じマスクパターンを用
いて等方性エッチングを行い、層間絶縁膜表面の、水平
部の下面の内、端部近傍に位置する部分をエッチング除
去する。この水平部下部に生じた空間にも次工程で導電
物質が埋設され、さらに、マスクパターンと水平部及び
層間絶縁膜の断面に直立部が付着して形成される。よっ
て、直立部と水平部との接触面積は水平部下面と直立部
の接触する面積分が増大し、水平部と直立部の接続抵抗
を低減でき、最終的に良好な電気特性の半導体装置を得
ることが可能になる。また上記の製造方法の場合と同様
に、下部電極形成の際に用いるマスクパターンを共通に
用いて、順次異なる物質をエッチングすることが可能で
あり、製造工程を増大させることなく効果的にキャパシ
タの容量を増大させることが可能になる。
【図面の簡単な説明】
【図１】 この発明による実施の形態１を示す断面図で
ある。
【図２】 この発明による実施の形態１の製造フローを
示す図である。
【図３】 この発明による実施の形態１の製造フローを
示す図である。
【図４】 この発明による実施の形態１の製造フローを
示す図である。
【図５】 この発明による実施の形態１の製造フローを
示す図である。
【図６】 この発明による実施の形態１の製造フローを
示す図である。
【図７】 この発明による実施の形態２を示す断面図で
ある。
【図８】 この発明による実施の形態２の製造フローを
示す図である。
【図９】 この発明による実施の形態２の製造フローを
示す図である。
【図１０】 この発明による実施の形態２の製造フロー
を示す図である。
【図１１】 この発明による実施の形態３を示す断面図
である。
【図１２】 この発明による実施の形態３を示す平面図
である。
【図１３】 この発明による実施の形態３の製造フロー
を示す図である。
【図１４】 この発明による実施の形態３の製造フロー
を示す図である。
【図１５】 この発明による実施の形態３の製造フロー
を示す図である。
【図１６】 この発明による実施の形態３の製造フロー
を示す図である。
【図１７】 この発明による実施の形態３の製造フロー
を示す図である。
【図１８】 この発明による実施の形態３の製造フロー
を示す図である。
【図１９】 この発明による実施の形態３の製造フロー
を示す図である。
【図２０】 この発明による実施の形態３を示す平面図
である。
【図２１】 この発明による実施の形態３を示す平面図
である。
【図２２】 この発明による実施の形態３を示す平面図
である。
【図２３】 この発明による実施の形態４を示す断面図
である。
【図２４】 この発明による実施の形態５を示す断面図
である。
【図２５】 従来の技術を示す図である。
【符号の説明】
１．半導体基板 ２．素子分離絶縁膜 ３．ソース／ドレイン領域 ４．チャネル領域 ５．ゲート絶縁膜 ６．ワード線 ７．第一の層間絶縁膜 ８．ビット線 ９．ビット線コンタクト １０．第二の層間絶縁膜 ９ａ、１０ａ．コンタクトホール １１、２１、２６、３３、３６．キャパシタ １２ａ、２２ａ、２７ａ．接続部 １２ｂ、２２ｂ、２７ｂ、３７．平面部 １２ｃ、２２ｃ、２７ｄ、３４、３８．直立部 １３、２３、２８、３５、３９．下部電極 １４．誘電体膜 １５．上部電極 １６．第三の層間絶縁膜 １７．上層配線 １８、２０、２５、２９、２９ａ、３２．導電物質 １９、２４、３０、３１ａ．マスクパターン ２７ｃ、２７ｅ、２７ｆ、２７ｇ．突出部 ３１．ＢＰＳＧ膜

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の一主面に形成された導電領
    域、上記半導体基板の一主面上に積層された層間絶縁膜
    内に埋設して柱状に形成され、上記導電領域に接する接
    続部、上記接続部の上部に接し、上記層間絶縁膜表面に
    広がりを持つ水平部、上記水平部の外周を取り囲んで接
    し、一定方向に伸びた状態に形成された直立部、上記直
    立部及び上記水平部を含む下部電極の表面に積層された
    誘電体膜、上記誘電体膜の表面に積層された上部電極を
    含み、上記直立部は、上記水平部の外周から上方に伸び
    た部分と上記層間絶縁膜内に上記水平部の外周から下に
    向かって形成された断面に付着して形成された部分を含
    むことを特徴とする半導体装置。
  2. 【請求項２】 直立部の高さの中間位置近傍と水平部の
    端部とが接することを特徴とする請求項１記載の半導体
    装置。
  3. 【請求項３】 半導体基板の一主面に形成された導電領
    域、上記半導体基板の一主面上に積層された層間絶縁膜
    内に埋設して柱状に形成され、上記導電領域に接する接
    続部、上記接続部の上部に接し、水平方向に広がりを持
    つ水平部、上記水平部の外周を取り囲み、上方及び下方
    に伸びた状態に形成された直立部、上記直立部及び上記
    水平部を含む下部電極の表面に積層された誘電体膜、上
    記誘電体膜の表面に積層された上部電極を含み、上記下
    部電極を構成する上記直立部は上記水平部の下面に部分
    的に密着した状態であることを特徴とする半導体装置。
  4. 【請求項４】 水平部の下面に部分的に密着し、上記水
    平部の外周を取り囲んで接し、上方及び下方に伸びた状
    態に形成された直立部は一体構造であることを特徴とす
    る請求項３記載の半導体装置。
  5. 【請求項５】 下部電極は水平部の上面に接して上方に
    伸びる突出部を有することを特徴とする請求項１若しく
    は３のいずれか一項記載の半導体装置。
  6. 【請求項６】 少なくとも突出部と水平部は一体構造と
    して形成されたことを特徴とする請求項５記載の半導体
    装置。
  7. 【請求項７】 半導体基板の一主面に形成された導電領
    域、上記半導体基板の一主面上に積層された層間絶縁膜
    内に埋設して柱状に形成され、上記導電領域に接する接
    続部と、上記接続部の上部に接し水平方向に広がりを持
    つ水平部と、上記水平部の外周を取り囲んで接し、上方
    に伸びた状態に形成された直立部と、上記水平部の上面
    に接して上方に伸びる突出部とを含む下部電極、上記下
    部電極の表面に積層された誘電体膜、上記誘電体膜の表
    面に積層された上部電極を含むことを特徴とする半導体
    装置。
  8. 【請求項８】 上部電極と対向する下部電極の表面は粗
    面化された状態であることを特徴とする請求項１、３、
    ５、７のいずれか一項記載の半導体装置。
  9. 【請求項９】 一主面に導電領域を有する半導体基板上
    に層間絶縁膜を積層し、上記層間絶縁膜の上面から上記
    導電領域の上面にかけて開口部を形成する工程、上記開
    口部内に第一の導電物質を埋設し、接続部を形成し、上
    記層間絶縁膜の上面に第二の導電物質を積層する工程、
    上記第二の導電物質上にエッチングマスクを形成する工
    程、上記エッチングマスクを用いて異方性エッチングを
    行い、上記第二の導電物質を水平方向に広がる板状にパ
    ターニングして水平部を形成し、上記層間絶縁膜に対し
    ても異方性エッチングを行い、上記エッチングマスクが
    覆った領域以外の領域をエッチングする工程、上記層間
    絶縁膜、上記水平部、上記エッチングマスクの露出した
    表面上に第三の導電物質を積層後、この第三の導電物質
    に対して異方性エッチングを行い、上記層間絶縁膜、上
    記水平部及び上記エッチングマスクの側断面に付着した
    状態の直立部をパターニングし、上記接続部、上記第二
    の導電膜、上記直立部分からなる下部電極を形成する工
    程、上記エッチングマスクを除去し、露出した上記下部
    電極の表面に誘電体膜を積層する工程、上記誘電体膜の
    表面に上部電極となる第四の導電物質を積層する工程を
    含み、上記直立部は上記水平部の下面よりもさらに下方
    に伸びた状態に形成することを特徴とする半導体装置の
    製造方法。
  10. 【請求項１０】 一主面に導電領域を有する半導体基板
    上に層間絶縁膜を積層し、上記層間絶縁膜の上面から上
    記導電領域の上面にかけて開口部を形成する工程、上記
    開口部内に第一の導電物質を埋設し、接続部を形成し、
    上記層間絶縁膜の上面に第二の導電物質を積層する工
    程、上記第二の導電物質上にエッチングマスクを形成す
    る工程、上記エッチングマスクを用いて異方性エッチン
    グを行い、上記第二の導電物質を水平方向に広がる板状
    にパターニングして水平部を形成する工程、上記エッチ
    ングマスクを用いて上記層間絶縁膜に対して等方性エッ
    チングを行い、少なくとも上記水平部端部近傍であり、
    下方に位置する上記層間絶縁膜及び上記エッチングマス
    クが覆った領域以外の上記層間絶縁膜をエッチングする
    工程、上記層間絶縁膜、上記水平部、上記エッチングマ
    スクの露出した表面上に第三の導電物質を積層後、この
    第三の導電物質に対して異方性エッチングを行い、上記
    層間絶縁膜、上記水平部及び上記エッチングマスクの側
    断面に付着した状態の直立部をパターニングし、上記接
    続部、上記第二の導電膜、上記直立部分からなる下部電
    極を形成する工程、上記エッチングマスクを除去し、露
    出した上記下部電極の表面に誘電体膜を積層する工程、
    上記誘電体膜の表面に上部電極となる第四の導電物質を
    積層する工程を含み、上記直立部は上記水平部の下面か
    ら下方に伸び、上記水平部の下面に部分的に密着した状
    態となるように形成されることを特徴とする半導体装置
    の製造方法。
JP8211513A 1996-08-09 1996-08-09 半導体装置及びその製造方法 Pending JPH1056151A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP8211513A JPH1056151A (ja) 1996-08-09 1996-08-09 半導体装置及びその製造方法
TW086108151A TW382145B (en) 1996-08-09 1997-06-12 Semiconductor device and manufacturing method thereof
DE19730346A DE19730346A1 (de) 1996-08-09 1997-07-15 Halbleitervorrichtung mit einer großen Kapazität und dessen Herstellungsverfahren
KR19970036334A KR19980018255A (ja) 1996-08-09 1997-07-31

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8211513A JPH1056151A (ja) 1996-08-09 1996-08-09 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JPH1056151A true JPH1056151A (ja) 1998-02-24

Family

ID=16607169

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8211513A Pending JPH1056151A (ja) 1996-08-09 1996-08-09 半導体装置及びその製造方法

Country Status (4)

Country Link
JP (1) JPH1056151A (ja)
KR (1) KR19980018255A (ja)
DE (1) DE19730346A1 (ja)
TW (1) TW382145B (ja)

Also Published As

Publication number Publication date
DE19730346A1 (de) 1998-02-12
TW382145B (en) 2000-02-11
KR19980018255A (ja) 1998-06-05

Similar Documents

Publication Publication Date Title
KR100259491B1 (ko) 자성 토너, 장치 유닛 및 화상 형성 방법
JPH1140772A (ja) 半導体装置及びその製造方法
JPH0821695B2 (ja) 高集積半導体メモリ装置及びその製造方法
TWI232002B (en) Integrated metal-insulator-metal capacitor and metal gate transistor
US20030054607A1 (en) Capacitor under bitline (CUB) memory cell structure with reduced parasitic capacitance
JP2001308203A (ja) チャネルアクセストランジスタおよび積層型蓄積キャパシタを備えた垂直ｄｒａｍ装置および関連方法
JP2001168285A (ja) 半導体装置およびその製造方法
JP2917912B2 (ja) 半導体記憶装置およびその製造方法
JPH10125872A (ja) Ｄｒａｍセルの構造及びその製造方法
US20080020539A1 (en) Dynamic random access memory and fabrication method thereof
JPH0629463A (ja) 半導体素子の製造方法
US5536671A (en) Method for fabricating capacitor of a semiconductor device
JP3298553B2 (ja) 半導体装置の蓄積容量部の形成方法
JPH11121716A (ja) 半導体装置及びその製造方法
JP2002190580A (ja) 半導体装置およびその製造方法
JPH1056151A (ja) 半導体装置及びその製造方法
JPH05211312A (ja) Ｄｒａｍセルの製造方法
JPH1098163A (ja) 半導体記憶装置のキャパシタ構造及びその形成方法
JPH10294441A (ja) 半導体記憶装置
JP3271612B2 (ja) 蓄積容量部の製造方法
JP2001102546A (ja) 半導体記憶装置及びその製造方法
JP2969789B2 (ja) 半導体記憶装置の製造方法
JPH03286564A (ja) 半導体装置及びその製造方法
JPH03232271A (ja) 円筒形積層キャパシターを備える半導体素子および製造方法
KR940006677B1 (ko) 반도체 메모리 장치의 캐패시터 제조방법