JPH103798A - 冗長デコード回路 - Google Patents

冗長デコード回路

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JPH103798A
JPH103798A JP8175618A JP17561896A JPH103798A JP H103798 A JPH103798 A JP H103798A JP 8175618 A JP8175618 A JP 8175618A JP 17561896 A JP17561896 A JP 17561896A JP H103798 A JPH103798 A JP H103798A
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Abstract

(57)【要約】 【課題】カラム選択線を選択するためのプリデコード信
号が確定するには、プリデコードプリアドレスが生成さ
れたのち冗長デコーダによる判定信号が生成されるまで
の時間を必要としているという問題点を解消した冗長デ
コーダの提供。 【解決手段】多重選択する２つのアドレスの最初に読み
出されるべきアドレス信号とバースト長を示す情報を受
けて同時に読み出すべき次のアドレス信号に対する被置
換アドレスの判定を可能とする手段を備え、この手段に
は予め用意されたアドレスの下位ビットの組み合わせ論
理をバースト長を示す信号により切り換える。それぞれ
のアドレスが被置換アドレスであるかどうかは、最初に
読み出されるべきアドレス信号により判定され、冗長デ
コーダによる判定信号が生成されるまでの時間を短縮す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、冗長デコーダ回路
に関し、特に多ビットプリフェッチによる連続アクセス
を行うメモリ選択回路に対する冗長デコーダ回路に関す
る。
【０００２】
【従来の技術】近年、ＣＰＵの動作速度はめざましい勢
いで向上している。一方でＤＲＡＭ（ダイナミックラン
ダムアクセスメモリ）等の主記憶装置の動作速度はＣＰ
Ｕの動作速度よりも遅いため、ＣＰＵと主記憶装置との
間に高速メモリであるキャッシュメモリを挿入する方式
が一般に用いられている。キャッシュメモリを用いた場
合、ヒット率は例えば９０％程度まで可能であるので、
ＣＰＵが主記憶装置アクセスしなければならない割合、
ミスヒット率は１０％程度となり高速な命令の読み出し
が可能となる。
【０００３】一方、このような高いヒット率が実現され
るのは、使用した命令が格納されたアドレスの近辺に格
納された命令は、その後すぐに使用する確率が高いとい
う経験則に基づき、現在必要とされる命令を最初に読み
出した後に、連続してそのアドレスの下位数ビットのみ
が異なるアドレスに格納された命令をも読み出して、こ
れらをまとめてキャッシュメモリに格納するようにして
していることによる。このため、キャッシュメモリを用
いる場合、主記憶装置は上記のようなアクセス、すなわ
ち、まず必要とするデータを最初に出力し、つづいてそ
のデータの格納されたアドレスの下位数ビットのみが異
なるアドレスのデータを連続して出力することを可能と
した構成のものが必要とされる。
【０００４】従来、このような連続アクセスを行うもの
として、ＤＲＡＭにおけるニブルモードアクセス、ある
いは２ビットプリフェッチによる連続アクセスがある。
しかしながら、これらの方式は、データのラッチ回路や
バスを多く必要とし、また奇数アドレスからのシーケン
シャルアクセスが困難であるというような問題点を有し
ている。
【０００５】そこで、例えば特開平６−１４６３４９号
公報に提案されるような、ｎビットプリフェッチによる
連続アクセスを行うメモリ選択回路において、１回の出
力タイミングで出力するデータのアドレスのみを選択す
るカラム選択線を多重選択する手段を有する方式が用い
られている。
【０００６】この方式では、入力アドレスおよび連続し
て出力するデータの長さ（「バースト長」という）を示
す情報を受けて、入力アドレスに対応するカラム選択線
と、続けて出力すべきデータのアドレスに対応するカラ
ム選択線とを同時に多重選択するものである。
【０００７】このように、この従来の方式では、１本の
カラム選択線は１回の出力タイミングで出力するデータ
のアドレスのみを選択し、これを複数同時に選択してい
るので、出力するデータを複数回にわけて読み出すプリ
フェッチ方式を用いた場合でも、プリフェッチするデー
タの組み合わせは任意であり、出力する順番に制限がな
くなる。このため、バスやラッチ回路を増やすことな
く、奇数アドレスからのシーケンシャルアクセスが可能
になる。
【０００８】以下、この方式について説明する。
【０００９】この方式のメモリ選択回路は、カラムアド
レスの下位ビットをデコードするプリフェッチプリデコ
ーダを備え、このプリフェッチプリデコーダはアドレス
の他にバースト長を示す情報を受けて、これらをもと
に、アドレスの２つのビットがアクティブレベルとなる
プリデコードアドレスをカラムデコーダに供給する。カ
ラムデコーダは、プリデコードアドレスとカラムアドレ
スの残りの上位ビットを受けて、同時に読み出すべきメ
モリセルにつながる２本のカラム選択線（「ＣＳＬ」と
いう）を同時に選択し、これにより２出力分のデータを
同時に読み出している。
【００１０】図１１は、この従来方式のメモリの全体を
示す図であり、図中、１０００は１６Ｍ（メガ）ＤＲＡ
Ｍの全体図で、半導体チップ上に集積されている。１０
１は１６Ｍビットのメモリセルアレイであり、４０９６
本のワード線と５１２本のＣＳＬ（ＣＳＬ０〜ＣＳＬ５
１１）を持つ。したがって、１アドレスは８個のメモリ
セルに対応するので、１入出力（データ幅）は８ビット
である。
【００１１】１０２はアドレスバッファ、１０３はロウ
デコーダである。１００４はプリフェッチプリデコーダ
であり、ＣＳＬの多重選択を制御する。１０５はプリデ
コーダ、１０６はカラムデコーダである。１０７はクロ
ックジェネレータであり、外部からの信号を受け、プリ
フェッチプリデコーダ１００４等のタイミングを制御す
る信号を発生している。１０８はＩ／Ｏスイッチ、１０
９は出力バッファ、１１１はラッチ回路である。
【００１２】図１１に示した１６ＭＤＲＡＭについて読
み出し動作を例に説明する。まず、外部から与えられる
入力アドレスＡ０〜Ａ１１を受けたアドレスバッファ１
０２は、ロウアドレスとしてＡ０〜Ａ１１をロウデコー
ダ１０３に供給し、カラムアドレスとしてＡ０〜Ａ８を
プリフェッチプリデコーダ１００４に供給する。
【００１３】ロウアドレスＡ０〜Ａ１１を受けたロウデ
コーダ１０３はこれをデコードし、４０９６本あるワー
ド線の１本を選択する。一方、カラムアドレスＡ０〜Ａ
８を受けたプリフェッチプリデコーダ１００４は、カラ
ムアドレスの上位ビットであるＹＡＤ３〜ＹＡＤ８をプ
リデコーダ１０５に供給すると共に、下位ビットである
Ａ０〜Ａ２をプリデコードし、プリデコードアドレスＹ
０〜Ｙ７として出力する。
【００１４】プリフェッチプリデコーダ１００４の動作
は、クロックジェネレータ１０７からの信号ＬＯＡＤ
０、ＬＯＡＤ１、ＬＯＡＤ２、およびＣＯＵＮＴ、ＣＯ
ＵＮＴ２によって制御されている。
【００１５】ここで、ＬＯＡＤ０信号は、クロックジェ
ネレータ１０７にて、外部からのクロック信号ＣＬＫの
立ち上がりに応答して発生される信号であり、ＬＯＡＤ
１、ＬＯＡＤ２信号は外部から与えられる信号が読み出
し、または書き込みコマンドである場合に、クロック信
号ＣＬＫに同期して発生される信号である。
【００１６】また、ＣＯＵＮＴ、ＣＯＵＮＴ２信号は、
ＬＯＡＤ１、ＬＯＡＤ２信号が発生した後、バースト長
に応じて発生される信号である。なお、クロックジェネ
レータ１０７からはさらに他の制御信号も出力されてい
るが、これらは本発明に直接関わるものでないためその
説明は省略する。
【００１７】プリデコーダ１０５からのデコード出力お
よびプリフェッチプリデコーダ１００４からのプリデコ
ードアドレスは、ともにカラムデコーダ１０６に供給さ
れ、これらによりカラム選択線ＣＳＬが選択される。
【００１８】プリフェッチプリデコーダ１００４には、
バースト長を示すバースト信号Ｂ４、Ｂ８がさらに供給
されており、プリフェッチプリデコーダ１００４はこれ
らバースト信号にもとづき、入力アドレスに対応するア
ドレスと、次に出力すべきデータに相当するアドレスと
が選択されるように、アドレスの２つのビットがアクテ
ィブレベルであるプリデコードアドレスを出力する。こ
のため、カラムデコーダ１０６はプリデコーダ１０５か
らのデコード出力と、アドレスの２つのビットがアクテ
ィブレベルであるプリデコードアドレスとを受けること
により、ＣＳＬを２本同時に選択することになる。
【００１９】偶数アドレス冗長デコーダ１１１２および
奇数アドレス冗長デコーダ１１１３は、選択されたアド
レスのメモリセルに欠陥がある場合、冗長メモリに置き
換えるための回路である。
【００２０】各冗長デコーダは、例えばヒューズトリミ
ングによりプログラミングされており、入力するアドレ
ス信号が被置換アドレスであるか否かを判定し、被置換
アドレスである場合には、ＣＳＬの選択を禁止する信号
ＲＥＤ０、ＲＥＤ１を発生し、一方、冗長セルを選択す
る冗長カラム選択線ＲＹＳ０、ＲＹＳ１を活性化する。
【００２１】各冗長デコーダには、カラムアドレスの上
位ビットであるＹＡＤ３〜ＹＡＤ８とプリフェッチプリ
デコーダ１００４により下位ビットであるＡ０〜Ａ２を
プリデコードしたプリデコードプリアドレスＹ０Ｐ〜Ｙ
７Ｐが入力される。但し、偶数アドレス冗長デコーダ１
１１２には、偶数プリデコードプリアドレスＹ０Ｐ、Ｙ
２Ｐ、Ｙ４Ｐ、Ｙ６Ｐが、奇数アドレス冗長デコーダ１
１１３には奇数プリデコードプリアドレスＹ１Ｐ、Ｙ３
Ｐ、Ｙ５Ｐ、Ｙ７Ｐが入力される。
【００２２】カラム選択線ＣＳＬは、前述のように、そ
れぞれが８個のメモリセルに接続されているため、これ
が２本同時に選択されることにより、１６個のメモリセ
ルが同時に読み出されることになる。
【００２３】これら同時に読み出された１６ビットのデ
ータは、すべてラッチ回路１１１にラッチされ、Ｉ／Ｏ
スイッチ１０８に供給される。
【００２４】さらに、プリフェッチプリデコーダ１００
４からは、２本同時に選択されたＣＳＬのうち、どちら
のＣＳＬにつながるセルを読み出すのかを示す信号ＣＩ
Ｏが、Ｉ／Ｏスイッチ１０８に供給されており、この信
号ＣＩＯにも基づいて、ラッチ回路１１１にラッチされ
たデータのうち、一方のＣＳＬにつながるメモリセルの
データを出力バッファ１０９に出力し、信号ＣＩＯの変
化に応答して、他方のＣＳＬにつながるメモリセルのデ
ータを出力バッファ１０９に出力する。
【００２５】ここで、冗長カラム選択線ＲＹＳ０、ＲＹ
Ｓ１が、活性化の禁止されたＣＳＬの代わりに選択され
た場合にも、同様に、セルデータを読み出す。
【００２６】出力バッファ１０９に供給されたデータ
は、１６ＭＤＲＡＭの出力データＤ０〜Ｄ７として外部
に出力される。そして、これらのデータが出力されてい
る間に、クロックジェネレータ１０７からのＣＯＵＮＴ
２信号によりプリデコードアドレスが変化し、ＣＳＬの
選択が変えられ、さらに他のデータがアクセスされる。
【００２７】以上が１６ＭＤＲＡＭの動作の概要である
が、以下に各部の構成および動作をさらに詳細に説明す
る。
【００２８】図１０は、プリフェッチプリデコーダ１０
０４の内部を詳細に示す図である。プリフェッチプリデ
コーダ１００４は、アドレスラッチジェネレータブロッ
ク２８０と、プリデコードクロック２９０と、からな
る。
【００２９】アドレスラッチジェネレータブロック２８
０は、カラムアドレスＡ０〜Ａ８を受けて、そのうちの
下位ビットＡ０〜Ａ２から内部アドレス信号ＹＡＤ０〜
ＹＡＤ２を、Ａ３〜Ａ８から内部アドレス信号ＹＡＤ３
〜ＹＡＤ８を生成する。なお、図１０においてＡｉはＡ
３〜Ａ８を示している。
【００３０】プリデコードブロック２９０は、内部アド
レス信号ＹＡＤ０〜ＹＡＤ２を受けてプリデコードアド
レスＹ０〜Ｙ７およびプリデコードプリアドレスＹ０Ｐ
〜Ｙ７Ｐを生成する。図１０において、６００〜６０２
はそれぞれラッチ回路、６０３は選択信号生成回路であ
る。
【００３１】ラッチ回路６００は、９つのラッチ回路６
００−０〜６００−８からなるが、図１０では、それぞ
れカラムアドレスＡ３〜Ａ８を受けるラッチ回路６００
−３〜６００−８については参照符号６００−ｉとして
まとめて示している。同様に、ラッチ回路６０１は、９
つのラッチ回路６０１−０〜６０１−８からなるが、ラ
ッチ回路６０１−３〜６０１−８については６０１−ｉ
としてまとめて示している。
【００３２】ラッチ回路６００、６０１、６０２は、そ
れぞれ、ＬＯＡＤ０信号、ＬＯＡＤ１信号、ＬＯＡＤ２
信号がアクティブレベルとなるとデータを取り込む。
【００３３】ラッチ回路６０２−１、６０２−２にはＣ
ＯＵＮＴ２信号が供給されており、内蔵するカウンター
回路がＣＯＵＮＴ２信号に応答してＬＯＡＤ２信号のア
クティブレベルに応答して取り込んだＡ１、Ａ２のデー
タをカウントアップする。
【００３４】バースト信号Ｂ８は、“１”（ハイレベ
ル）のときにバースト長が「８」であることを示す信号
である。ラッチ回路６０２−１から６０２−２、すなわ
ちＡ１からＡ２への桁上げはバースト信号Ｂ８が“１”
（ハイレベル）のときに、ラッチ回路６０２−１の出力
信号ＩＮＴ１との論理に従って行われる。
【００３５】同様に、バースト信号Ｂ４は、“１”（ハ
イレベル）のときにバースト長が「４」であることを示
す信号である。バースト信号Ｂ４およびＢ８がともに
“０”（ロウレベル）であるときは、バースト長が
「２」であることを示している。
【００３６】ＣＯＵＮＴ信号は選択信号生成回路６０３
に供給されており、選択信号生成回路６０３に格納され
たデータは、ＣＯＵＮＴ信号がアクティブとなる毎に反
転する。
【００３７】図１４は、カラムデコーダ１０６の構成の
示す図である。カラムデコーダ１０６は６４個のスイッ
チ回路１０６−０〜１０６−６３からなり、それぞれの
スイッチ回路にはプリフェッチプリデコーダ１００４か
らのプリデコードアドレスＹ０〜Ｙ７が共通に供給され
ている。さらに、それぞれのスイッチ回路にはプリデコ
ーダ１０５からのデコード出力が供給されている。
【００３８】図１７は、プリデコーダ１０５の一部を示
す図であり、図において、ＹＡＤＸおよびＹＡＤＹはカ
ラムアドレスＹＡＤ３およびＹＡＤ４、またはカラムア
ドレスＹＡＤ５およびＹＡＤ６、またはカラムアドレス
ＹＡＤ７およびＹＡＤ８である。これら３組のカラムア
ドレスはそれぞれデコードされて、図示のとおり、ＡＸ
０ＡＹ０、ＡＸ１ＡＹ０、ＡＸ０ＡＹ１、ＡＸ１ＡＹ１
となる。これらのデコード信号がカラムデコーダ１０６
に、図１４に示すように入力され、カラムデコーダ１０
６はこのデコード信号と、プリデコードアドレスＹ０〜
Ｙ７とを受けて、カラム選択信号ＣＳＬを選択する。
【００３９】また、図１５は、カラムデコーダ１０６を
構成するスイッチ回路のひとつ１０６−ｋの回路構成を
示したものである。図１５において、１５００〜１５０
３、１５０７はそれぞれＰチャネルのＭＯＳトランジス
タ、１５０４〜１５０６、１５０８、１５０９はそれぞ
れＮチャネルのＭＯＳトランジスタである。
【００４０】スイッチ回路１０６−ｋに入力される、プ
リデコーダ１０５からのデコード出力Ａ３ｘＡ４ｙ、Ａ
５ｘＡ６ｙ、Ａ７ｘＡ８ｙは、それぞれトランジスタ１
５０２と１５０４、１５０１と１５０５、１５００と１
５０６のゲートに入力されている。このため、これらデ
コード出力Ａ３ｘＡ４ｙ、Ａ５ｘＡ６ｙ、Ａ７ｘＡ８ｙ
がすべて“１”（ハイレベル）となると、Ｎチャネルの
ＭＯＳトランジスタ１５０４〜１５０６が共にオン状態
となり、接点１５３０の電位がＶＳＳ（０）となる。
【００４１】これにより、入力されるプリデコードアド
レスＹ０〜Ｙ７は、バッファ回路１５２１−０〜１５２
１−７を介してＣＳＬとして出力することとなる。
【００４２】デコード出力Ａ３ｘＡ４ｙ、Ａ５ｘＡ６
ｙ、Ａ７ｘＡ８ｙの少なくともひとつが“０”（ローレ
ベル）であれば、バッファ回路１５２１−０〜１５２１
−７は常に“０”を出力する。
【００４３】図１２は、偶数アドレス冗長デコーダ１１
１２の回路構成を示す図である。偶数アドレス冗長デコ
ーダ１１１２では、偶数のアドレスすなわちカラムアド
レスの最下位ビットＹＡＤ０の論理値が“０”である被
置換アドレスに対するプログラミングがなされる。
【００４４】図１２において、１２００−０〜１２００
−１５はヒューズ素子でレーザトリミングにより切断さ
れ、被置換アドレスがプログラミングされる。
【００４５】このうち、１２００−４〜１２００−１５
はカラムアドレスの上位ビットであるＹＡＤ３〜ＹＡＤ
８に対するプログラミング用のヒューズである。各ヒュ
ーズ１２００−４〜１２００−１５は、それぞれのアド
レス信号、あるいはその反転信号がゲート端子に供給さ
れるｎチャネルＭＯＳトランジスタ１２０１−４〜１２
０１−１５のドレイン端子に接続し、たとえば被置換ア
ドレスのＹＡＤ３に対するアドレス論理値が“１”であ
る場合にはヒューズ１２００−５を、アドレス論理値が
“０”である場合にはヒューズ１２００−４を切断す
る。同様にして、ＹＡＤ４〜ＹＡＤ８までのアドレスが
プログラミングされる。
【００４６】１２００−０〜１２００−３はカラムアド
レスの下位ビットであるＹＡＤ０〜ＹＡＤ２に対するプ
ログラミング用のヒューズである。各ヒューズはそれぞ
れプリフェッチプリデコーダ１００４からのプリデコー
ドプリアドレスＹ０Ｐ、Ｙ２Ｐ、Ｙ４Ｐ、Ｙ６Ｐがゲー
ト端子に供給されるｎチャネルＭＯＳトランジスタ１２
０１−０〜１２０１−３のドレイン端子に接続し、たと
えば被置換アドレスのカラムアドレスの下位ビットがＹ
０Ｐに対応する場合には、ヒューズ１２０１−０を切断
する。同様にＹ２Ｐ、Ｙ４Ｐ、Ｙ６Ｐに対応するアドレ
スがプログラミングされる。
【００４７】信号ＰＲＥは内部アドレス信号の変化に応
じてクロックジェネレータ１０７から発生されるプリチ
ャージ信号であり、アクティブレベルはロウレベルでＰ
チャネルＭＯＳトランジスタ１２１９をオンさせ、新た
なカラムアドレス信号ＹＡＤ０〜ＹＡＤ８の入力に対し
て被置換アドレスであるかどうかの判定動作を行う。
【００４８】偶数アドレス冗長デコーダ１１１２に入力
したアドレス信号ＹＡＤ３〜ＹＡＤ８、およびプリデコ
ードプリアドレスＹ０Ｐ、Ｙ２Ｐ、Ｙ４Ｐ、Ｙ６Ｐが被
置換アドレスと一致した場合には、それぞれのアドレス
ビットの論理値に相当するフェーズが切断されているた
め、節点１２２０を放電する電流経路がオフする。
【００４９】したがって、信号ＰＲＥにより節点１２２
０が充電され、ハイレベルとなりＣＳＬの選択を禁止す
る信号ＲＥＤ０をロウレベルとし、一方、冗長セルを選
択する冗長カラム選択線ＲＹＳ０をハイレベルとする。
【００５０】被置換アドレスと一致しない場合には、い
ずれかのアドレスビットに対するヒューズが切断されて
いないので、節点１２２０を放電する電流経路がオンし
ている。したがって、信号ＰＲＥにより節点１２２０が
充電されても節点１２２０のレベルがロウレベルとな
り、ＣＳＬの選択を禁止する信号ＲＥＤ０はハイレベル
となり、一方、冗長セルを選択する冗長カラム選択線Ｒ
ＹＳ０はロウレベルとなる。
【００５１】図１３は、奇数アドレス冗長デコーダ１１
１３の回路構成を示す図である。奇数アドレス冗長デコ
ーダ１１１３では、奇数のアドレスすなわちカラムアド
レスの最下位ビットＹＡＤ０の論理値が“１”である被
置換アドレスに対するプログラミングが同様になされ、
ＣＳＬの選択を禁止する信号ＲＥＤ１と、冗長セルを選
択する冗長カラム選択線ＲＹＳ１を制御する。
【００５２】図１６は、カラム選択線ＣＳＬ、冗長カラ
ム選択線ＲＹＳ０、ＲＹＳ１とビット線との接続関係を
示す図である。図示のとおり、それぞれのＣＳＬは一つ
のビット線対にのみ接続されている。また、１６００、
１６０１はＩ／Ｏバス対であり、隣り合うビット線は互
いに異なるＩ／Ｏバス対に接続されていることが分か
る。
【００５３】すなわち、２ビットプリフェッチを行うの
で、同時に選択される２本のビット線対はＩ／Ｏバス対
１６００に接続されたものとＩ／Ｏバス対１６０１に接
続されたものであり、このように２本のビット線対が選
択されて２ビットのデータがデータラッチ回路１１１に
ラッチされる。
【００５４】冗長カラム選択線ＲＹＳ０、ＲＹＳ１は、
図１６に示すとおり、それぞれひとつのビット線対にの
み接続され、互いに異なるＩ／Ｏバス対に接続されてい
る。図１６においては、ＣＳＬ８ｋ、ＣＳＬ８ｋ＋２、
ＣＳＬ８ｋ＋４、ＣＳＬ８ｋ＋６に対する冗長カラム選
択線がＲＹＳ０であり、ＣＳＬ８ｋ＋１、ＣＳＬ８ｋ＋
３、ＣＳＬ８ｋ＋５、ＣＳＬ８ｋ＋７に対する冗長カラ
ム選択線がＲＹＳ１とされている。なお、実際には、デ
ータ幅は「８」で入出力端子が８つある。図１６には、
Ｉ／Ｏバス対が２対（１６００、１６０１）だけが示さ
れているが、これは１入出力端子分であり、実際にはＩ
／Ｏバス対は１６対あることになる。また図１６では、
ＣＳＬはひとつのビット線対にのみ接続されているが、
他の入出力端子につながるビット線、すなわち他のＩ／
Ｏバス対につながるビット線にも接続されているので、
実際は８対のビット線に接続されていることになる。
【００５５】再び図１０に戻って、プリフェッチプリデ
コーダ１００４の動作を中心として、入力されるアドレ
スＡ２、Ａ１、Ａ０がそれぞれ“０”、“１”、“１”
（アドレス＝３）である場合を例に、バースト長が２、
４、８それぞれの場合に分けてさらに具体的に読み出し
動作を説明する。
【００５６】まず、バースト長が「２」である場合を図
１０および図１８のタイミング図を参照して説明する。
【００５７】まず、アドレスバッファ１０２から供給さ
れるカラムアドレスＡ０〜Ａ８はＬＯＡＤ０信号の発生
に応答してラッチ回路６００にラッチされる。すなわち
ラッチ回路６００−２、６００−１、６００−０には、
アドレスＡ２、Ａ１、Ａ０がラッチされ、それぞれ
“０”、“１”、“１”が格納され、内部アドレス信号
ＩＡ２、ＩＡ１、ＩＡ０にそれぞれ“０”、“１”、
“１”が与えられる。
【００５８】その後、外部からＣＳＢ（チップセレク
ト）、ＲＡＳＢ（ロウアドレスストローブ）、ＣＡＳＢ
（カラムアドレスストローブ）、ＷＥＢ（ライトイネー
ブル）信号の組み合わせによるＲＥＡＤコマンドが供給
されると、信号ＬＯＡＤ１、２が発生し（アクティブと
なり）、内部アドレス信号ＩＡ０〜ＩＡｉはＬＯＡＤ１
によりラッチ回路６０１、６０２、６０３にラッチされ
る。
【００５９】図７は、ラッチ回路６０１−０の構成の一
例を示す図である。バースト信号Ｂ４、Ｂ８はともに
“０”であるので、ＯＲゲート７００の出力は“０”
で、ＬＯＡＤ１信号が発生しても、ＹＡＤ０は“０”と
なっている。
【００６０】内部アドレス信号ＩＡ０の論理値“１”
は、ＬＯＡＤ１により、出力ＩＮＴ０に与えられる。Ｉ
ＮＴＡ０の論理値“１”はＬＯＡＤ２により選択信号生
成回路６０３に格納される。
【００６１】図８は、ラッチ回路６０１−１、６０２−
１の構成の一例を示す図である。内部アドレス信号ＩＡ
１の論理値“１”は、ＬＯＡＤ１、ＬＯＡＤ２によりそ
れぞれのラッチ回路に格納され、カラムアドレス信号Ｙ
ＡＤ１に１が与えられる。
【００６２】図９は、ラッチ回路６０１−２、６０２−
２の構成の一例を示す図である。内部アドレス信号ＩＡ
２の論理値“０”は、ＬＯＡＤ１、ＬＯＡＤ２によりそ
れぞれラッチ回路に格納され、カラムアドレス信号ＹＡ
Ｄ２に０が与えられる。
【００６３】図１０に示すプリフェッチプリデコーダに
おいて、６２９、６３０はスイッチを示すが、バースト
信号Ｂ４、Ｂ８はともに“０”であるので、スイッチ６
２９、６３０はともにオフし、節点６３３、６３４はと
もに“１”に固定されている。
【００６４】以上のようにＹＡＤ２、ＹＡＤ１、ＹＡＤ
０にそれぞれ論理値“０”、“１”、“０”が与えられ
るので、プリデコードプリアドレスはＹ２Ｐ、Ｙ３Ｐが
“１”、その他は“０”となる。
【００６５】プリデコードプリアドレスは、偶数アドレ
ス冗長デコーダ１１１２、および奇数アドレス冗長デコ
ーダ１１１３で被置換アドレスであるか否かが判定され
る。
【００６６】その際、被置換アドレスの場合には、前述
したように、カラム選択線ＣＳＬの選択を禁止する信号
ＲＥＤ０、あるいはＲＥＤ１が“０”となり、プリデコ
ードアドレスＹ０、Ｙ２、Ｙ４、Ｙ６、あるいはＹ１、
Ｙ３、Ｙ５、Ｙ７は“１”となる。
【００６７】プリデコードアドレスは“０”がアクティ
ブレベルとされることから、カラム選択線ＣＳＬの選択
が禁止されることになる。
【００６８】一方、被置換アドレスでない場合には、Ｒ
ＥＤ０、ＲＥＤ１は“１”となっているので、プリデコ
ードアドレスＹ２、Ｙ３が“０”で、その他は“１”と
なる。
【００６９】こうして生成されたプリデコードアドレス
により、前述のとおり対応するＣＳＬあるいはＲＹＳ
０、１が２本選択され、１６ビットのデータがラッチ回
路１１１にラッチされ、Ｉ／Ｏスイッチ１０８に供給さ
れる。
【００７０】この時、選択信号ＣＩＯは“１”であるた
め、Ｉ／Ｏスイッチ１０８に供給された１６ビットのデ
ータのうち、プリデコードプリアドレスのＹ３Ｐに対応
するＣＳＬあるいはＲＹＳ１が読み出した８ビットのデ
ータが選択され、出力バッファ１０９に出力される。
【００７１】また、バースト長が「２」の場合は、ＬＯ
ＡＤ１信号が発生した後、クロックジェネレータ１０７
からＣＯＵＮＴ信号がクロックに同期して１回発生す
る。
【００７２】このＣＯＵＮＴ信号の発生により、選択信
号ＣＩＯが反転して“０”となり、プリデコードプリア
ドレスのＹ２Ｐに対応するＣＳＬあるいはＲＹＳ０が読
み出した８ビットのデータが選択され、出力バッファ１
０９に出力される。
【００７３】結局、この場合、カラムアドレスで言え
ば、“…０１１”（＝３）、“…０１０”（＝２）の順
に出力されたことになる。
【００７４】次に、バースト長が「４」である場合を図
１０および図１９のタイミング図を参照して説明する。
この場合には、バースト信号Ｂ４が“１”、Ｂ８が
“０”であるので、図１０のスイッチ６２９、６３１が
オン、スイッチ６３０、６３２がオフしている。
【００７５】図７に示すラッチ回路６０１−０では、バ
ースト信号Ｂ４が“１”であるので、内部アドレス信号
ＩＡ０の論理値“１”がカラムアドレス信号ＹＡＤ０に
与えられる。選択信号生成回路６０３やその他のラッチ
回路にはバースト長が「２」である場合と同じデータが
格納されている。
【００７６】これらにより、プリデコードプリアドレス
はＹ０Ｐ、Ｙ３Ｐが“１”、その他は“０”となる。プ
リデコードプリアドレスはバースト長が「２」である場
合と同様に、偶数アドレス冗長デコーダ１１１２、およ
び奇数アドレス冗長デコーダ１１１３で被置換アドレス
であるかどうかが判定されＲＥＤ０、ＲＥＤ１およびＲ
ＹＳ０、ＲＹＳ１のレベルが供給される。
【００７７】プリデコードアドレスにより読み出された
データは、ラッチ回路１１１にラッチされ、前述のとお
り、Ｉ／Ｏスイッチ１０８に供給される選択信号ＣＩＯ
によって、まずプリデコードプリアドレスＹ３Ｐに対応
するカラム選択線ＣＳＬあるいは冗長カラム選択線ＲＹ
Ｓ１が読み出した８ビットのデータが選択され、出力バ
ッファ１０９に出力される。
【００７８】また、バースト長が「４」の場合は、ＬＯ
ＡＤ１、ＬＯＡＤ２信号が発生した後、クロックジェネ
レータ１０７からＣＯＵＮＴ信号がクロックに同期して
３回発生する。また２クロック後にＣＯＵＮＴ２信号が
１回発生する。
【００７９】まず、ＣＯＵＮＴ信号が１回発生すること
によって、選択信号ＣＩＯが“０”に反転し、プリデコ
ードプリアドレスＹ０Ｐに対応するＣＳＬあるいはＲＹ
Ｓ０が読み出した８ビットのデータへ、出力が切り換え
られる。
【００８０】つづいて、ＣＯＵＮＴ信号とＣＯＵＮＴ２
信号が発生すると、図８に示すラッチ回路６０２−１で
フリップフロップ回路８４０により、ＹＡＤ１の論理値
が反転し“０”が与えられる。
【００８１】図９に示すラッチ回路６０２−２では、バ
ースト信号Ｂ８が“０”であるので、ＡＮＤゲート９２
６の出力が“０”で、ＹＡＤ２の論理値は反転しない。
【００８２】これらにより、プリデコードプリアドレス
はＹ１Ｐ、Ｙ２Ｐが“１”、その他は“０”となる。こ
の時、選択信号ＣＩＯは合計２回反転し、“１”に戻っ
ているので、Ｉ／Ｏスイッチ１０８はプリデコードプリ
アドレスのＹ１Ｐに対応するＣＳＬあるいはＲＹＳ１が
読み出した８ビットのデータを選択し出力する。
【００８３】そして、最後のＣＯＵＮＴ信号が発生する
と、同様にして、選択信号ＣＩＯが“０”に反転し、プ
リデコードプリアドレスＹ２Ｐに対応するＣＳＬあるい
はＲＹＳ０が読み出した８ビットのデータへ、出力が切
り換えられる。
【００８４】まとめると、まず初めにプリデコードプリ
アドレスはＹ０ＰとＹ３Ｐが“１”であり、次のＣＯＵ
ＮＴ２信号が発生すると“１”となるのは、Ｙ１ＰとＹ
２Ｐとなる。
【００８５】これに応じ、出力バッファ１０９へは、ま
ずＹ３Ｐに対応するカラム選択線が読み出したデータが
出力され、ＣＯＵＮＴ信号が発生する毎に、Ｙ０Ｐ、Ｙ
１Ｐ、Ｙ２Ｐに対応するカラム選択線が読み出したデー
タが出力されることになる。
【００８６】したがって、カラムアドレスについていえ
ば、“…０１１”（＝３）、“…０００”（＝０）、
“…００１”（＝１）、“…０１０”（＝２）の順に出
力されたことになる。
【００８７】バースト長が「８」である場合も同様であ
るが、バースト長が「８」である場合、バースト信号Ｂ
８が“１”とされ、図１０において、スイッチ６２９、
６３１がオフ、スイッチ６３０、６３２がオンしてい
る。プリデコードプリアドレスはＹ３Ｐ、Ｙ４Ｐが
“１”、その他は“０”となる。
【００８８】バースト信号Ｂ８が“１”であると、内部
アドレス信号ＩＮＴ１の論理値が“１”のときには、ラ
ッチ回路６０２−２でＣＯＵＮＴ２信号の発生に応じて
フリップフロップ回路９４０（図９参照）により、ＹＡ
Ｄ２の論理値も反転し、カウントアップする。
【００８９】バースト長が「８」の場合には、ＬＯＡＤ
１、２信号が発生した後、クロックジェネレータ１０７
からはＣＯＵＮＴ信号がクロックに同期して７回発生
し、ＣＯＵＮＴ２信号が２クロック毎に３回発生する。
ＣＯＵＮＴ２信号が発生する毎に“１”となるプリデコ
ードプリアドレスは、Ｙ５ＰとＹ６Ｐ、Ｙ７ＰとＹ０
Ｐ、Ｙ１ＰとＹ２Ｐと変化する。
【００９０】これに伴い、出力バッファ１０９へは、ま
ずＹ３Ｐに対応するカラム選択線が読み出したデータが
出力され、ＣＯＵＮＴ信号が発生する毎にＹ４Ｐ、Ｙ５
Ｐ、Ｙ６Ｐ、Ｙ７Ｐ、Ｙ０Ｐ、Ｙ１Ｐ、Ｙ２Ｐに対応す
るカラム選択線が読み出したデータが出力されることに
なる。
【００９１】したがって、カラムアドレスでいえば、
“…０１１”（＝３）、“…１００”（＝４）、“…１
０１”（＝５）、“…１１０”（＝６）、“…１１１”
（＝７）、“…０００”（＝０）、“…００１”（＝
１）、“…０１０”（＝２）の順に出力されたことにな
る。
【００９２】まとめとして、図２１に、バースト長が
２、４、８の場合それぞれについて、プリフェッチプリ
デコーダ１００４が入力アドレスＡ０〜Ａ２に対し、ど
のようなプリデコードプリアドレスを出力するのかを示
す。なお、図２１に示したプリデコードプリアドレス
は、“１”となるアドレスを示している。
【００９３】
【発明が解決しようとする課題】以上説明したように、
この従来の方式によると、多重選択する２つのアドレス
は最初に読み出されるべきアドレス信号をプリフェッチ
プリデコーダに供給することにより、バースト長を示す
情報を受けて、同時に読み出すべき次のアドレス信号を
生成する。それぞれは偶数アドレスと奇数アドレスの組
み合わせであり、バースト長により、その組み合わせが
決められる。
【００９４】したがって、それぞれのアドレスが被置換
アドレスであるかどうかは、プリフェッチプリデコーダ
から出力されるプリデコード信号により、偶数アドレス
冗長デコーダおよび奇数アドレス冗長デコーダにて判定
される。
【００９５】図２２に、この従来の方式での、プリデコ
ードプリアドレスとＣＳＬ選択用のプリデコードアドレ
スのタイミング図を示す。図２２は、入力されるアドレ
スＡ２、Ａ１、Ａ０がそれぞれ“０”、“１”、“１”
（＝３）、バースト長が「４」の場合を示している。
【００９６】アドレス信号ＹＡＤ２、ＹＡＤ１、ＹＡＤ
０が供給されると、前述したように、プリデコードプリ
アドレスＹ３Ｐ、Ｙ０Ｐが“１”となる。ここでは、Ｙ
０Ｐに対応する偶数アドレスが被置換アドレス、奇数ア
ドレスが前状態でＹ１Ｐが選択され被置換状態で、Ｙ３
Ｐに対応する奇数アドレスが被置換アドレスでない場合
を示す。
【００９７】Ｙ０Ｐが“１”となると、プリデコード信
号Ｙ０は一旦アクティブレベルである“０”となり、そ
の後、偶数アドレス冗長デコーダにて、前述したよう
に、被置換アドレスであることが判定され、ＣＳＬの禁
止信号ＲＥＤ０が“０”となり、Ｙ０は再び“１”に戻
る。
【００９８】Ｙ３Ｐが“１”となると、奇数アドレス冗
長デコーダにて、前述したように、被置換アドレスでな
いことが判定され、ＣＳＬの禁止信号ＲＥＤ１が“１”
となり、Ｙ３がアクティブレベルである“０”となる。
【００９９】図２２に示すように、ＣＳＬを選択するた
めのプリデコード信号が確定するには、プリデコードプ
リアドレスが生成されたのち冗長デコーダによる判定信
号が生成されるまでのΔｔの時間を必要とする。
【０１００】この時間Δｔとしては、現在開発されてい
るＤＲＡＭにおいては１〜２ｎｓを要し、このためタイ
ミング遅れが生じアクセススピードを律速している。
【０１０１】本発明は、上記事情に鑑みてなされたもの
であって、その目的は、ＣＳＬを選択するためのプリデ
コード信号が確定するまでの時間を短縮しアクセスを高
速化するためのメモリ選択回路に対する冗長デコーダ回
路を提供することにある。
【０１０２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る冗長デコーダ回路は、多重選択する２
つのアドレスの最初に読み出されるべきアドレス信号と
バースト長を示す情報を受けて、同時に読み出すべき次
のアドレス信号に対する被置換アドレスの判定を可能と
する手段を有している。かかる手段は、あらかじめ用意
されたアドレスの下位ビットの組み合わせ論理をバース
ト長を示す信号により切り換えることによるものであ
る。
【０１０３】すなわち、本発明においては、それぞれの
アドレスが被置換アドレスであるかどうかは、プリフェ
ッチプリデコーダから出力されるプリデコード信号によ
り判定されるのではなく、最初に読み出されるべきアド
レス信号により判定されるので冗長デコーダによる判定
信号が生成されるまでの時間を短縮することが可能にな
る。
【０１０４】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。本発明の実施の形態に係る
冗長デコーダは、多重選択する２つのアドレスの最初に
読み出されるべきアドレス信号とバースト長を示す情報
を受けて同時に読み出すべき次のアドレス信号に対する
被置換アドレスの判定を可能とする手段を有している。
この冗長デコーダに入力するアドレス信号はプリフェッ
チプリデコーダにより生成されるカラムアドレス信号Ｙ
ＡＤ０〜ＹＡＤ８とされる。
【０１０５】図１は、本発明の実施の形態に係るＤＲＡ
Ｍの全体構成を示す図である。図１において、図１１に
示した要素と同等の機能を有する要素には同一の参照符
号が付されている。図１を参照すると、本発明の実施の
形態が、上記従来技術と相違する点は、偶数アドレス冗
長デコーダ１１２、および奇数アドレス冗長デコーダ１
１３に入力するカラムアドレスの下位ビットのアドレス
信号は、プリデコードアドレスではなく、カラムアドレ
ス信号ＹＡＤ０〜ＹＡＤ２となっていることである。し
たがって、冗長デコーダ以外の回路ブロックの動作は、
上記従来技術と変わらない。
【０１０６】図６は、本発明の実施の形態におけるプリ
フェッチプリデコーダ１０４の構成を示す図である。
【０１０７】図２１に、バースト長が２、４、８の場合
それぞれについて、プリフェッチプリデコーダ１０４が
入力アドレスＡ０〜Ａ２に対し、どのようなプリデコー
ドプリアドレスを出力するのかを示している。図２１か
らわかるように、多重選択されるカラムアドレスは、常
に偶数アドレスと奇数アドレスの組み合わせである。
【０１０８】したがって、最初に読み出されるべきアド
レス信号が偶数アドレスである場合には、同時に読み出
すべき次のアドレス信号は必ずカラムアドレスの最下位
ＹＡＤ０のみが異なり、ＹＡＤ１、ＹＡＤ２は同じアド
レス信号となる。
【０１０９】一方、最初に読み出されるべきアドレス信
号が奇数アドレスである場合には、同時に読み出すべき
次のアドレス信号はバースト長により異なり、アドレス
信号との組み合わせにより生成されている。
【０１１０】言い換えると、多重選択される２つのアド
レスのうち、奇数アドレスのＹＡＤ１、ＹＡＤ２に相当
するビットの論理値は常に、供給されるカラムアドレス
のＹＡＤ１、ＹＡＤ２と同じである。
【０１１１】一方、偶数アドレスは供給されるカラムア
ドレスが偶数アドレスの場合には、ＹＡＤ１、ＹＡＤ２
に相当するビットの論理値は、供給されるカラムアドレ
スのＹＡＤ１、ＹＡＤ２と同じであるが、供給されるカ
ラムアドレスが偶数アドレスの場合には、バースト長と
そのアドレス値により決まる。
【０１１２】図５は、本発明の実施の形態における奇数
アドレス冗長デコーダ１１３の構成を示す図である。前
述したように、多重選択される２つのアドレスのうち、
奇数アドレスのＹＡＤ１、ＹＡＤ２に相当するビットの
論理値は常に、供給されるカラムアドレスのＹＡＤ１、
ＹＡＤ２と同じであるから、被置換アドレスであるかど
うかの判定はアドレス信号ＹＡＤ１、ＹＡＤ２により行
われる。
【０１１３】図５において、５００−０〜５００−１５
はヒューズ素子であり、例えばレーザトリミングにより
切断され被置換アドレスがプログラミングされる。各ヒ
ューズ５００−０〜５００−１５はそれぞれのアドレス
信号、あるいはその反転信号がゲート端子に供給される
ｎチャネルＭＯＳトランジスタ５０１−０〜５０１−１
５のドレイン端子に接続し、たとえば被置換アドレスの
ＹＡＤ１に対するアドレス論理値が“１”である場合に
は、ヒューズ５００−１を、アドレス論理値が“０”で
ある場合にはヒューズ５００−０を切断する。同様にＹ
ＡＤ２〜ＹＡＤ８までのアドレスがプログラミングされ
る。
【０１１４】信号ＰＲＥは、内部アドレス信号の変化に
応じてクロックジェネレータ１０７から発生されるプリ
チャージ信号であり、アクティブレベルはロウレベルで
ＰチャネルＭＯＳトランジスタ５２３をオンさせ、新た
なカラムアドレス信号ＹＡＤ０〜ＹＡＤ８の入力に対し
て被置換アドレスであるかどうかの判定動作を行う。
【０１１５】奇数アドレス冗長デコーダ１１３に入力し
たアドレス信号ＹＡＤ１〜ＹＡＤ８が被置換アドレスと
一致した場合には、それぞれのアドレスビットの論理値
に相当するヒューズが切断されているため、節点５３０
を放電する電流経路がオフする。したがって、信号ＰＲ
Ｅにより、節点５３０が充電され、ハイレベルとなりＣ
ＳＬの選択を禁止する信号ＲＥＤ１をロウレベルとし、
また冗長セルを選択する冗長カラム選択線ＲＹＳ１をハ
イレベルとする。
【０１１６】一方、被置換アドレスと一致しない場合に
は、いずれかのアドレスビットに対するヒューズが切断
されていないので、節点５３０を放電する電流経路がオ
ンしている。したがって、信号ＰＲＥにより接点５３０
が充電されても接点５３０のレベルがロウレベルとな
り、ＣＳＬの選択を禁止する信号ＲＥＤ１はハイレベル
となり、冗長セルを選択する冗長カラム選択線ＲＹＳ１
はロウレベルとなる。
【０１１７】図４は、本発明の実施の形態における偶数
アドレス冗長デコーダ１１２の構成を示す図である。図
４を参照すると、本発明の実施の形態における偶数アド
レス冗長デコーダ１１２は、アドレス信号変換部４００
と、ヒューズ回路部４０１と、を備えて構成されてい
る。前述したように、多重選択される２つのアドレスの
うち偶数アドレスのＹＡＤ１、ＹＡＤ２に相当するビッ
トの論理値に対しては、供給されるカラムアドレスが偶
数アドレスであるか、奇数アドレスであるか、すなわち
ＹＡＤ０の論理値とバースト信号Ｂ４、Ｂ８によって、
カラムアドレス信号ＹＡＤ１、ＹＡＤ２の論理値を変換
して被置換アドレスであるかどうかの判定動作を行う。
【０１１８】アドレス信号変換部４００は、この変換を
行う回路部である。Ｙ１Ｎ２Ｎ、Ｙ１Ｔ２Ｎ、Ｙ１Ｎ２
Ｔ、Ｙ１Ｔ２Ｔはそれぞれ被置換アドレスのＹＡＤ１、
ＹＡＤ２に相当するアドレスの論理値の組み合わせが、
それぞれ（０、０）、（１、０）、（０、１）、（１、
１）のときに、ヒューズ回路部４０１に対して放電する
電流経路を供給する出力端子である。
【０１１９】ヒューズ回路部４０１は、４つの端子Ｙ１
Ｎ２Ｎ、Ｙ１Ｔ２Ｎ、Ｙ１Ｎ２Ｔ、Ｙ１Ｔ２Ｔと、カラ
ムアドレスの上位ビットであるＹＡＤ３〜ＹＡＤ８に対
するプログラミング用のヒューズ回路部である。
【０１２０】図３は、ヒューズ回路部４０１を構成を示
す図である。図３において、３００−０〜３００−１５
はヒューズ素子であり、例えばレーザプログラミングに
より切断され、被置換アドレスがプログラミングされ
る。このうち、３００−４〜３００−１５はカラムアド
レスの上位ビットであるＹＡＤ３〜ＹＡＤ８に対するプ
ログラミング用のヒューズである。
【０１２１】各ヒューズ３００−０〜３００−１５は、
それぞれのアドレス信号、あるいはその反転信号がゲー
ト端子に供給されるｎチャネルＭＯＳトランジスタ３０
１−０〜３０１−１１のドレイン端子に接続し、たとえ
ば被置換アドレスのＹＡＤ３に対するアドレス論理値が
“１”である場合には、ヒューズ３００−５を、アドレ
ス論理値が“０”である場合にはヒューズ３００−４を
切断する。同様にして、ＹＡＤ４〜ＹＡＤ８までのアド
レスがプログラミングされる。
【０１２２】３００−０〜３００−３はカラムアドレス
の下位ビットであるＹＡＤ１、ＹＡＤ２に対するプログ
ラミング用のヒューズである。
【０１２３】Ｙ１Ｎ２Ｎ、Ｙ１Ｔ２Ｎ、Ｙ１Ｎ２Ｔ、Ｙ
１Ｔ２Ｔに接続するヒューズ３００−０〜３００−３
は、それぞれ被置換アドレスのＹＡＤ１、ＹＡＤ２に相
当するアドレスの論理値の組み合わせが、それぞれ
（０、０）、（１、０）、（０、１）、（１、１）のと
きに、そのヒューズのみを残して残りの３つのヒューズ
を切断する。
【０１２４】ヒューズ回路部４０１の動作は、奇数アド
レス冗長デコーダ１１３と同様であるが、入力したアド
レス信号が被置換アドレスと一致した場合には、それぞ
れのアドレスビットの論理値に相当するヒューズが切断
されているため、節点３３０を放電する電流経路がオフ
する。したがって、信号ＰＲＥにより、節点３３０が充
電されハイレベルとなり、ＣＳＬの選択を禁止する信号
ＲＥＤ０をロウレベルとし、冗長セルを選択する冗長カ
ラム選択線ＲＹＳ０をハイレベルとする。
【０１２５】被置換アドレスと一致しない場合には、い
ずれかのアドレスビットに対するヒューズが切断されて
いないので、節点３３０を放電する電流経路がオンして
いる。したがって、信号ＰＲＥにより、節点３３０が充
電されても節点３３０のレベルがロウレベルとなり、Ｃ
ＳＬの選択を禁止する信号ＲＥＤ１はハイレベルとな
り、冗長セルを選択する冗長カラム選択線ＲＹＳ０はロ
ウレベルとなる。
【０１２６】図２は、本発明の実施の形態における偶数
アドレス冗長デコーダ１１２のアドレス信号変換部４０
０の構成の一例を示す図である。アドレス信号変換部４
００は、信号ＹＡＤ０〜ＹＡＤ２及びＢ４、Ｂ８を入力
し、Ｙ１Ｎ２Ｎ、Ｙ１Ｔ２Ｎ、Ｙ１Ｎ２Ｔ、Ｙ１Ｔ２Ｔ
を出力するもので、２００〜２１７はｎチャネルＭＯＳ
トランジスタである。
【０１２７】以下、被置換アドレスのＹＡＤ１、ＹＡＤ
２に相当する論理値が（０、０）の場合を例に、アドレ
ス信号変換部４００およびヒューズ回路部４０１の動作
を説明する。
【０１２８】この時、ヒューズ回路部４０１では、３０
０−１〜３００−３のヒューズが切断され、３００−０
のヒューズのみがアドレスの下位ビットＹＡＤ１、ＹＡ
Ｄ２に対する節点３３０を放電する電流経路となってい
る。
【０１２９】まず、供給されるカラムアドレスが偶数ア
ドレスである場合には、ＹＡＤ０が“０”となるので、
インバータ２２０の出力レベルは“１”となり、インバ
ータ２２０の出力をゲート入力とするｎチャネルＭＯＳ
トランジスタ２０８がオンし、またＡＮＤゲート２１
９、２１８の出力をゲート入力とするｎチャネルＭＯＳ
トランジスタ２０９、２１０はオフしている。
【０１３０】前述したように、偶数アドレスは供給され
るカラムアドレスが偶数アドレスの場合には、ＹＡＤ
１、ＹＡＤ２に相当するビットの論理値は、供給される
カラムアドレスのＹＡＤ１、ＹＡＤ２と同じであるの
で、ＹＡＤ１、ＹＡＤ２の論理値が（０、０）の時に、
ｎチャネルＭＯＳトランジスタ２００、２０１がオフし
放電する電流経路がオフするので、被置換アドレスと判
定される。バースト長が「２」の場合には、前述したよ
うに、ＹＡＤ０は常に“０”に固定されている。
【０１３１】つぎに、供給されるカラムアドレスが奇数
アドレスで、バースト長が「４」の場合には、ＹＡＤ０
が“１”、Ｂ４が“１”、Ｂ８は“０”となるので、Ｙ
ＡＤ０とＢ４を入力とするＡＮＤゲート２１９の出力が
“１”となり、ｎチャネルトランジスタ２０９がオン
し、ｎチャネルトランジスタ２０８、２１０がオフして
いる。
【０１３２】この時、偶数アドレスのＹＡＤ１、ＹＡＤ
２に相当するビットの論理値が（０、０）となるのは、
供給されるカラムアドレスのＹＡＤ２、ＹＡＤ１、ＹＡ
Ｄ０の論理値が、“０”、“１”、“１”（＝３）のと
きである。
【０１３３】この場合には、ｎチャネルトランジスタ２
０２、２０３がオフし、放電する電流経路がオフするの
で、被置換アドレスと判定される。
【０１３４】つぎに、供給されるカラムアドレスが奇数
アドレスで、バースト長が「８」の場合には、ＹＡＤ０
が“１”、Ｂ４が“０”、Ｂ８は“１”となるので、Ａ
ＮＤゲート２１８の出力が“１”となり、ｎチャネルト
ランジスタ２１０がオンし、ｎチャネルトランジスタ２
０８、２０９がオフしている。
【０１３５】この時、偶数アドレスのＹＡＤ１、ＹＡＤ
２に相当するビットの論理値が（０、０）となるのは、
供給されるカラムアドレスのＹＡＤ２、ＹＡＤ１、ＹＡ
Ｄ０の論理値が“１”、“１”、“１”（＝７）のとき
である。
【０１３６】この場合には、ｎチャネルトランジスタ２
０６、２０７がオフし放電する電流経路がオフするので
被置換アドレスと判定される。
【０１３７】図２３に、本発明の実施の形態におけるプ
リデコードプリアドレスとＣＳＬ選択用のプリデコード
アドレスのタイミング図を示す。入力されるアドレスＡ
２、Ａ１、Ａ０がそれぞれ“０”、“１”、“１”
（３）、バースト長が「４」の場合を示している。
【０１３８】アドレス信号ＹＡＤ２、ＹＡＤ１、ＹＡＤ
０が供給されると、前述したように、プリデコードプリ
アドレスＹ３Ｐ、Ｙ１Ｐが“１”となる。ここでは、Ｙ
０Ｐに対応する偶数アドレスが被置換アドレス、奇数ア
ドレスが前状態でＹ１Ｐが選択され被置換状態で、Ｙ３
Ｐに対応する奇数アドレスが被置換アドレスでない場合
を示す。
【０１３９】アドレス信号ＹＡＤ２、ＹＡＤ１、ＹＡＤ
０は偶数アドレス冗長デコーダおよび奇数アドレス冗長
デコーダにも供給され、それぞれ被置換アドレスである
かどうか判定される。
【０１４０】図２４に、ＹＡＤ０、ＹＡＤ１、ＹＡＤ２
のタイミングを示す。ＹＡＤ０は図７に示したラッチ回
路６０１−０に示されるように、ＬＯＡＤ１信号の発生
により供給される。しかるに、ＹＡＤ１は、図８に示し
たラッチ回路６０１−１、６０２−１に示されるよう
に、ＬＯＡＤ１信号の発生により、内部アドレス信号Ｉ
Ａ１の論理値が、ラッチ回路６０１−１からラッチ回路
６０２−１に供給されたのち、ＬＯＡＤ２信号により供
給される。
【０１４１】このため、図２４に示すように、ＹＡＤ０
の発生とＹＡＤ１の発生にて、ΔＴｓｋｅｗの時間差が
ある。
【０１４２】ＹＡＤ２も、図９に示すように、ＬＯＡＤ
２信号の発生により、ＹＡＤ１と同じタイミングで供給
される。
【０１４３】すなわち、プリデコードアドレスの生成、
および被冗長アドレスであるかどうか判定されるタイミ
ングは、アドレス信号ＹＡＤ１、ＹＡＤ２の供給タイミ
ングにより決まっている。
【０１４４】アドレス信号ＹＡＤ２、ＹＡＤ１、ＹＡＤ
０が偶数アドレス冗長デコーダ１１２に供給されると、
前述したように、被置換アドレスであることが判定され
ＣＳＬの禁止信号ＲＥＤ０が“０”となり、Ｙ０Ｐは
“１”となっているが、Ｙ０はアクティブレベルの
“０”となることが禁止され、“１”が保持される。
【０１４５】アドレス信号ＹＡＤ２、ＹＡＤ１、ＹＡＤ
０が、奇数アドレス冗長デコーダ１１３に供給される
と、前述したように、被置換アドレスであることが判定
され、ＣＳＬの禁止信号ＲＥＤ１が“１”となり、Ｙ３
はアクティブレベルである“０”となる。
【０１４６】図２３に示すように、冗長デコーダによる
判定信号は、アドレス信号ＹＡＤ０、ＹＡＤ１、ＹＡＤ
２により生成されるため、プリデコードプリアドレスが
生成されるタイミングとほぼ同時となる。
【０１４７】このように、本発明の実施の形態において
は、ＣＳＬを選択するためのプリデコード信号が判定す
るのに、プリデコードプリアドレスが生成されてから、
冗長デコーダによる判定信号が生成されるまでの時間を
待つ必要がない。
【０１４８】
【発明の効果】以上説明したように、本発明によれば、
冗長デコーダによる判定信号はアドレス信号ＹＡＤ０、
ＹＡＤ１、ＹＡＤ２により生成されるため、プリデコー
ドプリアドレスが生成されるタイミングとほぼ同時とな
り、カラム選択線ＣＳＬを選択するためのプリデコード
信号が確定するまでの時間を短縮し、アクセスを高速化
することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るメモリの全体構成を
示す図である。
【図２】本発明の実施の形態における偶数アドレス冗長
デコーダ回路のアドレス信号変換部４００を示す図であ
る。
【図３】本発明の実施の形態における偶数アドレス冗長
デコーダ回路のヒューズ回路部４０１を示す図である。
【図４】本発明の実施の形態における偶数アドレス冗長
デコーダ回路１１２の構成を示す図である。
【図５】本発明の実施の形態における奇数アドレス冗長
デコーダ回路１１３の構成を示す図である。
【図６】本発明の実施の形態におけるプリフェッチプリ
デコーダ１０４の構成を示す図である。
【図７】プリフェッチデコーダにおけるラッチ回路６０
１−０の構成を示す図である。
【図８】プリフェッチデコーダにおけるラッチ回路６０
１−１、６０２−１の構成を示す図である。
【図９】プリフェッチデコーダにおけるラッチ回路６０
１−２、６０２−２の構成を示す図である。
【図１０】従来技術のプリフェッチプリデコーダ１００
４を示す図である。
【図１１】従来技術のメモリの全体構成を示す図であ
る。
【図１２】従来技術の偶数アドレス冗長デコーダ回路１
１１２の構成を示す図である。
【図１３】従来技術の奇数アドレス冗長デコーダ回路１
１１３の構成を示す図である。
【図１４】カラムデコーダ１０６の全体構成を示す図で
ある。
【図１５】カラムデコーダ１０６の回路構成の一部を示
す図である。
【図１６】カラム選択線とビット線の接続関係を示す図
である。
【図１７】プリデコーダ１０５の一部を示す図である。
【図１８】読み出しタイミングを示す図（バースト長＝
２）を示す図である。
【図１９】読み出しタイミングを示す図（バースト長＝
４）を示す図である。
【図２０】読み出しタイミングを示す図（バースト長＝
８）を示す図である。
【図２１】ＹＡＤ０、ＹＡＤ１、ＹＡＤ２のタイミング
図である。
【図２２】従来技術におけるプリデコードプリアドレス
とＣＳＬ選択用のプリデコードアドレスのタイミング図
である。
【図２３】本発明の実施の形態における、プリデコード
プリアドレスとＣＳＬ選択用のプリデコードアドレスの
タイミング図である。
【図２４】本発明の実施の形態における、ＹＡＤ０、Ｙ
ＡＤ１、ＹＡＤ２のタイミングを示す図である。
【符号の説明】
１００ １６ＭＤＲＡＭの全体図 １０１ １６Ｍビットメモリセル １０２ アドレスバッファ １０３ ロウデコーダ １０４、１００４ プリフェッチプリデコーダ １０５ プリデコーダ １０６ カラムデコーダ １０７ クロックジェネレータ １０８ Ｉ／Ｏスイッチ １０９ 出力バッファ １１０ 入力バッファ １１１、６００、６０１、６０２ ラッチ回路 １１２、１１１２ 偶数アドレス冗長デコーダ １１３、１１１３ 奇数アドレス冗長デコーダ ６０３ 選択信号生成回路 ２１８、２１９、７０１、９２１ アンドゲート ８１１、９１１、１５１０ バッファ回路 ７００ オアゲート ３００、５００ ヒューズ ４００ アドレス信号変換部 ４０１ ヒューズ回路部 ６２９、６３０、６３１、６３２ スイッチ Ａ０〜Ａ１１ 入力アドレス ＹＡＤ０〜ＹＡＤ８ 内部アドレス信号 Ｙ０〜Ｙ７ プリデコードアドレス Ｙ０Ｐ〜Ｙ７Ｐ プリデコードプリアドレス Ｂ４、Ｂ８ バースト信号 ＬＯＡＤ０、ＬＯＡＤ１、ＬＯＡＤ２、ＣＯＵＮＴ、Ｃ
ＯＵＮＴ２、ＰＲＥタイミング信号

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】多重選択する２つのアドレスの最初にアク
    セスすべきアドレス信号とバースト長を示す情報とを受
    けて、同時にアクセスすべき次のアドレス信号に対する
    被置換アドレスの判定を行う手段を備えたことを特徴と
    する冗長デコーダ回路。
  2. 【請求項２】前記手段が、予め用意されたアドレスの下
    位ビットの組み合わせ論理を、前記バースト長を示す信
    号により切り換えることを特徴とする請求項１記載の冗
    長デコーダ回路。
  3. 【請求項３】多ビットプリフェッチ方式によりカラム選
    択線を多重選択して所望のアドレスから連続アクセスを
    開始する半導体記憶装置において、冗長デコーダ回路が
    アドレス信号とバースト長の組み合わせによる論理変換
    手段を備えたことを特徴とする半導体記憶装置。
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