JPH10154068A - Ｍ系列符号発生器 - Google Patents
Ｍ系列符号発生器Info
- Publication number
- JPH10154068A JPH10154068A JP8312427A JP31242796A JPH10154068A JP H10154068 A JPH10154068 A JP H10154068A JP 8312427 A JP8312427 A JP 8312427A JP 31242796 A JP31242796 A JP 31242796A JP H10154068 A JPH10154068 A JP H10154068A
- Authority
- JP
- Japan
- Prior art keywords
- sequence code
- shift register
- gate
- output
- control voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 最高次数以下の任意のＭ系列符号を高速に生
成可能とするＭ系列符号発生器を提供する。 【解決手段】 シフトレジスタト７１１〜７１８と排他
的論理和７２１〜７２７からなるＭ系列符号発生器にお
いて、最終段のシフトレジスタト７１８の出力をインバ
ータ１１で反転し、排他的論理和７２１〜７２７に帰還
することにより、高速処理を可能としながら、最高次数
より低次なＭ系列符号も任意に生成可能となる。
成可能とするＭ系列符号発生器を提供する。 【解決手段】 シフトレジスタト７１１〜７１８と排他
的論理和７２１〜７２７からなるＭ系列符号発生器にお
いて、最終段のシフトレジスタト７１８の出力をインバ
ータ１１で反転し、排他的論理和７２１〜７２７に帰還
することにより、高速処理を可能としながら、最高次数
より低次なＭ系列符号も任意に生成可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、計測・制御・通
信・情報分野等に多用されるＭ系列符号発生器に関す
る。
信・情報分野等に多用されるＭ系列符号発生器に関す
る。
【０００２】
【従来の技術】Ｍ系列符号は疑似雑音符号の一種であ
り、線形フィードバックシフトレジスタにより、簡単に
生成することができる。以下に、Ｍ系列符号発生器並び
にトリガーパルス発生器について説明する。
り、線形フィードバックシフトレジスタにより、簡単に
生成することができる。以下に、Ｍ系列符号発生器並び
にトリガーパルス発生器について説明する。
【０００３】図４は、Ｘ3 ＋Ｘ2 ＋１の最小多項式から
生成されるＭ系列符号とトリガーパルス発生器を示した
ものである。４１〜４３はシフトレジスタ、４４はＥＸ
−ＯＲゲート、４５はインバータ、４５は３入力ＮＡＮ
Ｄゲート、４７はクロック信号入力端子、４８はＭ系列
符号出力端子、４９はトリガーパルス出力端子である。
生成されるＭ系列符号とトリガーパルス発生器を示した
ものである。４１〜４３はシフトレジスタ、４４はＥＸ
−ＯＲゲート、４５はインバータ、４５は３入力ＮＡＮ
Ｄゲート、４７はクロック信号入力端子、４８はＭ系列
符号出力端子、４９はトリガーパルス出力端子である。
【０００４】電源を投入した場合のシフトレジスタの出
力を“０”と仮定して、Ｍ系列符号の生成過程について
図５のタイミングチャートとともに説明する。図５
（ａ）はクロック信号入力端子４７に与えるクロック信
号、図５（ｂ）はシフトレジスタ４３の出力信号、図５
（ｃ）はシフトレジスタ４２の出力信号、図５（ｄ）は
シフトレジスタ４１の出力信号、図５（ｅ）はＥＸ−Ｏ
Ｒゲート４４の出力信号、図５（ｆ）はインバータ４５
の出力信号、図５（ｇ）は３入力ＮＡＮＤゲート４６の
出力信号を示したものである。
力を“０”と仮定して、Ｍ系列符号の生成過程について
図５のタイミングチャートとともに説明する。図５
（ａ）はクロック信号入力端子４７に与えるクロック信
号、図５（ｂ）はシフトレジスタ４３の出力信号、図５
（ｃ）はシフトレジスタ４２の出力信号、図５（ｄ）は
シフトレジスタ４１の出力信号、図５（ｅ）はＥＸ−Ｏ
Ｒゲート４４の出力信号、図５（ｆ）はインバータ４５
の出力信号、図５（ｇ）は３入力ＮＡＮＤゲート４６の
出力信号を示したものである。
【０００５】電源投入時は、シフトレジスタ４１〜４４
の出力がオール“０”であるため、ＥＸ−ＯＲゲート４
４の出力は“０”となり、インバータ４５の出力は
“１”となる。その後は、クロック信号の立ち上がりエ
ッジでシフトレジスタが動作を始める。シフトレジスタ
は、クロック信号の立ち上がりときに、与えられている
入力信号を出力するよう動作する。
の出力がオール“０”であるため、ＥＸ−ＯＲゲート４
４の出力は“０”となり、インバータ４５の出力は
“１”となる。その後は、クロック信号の立ち上がりエ
ッジでシフトレジスタが動作を始める。シフトレジスタ
は、クロック信号の立ち上がりときに、与えられている
入力信号を出力するよう動作する。
【０００６】つまり、電源投入から最初のクロック信号
で、シフトレジスタ４３にインバータ４５の出力信号で
ある“１”が蓄えられ、他のシフトレジスタ４２，４１
には“０”が蓄えられる。次のクロック信号では、シフ
トレジスタ４３に蓄えられていた“１”がシフトレジス
タ４２に蓄えられ、シフトレジスタ４２に蓄えられてい
た“０”がシフトレジスタ４１に蓄えられ、シフトレジ
スタ４３に蓄えれていた“１”とシフトレジスタ４１に
蓄えれていた“０”とのＥＸ−ＯＲゲート出力の反転信
号である“０”がシフトレジスタ４３に蓄えられる。
で、シフトレジスタ４３にインバータ４５の出力信号で
ある“１”が蓄えられ、他のシフトレジスタ４２，４１
には“０”が蓄えられる。次のクロック信号では、シフ
トレジスタ４３に蓄えられていた“１”がシフトレジス
タ４２に蓄えられ、シフトレジスタ４２に蓄えられてい
た“０”がシフトレジスタ４１に蓄えられ、シフトレジ
スタ４３に蓄えれていた“１”とシフトレジスタ４１に
蓄えれていた“０”とのＥＸ−ＯＲゲート出力の反転信
号である“０”がシフトレジスタ４３に蓄えられる。
【０００７】このようにして、時間とともに各シフトレ
ジスタの出力を観測すれば、図５の（ｂ），（ｃ），
（ｄ）に示したようなＭ系列符号が生成される。
ジスタの出力を観測すれば、図５の（ｂ），（ｃ），
（ｄ）に示したようなＭ系列符号が生成される。
【０００８】この一連の生成過程は、シフトレジスタ４
３への入力信号をＸ3 、シフトレジスタ４２への入力信
号をＸ2 、シフトレジスタ４１への入力信号をＸ1 、シ
フトレジスタ４１の出力信号をＸ0 として、ガロア体Ｇ
Ｆ（２）上の演算（Ｘ3 ＋Ｘ2 ＋１の割り算）を実行し
ているに他ならない。
３への入力信号をＸ3 、シフトレジスタ４２への入力信
号をＸ2 、シフトレジスタ４１への入力信号をＸ1 、シ
フトレジスタ４１の出力信号をＸ0 として、ガロア体Ｇ
Ｆ（２）上の演算（Ｘ3 ＋Ｘ2 ＋１の割り算）を実行し
ているに他ならない。
【０００９】Ｍ系列符号の性質から明らかなことである
が、符号が一巡する期間に、各シフトレジスタ出力がオ
ール“０”となるタイミングが一度だけ発生する。つま
り、このオール“０”を利用すれば、このオール“０”
期間と同じタイミングでパルスを生成することができ
る。図４においては、各シフトレジスタの反転出力端子
がオール“１”になることを利用して、ＮＡＮＤゲート
４６により“０”を出力している。これが図５（ｇ）に
示した波形であり、Ｍ系列符号の同期トリガーパルスと
して利用できる。
が、符号が一巡する期間に、各シフトレジスタ出力がオ
ール“０”となるタイミングが一度だけ発生する。つま
り、このオール“０”を利用すれば、このオール“０”
期間と同じタイミングでパルスを生成することができ
る。図４においては、各シフトレジスタの反転出力端子
がオール“１”になることを利用して、ＮＡＮＤゲート
４６により“０”を出力している。これが図５（ｇ）に
示した波形であり、Ｍ系列符号の同期トリガーパルスと
して利用できる。
【００１０】ところで、図５（ｈ）は、トリガーパルス
生成用のＮＡＮＤゲート４６をＡＮＤゲートに変えた場
合のパルスを示した。トリガーパルスは、シフトレジス
タ４３〜４１の反転出力端子の出力信号を利用している
が、反転していない出力端子を利用してもかまわない。
その場合、トリガーパルス生成用の回路をＯＲゲートを
使用すれば、図５（ｇ）に示したのと同様なパルスにな
り、ＮＯＲゲートを使用すれば図５（ｈ）に示したのと
同様なパルスになる。
生成用のＮＡＮＤゲート４６をＡＮＤゲートに変えた場
合のパルスを示した。トリガーパルスは、シフトレジス
タ４３〜４１の反転出力端子の出力信号を利用している
が、反転していない出力端子を利用してもかまわない。
その場合、トリガーパルス生成用の回路をＯＲゲートを
使用すれば、図５（ｇ）に示したのと同様なパルスにな
り、ＮＯＲゲートを使用すれば図５（ｈ）に示したのと
同様なパルスになる。
【００１１】他の従来例として、Ｍ系列符号発生器に
は、ＧＦ（２）上の演算を行うＥＸ−ＯＲゲートを、シ
フトレジスタ間に挿入する構成法がある。この一例を図
６に示した。
は、ＧＦ（２）上の演算を行うＥＸ−ＯＲゲートを、シ
フトレジスタ間に挿入する構成法がある。この一例を図
６に示した。
【００１２】図６の構成要素は図５の構成要素と同一で
あるため、図６には図５に使用した番号と同一番号を記
してある。図６は、上記従来例と同様に、の最小多項式
から生成されるＭ系列符号とトリガーパルス発生器を示
したものであるが、この場合は、シフトレジスタ４１の
入力を、シフトレジスタ４１の出力を、シフトレジスタ
４２の出力を、シフトレジスタ４３の出力をと考えれば
よい。
あるため、図６には図５に使用した番号と同一番号を記
してある。図６は、上記従来例と同様に、の最小多項式
から生成されるＭ系列符号とトリガーパルス発生器を示
したものであるが、この場合は、シフトレジスタ４１の
入力を、シフトレジスタ４１の出力を、シフトレジスタ
４２の出力を、シフトレジスタ４３の出力をと考えれば
よい。
【００１３】図６の回路の特徴は、図５の回路と比較し
て、高速動作が可能なことである。これは、高次のＭ系
列符号発生器を考えれば明らかなことである。例えば、
図４のような回路構成法では、次数を高くするに連れ
て、帰還経路に直列に挿入されるＥＸ−ＯＲゲート４４
の数が増加する。つまり、ＥＸ−ＯＲゲート４４の演算
に要する遅延時間が蓄積されてシフトレジスタ４３に伝
搬されることになる。この蓄積時間が、１クロック時間
内であれば回路動作に支障はないが、１クロック時間を
越えるような場合では正常動作せず、正規なＭ系列符号
は生成できなくなる。
て、高速動作が可能なことである。これは、高次のＭ系
列符号発生器を考えれば明らかなことである。例えば、
図４のような回路構成法では、次数を高くするに連れ
て、帰還経路に直列に挿入されるＥＸ−ＯＲゲート４４
の数が増加する。つまり、ＥＸ−ＯＲゲート４４の演算
に要する遅延時間が蓄積されてシフトレジスタ４３に伝
搬されることになる。この蓄積時間が、１クロック時間
内であれば回路動作に支障はないが、１クロック時間を
越えるような場合では正常動作せず、正規なＭ系列符号
は生成できなくなる。
【００１４】これに対して図６の回路では、ＥＸ−ＯＲ
ゲート４４の演算時間が蓄積されることはないため、そ
の分高速動作可能となる。そのため、昨今の高速化のニ
ーズには図６のタイプのＭ系列符号発生器が使用され
る。
ゲート４４の演算時間が蓄積されることはないため、そ
の分高速動作可能となる。そのため、昨今の高速化のニ
ーズには図６のタイプのＭ系列符号発生器が使用され
る。
【００１５】上述したＭ系列符号発生器並びにトリガー
パルス発生器は、３次のＭ系列符号を例にして説明し
た。３次であれば、生成可能なＭ系列符号のパターンは
２つしか存在しない。一つは上記例で示したの最小多項
式から生成されるパターンであり、もう一つはの最小多
項式から生成されるパターンである。しかしながらＭ系
列符号では、次数を高くするに従って生成パターンが増
大する。そこで、生成パターンが任意に選択可能なＭ系
列符号発生器が要求されることになる。
パルス発生器は、３次のＭ系列符号を例にして説明し
た。３次であれば、生成可能なＭ系列符号のパターンは
２つしか存在しない。一つは上記例で示したの最小多項
式から生成されるパターンであり、もう一つはの最小多
項式から生成されるパターンである。しかしながらＭ系
列符号では、次数を高くするに従って生成パターンが増
大する。そこで、生成パターンが任意に選択可能なＭ系
列符号発生器が要求されることになる。
【００１６】図７は、生成パターンが任意に選択可能な
よう、フィードバックタップを選択可能とした高速動作
可能な８次のＭ系列符号発生器を示したものである。図
７の７１１〜７１８はシフトレジスタ、７２１〜７２７
はＥＸ−ＯＲゲート、７３１〜７３８はＡＮＤゲート、
７４１〜７４８は制御電圧入力端子、７５はインバー
タ、７６は８入力ＮＡＮＤゲート、７７はクロック信号
入力端子、７８はＭ系列符号出力端子、７９はトリガー
パルス出力端子である。
よう、フィードバックタップを選択可能とした高速動作
可能な８次のＭ系列符号発生器を示したものである。図
７の７１１〜７１８はシフトレジスタ、７２１〜７２７
はＥＸ−ＯＲゲート、７３１〜７３８はＡＮＤゲート、
７４１〜７４８は制御電圧入力端子、７５はインバー
タ、７６は８入力ＮＡＮＤゲート、７７はクロック信号
入力端子、７８はＭ系列符号出力端子、７９はトリガー
パルス出力端子である。
【００１７】この回路では、８次の任意な生成パターン
のＭ系列符号が生成可能であり、帰還路の選択をＡＮＤ
ゲート７３１〜７３８の入力端子である制御電圧入力端
子７４１〜７４８に“１”または“０”を与えることに
よって行っている。例えば、最小多項式がで表される場
合、ＡＮＤゲート７３１の制御電圧入力端子７４１とＡ
ＮＤゲート７３２の制御電圧入力端子７４２とＡＮＤゲ
ート７３４の制御電圧入力端子７４４とＡＮＤゲート７
３６の制御電圧入力端子７４６に制御電圧“１”を与
え、他の制御電圧入力端子には“０”を与える。つま
り、制御電圧入力端子に与える電圧によって、帰還信号
の導通・遮断を司るＡＮＤゲートを制御し、任意な帰還
路を設定可能とする訳である。
のＭ系列符号が生成可能であり、帰還路の選択をＡＮＤ
ゲート７３１〜７３８の入力端子である制御電圧入力端
子７４１〜７４８に“１”または“０”を与えることに
よって行っている。例えば、最小多項式がで表される場
合、ＡＮＤゲート７３１の制御電圧入力端子７４１とＡ
ＮＤゲート７３２の制御電圧入力端子７４２とＡＮＤゲ
ート７３４の制御電圧入力端子７４４とＡＮＤゲート７
３６の制御電圧入力端子７４６に制御電圧“１”を与
え、他の制御電圧入力端子には“０”を与える。つま
り、制御電圧入力端子に与える電圧によって、帰還信号
の導通・遮断を司るＡＮＤゲートを制御し、任意な帰還
路を設定可能とする訳である。
【００１８】このように、ＥＸ−ＯＲゲートをシフトレ
ジスタ間に挿入して構成されるＭ系列符号発生器は高速
動作可能であり、かつ生成パターンの異なるＭ系列符号
であっても、帰還路に挿入したスイッチ素子を導通・遮
断させることにより容易に生成可能である。さらに、Ｍ
系列符号の周期に応じて出力されるトリガーパルスは、
擬似的にも雑音性を有するＭ系列符号をトリガリングす
るのになくてはならない信号であり、これにより各種計
測機器でのＭ系列符号の取り扱いを容易にするものであ
る。
ジスタ間に挿入して構成されるＭ系列符号発生器は高速
動作可能であり、かつ生成パターンの異なるＭ系列符号
であっても、帰還路に挿入したスイッチ素子を導通・遮
断させることにより容易に生成可能である。さらに、Ｍ
系列符号の周期に応じて出力されるトリガーパルスは、
擬似的にも雑音性を有するＭ系列符号をトリガリングす
るのになくてはならない信号であり、これにより各種計
測機器でのＭ系列符号の取り扱いを容易にするものであ
る。
【００１９】しかしながら、得られるＭ系列符号は最高
次数のＭ系列符号のみであり、最高次数より低次なＭ系
列符号は生成できないという問題があった。例えば、図
７に示した８次のＭ系列符号発生器において、Ｘ3 ＋Ｘ
2 ＋１の最小多項式から成るＭ系列符号を生成すること
を考える。この場合、ＡＮＤゲート７３１，７３２の制
御電圧入力端子７４１，７４２には制御電圧“１”を与
え、他の制御電圧入力端子には“０”を与えることにな
る。しかし、実際に帰還される信号はシフトレジスタ７
１４以降も通過した信号になり、必ずＸ8 を含む割り算
回路になってしまう。その結果、出力される信号はＭ系
列符号にはならない。
次数のＭ系列符号のみであり、最高次数より低次なＭ系
列符号は生成できないという問題があった。例えば、図
７に示した８次のＭ系列符号発生器において、Ｘ3 ＋Ｘ
2 ＋１の最小多項式から成るＭ系列符号を生成すること
を考える。この場合、ＡＮＤゲート７３１，７３２の制
御電圧入力端子７４１，７４２には制御電圧“１”を与
え、他の制御電圧入力端子には“０”を与えることにな
る。しかし、実際に帰還される信号はシフトレジスタ７
１４以降も通過した信号になり、必ずＸ8 を含む割り算
回路になってしまう。その結果、出力される信号はＭ系
列符号にはならない。
【００２０】
【発明が解決しようとする課題】上記した従来の高速化
を図ったＭ系列符号発生器では、得られるＭ系列符号は
最高次数のＭ系列符号のみであり、最高次数より低次な
Ｍ系列符号は生成できない、という問題があった。
を図ったＭ系列符号発生器では、得られるＭ系列符号は
最高次数のＭ系列符号のみであり、最高次数より低次な
Ｍ系列符号は生成できない、という問題があった。
【００２１】この発明は、最高次数以下の任意のＭ系列
符号を高速に生成可能とするＭ系列符号発生器を提供す
る。
符号を高速に生成可能とするＭ系列符号発生器を提供す
る。
【００２２】
【課題を解決するための手段】上記した課題を解決する
ために、この発明のＭ系列符号発生器では、複数のシフ
トレジスタを有し、該シフトレジスタ間に排他的論理和
を挿入し、前記シフトレジスタの最終段の出力信号を反
転し、前記排他的論理和に帰還することによりＭ系列符
号を生成してなることを特徴とする。
ために、この発明のＭ系列符号発生器では、複数のシフ
トレジスタを有し、該シフトレジスタ間に排他的論理和
を挿入し、前記シフトレジスタの最終段の出力信号を反
転し、前記排他的論理和に帰還することによりＭ系列符
号を生成してなることを特徴とする。
【００２３】このように、シフトレジスタ間に排他的論
理和を挿入し、シフトレジスタの最終段の出力信号を反
転し、挿入した排他的論理和に帰還することにより、低
次数のＭ系列符号も任意に生成可能となる。
理和を挿入し、シフトレジスタの最終段の出力信号を反
転し、挿入した排他的論理和に帰還することにより、低
次数のＭ系列符号も任意に生成可能となる。
【００２４】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の一実施の形態について説明するためのブロック
図である。この実施の形態は、図７のＡＮＤゲート７３
１とシフトレジスタ７１１のデータ入力Ｄとの間に挿入
されたインバータ７５を除去し、シフトレジスタ７１８
の出力とＭ系列符号出力端子７８との間に、インバータ
１１を挿入した構成の部分が異なるだけであるので、図
７と同一の構成部分には同一の符号を付して説明する。
いて、図面を参照しながら詳細に説明する。図１は、こ
の発明の一実施の形態について説明するためのブロック
図である。この実施の形態は、図７のＡＮＤゲート７３
１とシフトレジスタ７１１のデータ入力Ｄとの間に挿入
されたインバータ７５を除去し、シフトレジスタ７１８
の出力とＭ系列符号出力端子７８との間に、インバータ
１１を挿入した構成の部分が異なるだけであるので、図
７と同一の構成部分には同一の符号を付して説明する。
【００２５】まず、８次の最小多項式Ｘ8 ＋Ｘ5 ＋Ｘ3
＋Ｘ＋１の設定方法について説明する。図１の回路で
は、シフトレジスタ７１１への入力信号をＸ0 、シフト
レジスタ７１１の出力信号をＸ1 、シフトレジスタ７１
２の出力信号をＸ2 、シフトレジスタ７１３の出力信号
をＸ3 、シフトレジスタ７１４の出力信号をＸ4 、シフ
トレジスタ７１５の出力信号をＸ5 、シフトレジスタ７
１６の出力信号をＸ6 、シフトレジスタ７１７の出力信
号をＸ7 、シフトレジスタ７１８の出力信号をＸ8 と考
える。
＋Ｘ＋１の設定方法について説明する。図１の回路で
は、シフトレジスタ７１１への入力信号をＸ0 、シフト
レジスタ７１１の出力信号をＸ1 、シフトレジスタ７１
２の出力信号をＸ2 、シフトレジスタ７１３の出力信号
をＸ3 、シフトレジスタ７１４の出力信号をＸ4 、シフ
トレジスタ７１５の出力信号をＸ5 、シフトレジスタ７
１６の出力信号をＸ6 、シフトレジスタ７１７の出力信
号をＸ7 、シフトレジスタ７１８の出力信号をＸ8 と考
える。
【００２６】つまり、ＡＮＤゲート７３１の制御電圧入
力端子７４１とＡＮＤゲート７３２の制御電圧入力端子
７４２とＡＮＤゲート７３４の制御電圧入力端子７４４
とＡＮＤゲート７３６の制御電圧入力端子７４６に、そ
れぞれ制御電圧“１”を与え、他の制御電圧入力端子に
は“０”を与える。“０”の与えられたＡＮＤゲート
は、インバータ１１の出力信号である帰還信号を遮断
し、ＥＸ−ＯＲゲート７２２、７２４、７２６、７２７
を単なる導通状態にする。“１”の与えられたＡＮＤゲ
ートは、インバータ１１の出力信号である帰還信号を、
シフトレジスタ７１１とＥＸ−ＯＲゲート７２１、７２
３、７２５に導通させる。これによって、Ｘ8 ＋Ｘ5 ＋
Ｘ3 ＋Ｘ＋１の割り算回路が構成できたことになる。
力端子７４１とＡＮＤゲート７３２の制御電圧入力端子
７４２とＡＮＤゲート７３４の制御電圧入力端子７４４
とＡＮＤゲート７３６の制御電圧入力端子７４６に、そ
れぞれ制御電圧“１”を与え、他の制御電圧入力端子に
は“０”を与える。“０”の与えられたＡＮＤゲート
は、インバータ１１の出力信号である帰還信号を遮断
し、ＥＸ−ＯＲゲート７２２、７２４、７２６、７２７
を単なる導通状態にする。“１”の与えられたＡＮＤゲ
ートは、インバータ１１の出力信号である帰還信号を、
シフトレジスタ７１１とＥＸ−ＯＲゲート７２１、７２
３、７２５に導通させる。これによって、Ｘ8 ＋Ｘ5 ＋
Ｘ3 ＋Ｘ＋１の割り算回路が構成できたことになる。
【００２７】次に、８次以下の最小多項式を設定する方
法について説明する。設定する最小多項式は、従来と同
様にＸ3 ＋Ｘ2 ＋１であるとする。この場合、最高次数
を司るシフトレジスタ７１８の出力信号を、最小多項式
の最高次数と考える。つまり、シフトレジスタ７１８の
出力信号をＸ3 、シフトレジスタ７１８の入力信号をＸ
2 、シフトレジスタ７１７の入力信号をＸ1 、シフトレ
ジスタ７１６の入力信号をＸ0 と考えればよい。
法について説明する。設定する最小多項式は、従来と同
様にＸ3 ＋Ｘ2 ＋１であるとする。この場合、最高次数
を司るシフトレジスタ７１８の出力信号を、最小多項式
の最高次数と考える。つまり、シフトレジスタ７１８の
出力信号をＸ3 、シフトレジスタ７１８の入力信号をＸ
2 、シフトレジスタ７１７の入力信号をＸ1 、シフトレ
ジスタ７１６の入力信号をＸ0 と考えればよい。
【００２８】結果としては、ＡＮＤゲート７３６の制御
電圧入力端子７４６とＡＮＤゲート７３８の制御電圧入
力端子７４８に、それぞれ制御電圧“１”を与え、他の
制御電圧入力端子には“０”を与えることになる。
“０”の与えられたＡＮＤゲートは、インバータ１１の
出力信号である帰還信号を遮断し、ＥＸ−ＯＲゲート７
１１〜７１４、７１６を単なる導通状態にする。“１”
の与えられたＡＮＤゲートは、インバータ１１の出力信
号である帰還信号を、ＥＸ−ＯＲゲート７１５，７１７
に導通させる。
電圧入力端子７４６とＡＮＤゲート７３８の制御電圧入
力端子７４８に、それぞれ制御電圧“１”を与え、他の
制御電圧入力端子には“０”を与えることになる。
“０”の与えられたＡＮＤゲートは、インバータ１１の
出力信号である帰還信号を遮断し、ＥＸ−ＯＲゲート７
１１〜７１４、７１６を単なる導通状態にする。“１”
の与えられたＡＮＤゲートは、インバータ１１の出力信
号である帰還信号を、ＥＸ−ＯＲゲート７１５，７１７
に導通させる。
【００２９】ここで、シフトレジスタ７１１〜７１５の
出力が電源投入時に“０”となっていることと、インバ
ータ１１の出力信号である帰還信号がシフトレジスタ７
１１に入力されないことから、シフトレジスタ７１１〜
７１５はクロック信号と無関係に常に“０”を出力し続
ける。この動作によって、帰還信号が入力されるＥＸ−
ＯＲゲート７２５も、結局は帰還信号を単に導通させる
素子となる。
出力が電源投入時に“０”となっていることと、インバ
ータ１１の出力信号である帰還信号がシフトレジスタ７
１１に入力されないことから、シフトレジスタ７１１〜
７１５はクロック信号と無関係に常に“０”を出力し続
ける。この動作によって、帰還信号が入力されるＥＸ−
ＯＲゲート７２５も、結局は帰還信号を単に導通させる
素子となる。
【００３０】また、トリガーパルス発生回路も低次数の
設定に対応している。これは、シフトレジスタ７１１〜
７１５の出力信号がクロック信号に依存しないことから
も明らかである。この実施の形態においては、各シフト
レジスタの出力の反転出力端子がオール“１”になると
きにトリガーパルスを発生するが、シフトレジスタ７１
１〜７１５の反転出力端子は常に“１”であるから、３
次のＭ系列符号が一巡する間に一度は全てのシフトレジ
スタ反転出力端子が“１”になる。
設定に対応している。これは、シフトレジスタ７１１〜
７１５の出力信号がクロック信号に依存しないことから
も明らかである。この実施の形態においては、各シフト
レジスタの出力の反転出力端子がオール“１”になると
きにトリガーパルスを発生するが、シフトレジスタ７１
１〜７１５の反転出力端子は常に“１”であるから、３
次のＭ系列符号が一巡する間に一度は全てのシフトレジ
スタ反転出力端子が“１”になる。
【００３１】図１の回路において、最小多項式をＸ3 ＋
Ｘ2 ＋１と設定した場合の等価回路を図２に示した。図
２は、図１と対応する部分の構成に同符号を付してあ
る。つまり、従来回路構成では、常に最高次数の項を含
む割り算しか行えなかったのに対して、この実施の形態
のような構成においては、全てのシフトレジスタに帰還
信号を通さないことにより、実質的に低次数の割り算が
行えるようになっている。さらに、図２においてもイン
バータ１１が存在するために、全シフトレジスタの出力
がオール“０”となっても帰還がかかり、出力信号は巡
回符号となる。
Ｘ2 ＋１と設定した場合の等価回路を図２に示した。図
２は、図１と対応する部分の構成に同符号を付してあ
る。つまり、従来回路構成では、常に最高次数の項を含
む割り算しか行えなかったのに対して、この実施の形態
のような構成においては、全てのシフトレジスタに帰還
信号を通さないことにより、実質的に低次数の割り算が
行えるようになっている。さらに、図２においてもイン
バータ１１が存在するために、全シフトレジスタの出力
がオール“０”となっても帰還がかかり、出力信号は巡
回符号となる。
【００３２】図２と従来の図６の構成を対比すると、イ
ンバータの位置が異なっているだけである。図６におい
ては、シフトレジスタ７１１の入力側に位置していたイ
ンバータが、図２の等価回路においてはシフトレジスタ
７１８の出力側に位置している。これは図２の回路が−
１倍の最小多項式で構成した割り算回路と考えることが
できる。ガロア体ＧＦ（２）の演算上は同一であるが、
極性としては異なる極性の信号がシフトレジスタの最終
段から得られることになる。そのため、シフトレジスタ
７１８の出力を反転した信号、すなわちインバータ１１
の出力をＭ系列符号出力端子７８としている。
ンバータの位置が異なっているだけである。図６におい
ては、シフトレジスタ７１１の入力側に位置していたイ
ンバータが、図２の等価回路においてはシフトレジスタ
７１８の出力側に位置している。これは図２の回路が−
１倍の最小多項式で構成した割り算回路と考えることが
できる。ガロア体ＧＦ（２）の演算上は同一であるが、
極性としては異なる極性の信号がシフトレジスタの最終
段から得られることになる。そのため、シフトレジスタ
７１８の出力を反転した信号、すなわちインバータ１１
の出力をＭ系列符号出力端子７８としている。
【００３３】図１の回路において、最小多項式Ｘ3 ＋Ｘ
2 ＋１を設定した場合の各部のタイミングチャートを図
３に示した。図３の（ａ）はクロック信号入力端子７７
へ入力するクロック信号、（ｂ）はシフトレジスタ７１
８の出力信号、（ｃ）はインバータ１１の出力信号、
（ｄ）はＮＡＮＤゲート７６の出力信号を示したもので
ある。
2 ＋１を設定した場合の各部のタイミングチャートを図
３に示した。図３の（ａ）はクロック信号入力端子７７
へ入力するクロック信号、（ｂ）はシフトレジスタ７１
８の出力信号、（ｃ）はインバータ１１の出力信号、
（ｄ）はＮＡＮＤゲート７６の出力信号を示したもので
ある。
【００３４】Ｍ系列符号に対するトリガーパルスの位置
である、図５の（ｄ），（ｇ）と図３の（ｃ），（ｄ）
を比較すれば明らかなように、トリガーパルスの発生し
ている位置が図５と図３で異なっている。これはインバ
ータの挿入位置を変えたことによって生じた、Ｍ系列符
号の生成開始点のずれである。例えば、図６の回路は、
電源投入から次のクロック信号でシフトレジスタ４３に
のみ“１”が入力されるのに対して、図１の回路はシフ
トレジスタ７１６と７１８に“１”が入力される。つま
り、巡回符号の途中から巡回を開始したことになる。
である、図５の（ｄ），（ｇ）と図３の（ｃ），（ｄ）
を比較すれば明らかなように、トリガーパルスの発生し
ている位置が図５と図３で異なっている。これはインバ
ータの挿入位置を変えたことによって生じた、Ｍ系列符
号の生成開始点のずれである。例えば、図６の回路は、
電源投入から次のクロック信号でシフトレジスタ４３に
のみ“１”が入力されるのに対して、図１の回路はシフ
トレジスタ７１６と７１８に“１”が入力される。つま
り、巡回符号の途中から巡回を開始したことになる。
【００３５】しかしながら、生成されるＭ系列符号は同
一であり、なによりＭ系列符号発生器にとって重要なの
は、生成パターンの設定の容易さであることから、この
符号をトリガリングするためのトリガーパルスは、符号
が一巡する間のどこにあっても支障はない。
一であり、なによりＭ系列符号発生器にとって重要なの
は、生成パターンの設定の容易さであることから、この
符号をトリガリングするためのトリガーパルスは、符号
が一巡する間のどこにあっても支障はない。
【００３６】
【発明の効果】以上説明したように、この発明のＭ系列
符号発生器では、最高次数以下の任意のＭ系列符号並び
にその符号の周期に応じたトリガーパルスを生成できる
ことから、異なる次数のＭ系列符号が必要な用途におい
て非常に有益である。
符号発生器では、最高次数以下の任意のＭ系列符号並び
にその符号の周期に応じたトリガーパルスを生成できる
ことから、異なる次数のＭ系列符号が必要な用途におい
て非常に有益である。
【図１】この発明の一実施の形態について説明するため
のブロック図。
のブロック図。
【図２】図１の等価回路図。
【図３】図２の主要部の信号波形について説明するため
の説明図。
の説明図。
【図４】Ｍ系列符号とトリガーパルスを発生する従来の
Ｍ系列符号発生器について説明するためのブロック図。
Ｍ系列符号発生器について説明するためのブロック図。
【図５】図４のＭ系列符号の生成過程について説明する
ためのタイミングチャート。
ためのタイミングチャート。
【図６】他の従来のＭ系列符号発生器について説明する
ためのブロック図。
ためのブロック図。
【図７】高速動作を可能とする、従来の８次のＭ系列符
号発生器について説明するためのブロック図。
号発生器について説明するためのブロック図。
１１…インバータ、７１１〜７１８…シフトレジスタ、
７２１〜７２７…ＥＸ−ＯＲゲート、７３１〜７３８…
ＡＮＤゲート、７４１〜７４８…制御電圧入力端子、７
６…ＮＡＮＤゲート、７７…クロック信号入力端子、７
７…Ｍ系列符号出力端子、７９…トリガーパルス出力端
子。
７２１〜７２７…ＥＸ−ＯＲゲート、７３１〜７３８…
ＡＮＤゲート、７４１〜７４８…制御電圧入力端子、７
６…ＮＡＮＤゲート、７７…クロック信号入力端子、７
７…Ｍ系列符号出力端子、７９…トリガーパルス出力端
子。
Claims (3)
- 【請求項１】 複数のシフトレジスタを有し、該シフト
レジスタ間に排他的論理和を挿入し、前記シフトレジス
タの最終段の出力信号を反転し、前記排他的論理和に帰
還することによりＭ系列符号を生成してなることを特徴
とするＭ系列符号発生器。 - 【請求項２】 複数のシフトレジスタを有し、該シフト
レジスタ間に排他的論理和を挿入し、前記複数のシフト
レジスタ最終段の出力信号を反転し、前記排他的論理和
に帰還することによりＭ系列符号を生成し、前記シフト
レジスタの各出力を論理和あるいは論理積により演算
し、前記Ｍ系列符号１周期のトリガーパルスを得ること
を特徴とするＭ系列符号発生器。 - 【請求項３】 複数のシフトレジスタと、 前記シフトレジスタ間に挿入された排他的論理和と、 最終段の前記シフトレジスタの出力信号を反転するイン
バータと、 前記インバータの出力を導通あるいは遮断させるための
スイッチ手段と、 前記スイッチ手段の出力を前記排他的論理和に帰還する
ことによりＭ系列符号を生成する手段とを備え、 前記複数のシフトレジスタの出力に接続された論理和ま
たは論理積により、Ｍ系列符号１周期のトリガーパルス
を得ることを特徴とするＭ系列符号発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8312427A JPH10154068A (ja) | 1996-11-22 | 1996-11-22 | Ｍ系列符号発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8312427A JPH10154068A (ja) | 1996-11-22 | 1996-11-22 | Ｍ系列符号発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154068A true JPH10154068A (ja) | 1998-06-09 |
Family
ID=18029087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8312427A Withdrawn JPH10154068A (ja) | 1996-11-22 | 1996-11-22 | Ｍ系列符号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154068A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671854B1 (ko) * | 1998-12-24 | 2007-01-22 | 후지쯔 가부시끼가이샤 | 코드 위상 설정 방법 및 장치 |
| JP2010217921A (ja) * | 2010-06-21 | 2010-09-30 | Toyo Networks & System Integration Co Ltd | ガロア体上の元の除算演算回路 |
| JP2010217922A (ja) * | 2010-06-21 | 2010-09-30 | Toyo Networks & System Integration Co Ltd | ガロア体上の元の除算演算回路 |
-
1996
- 1996-11-22 JP JP8312427A patent/JPH10154068A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671854B1 (ko) * | 1998-12-24 | 2007-01-22 | 후지쯔 가부시끼가이샤 | 코드 위상 설정 방법 및 장치 |
| JP2010217921A (ja) * | 2010-06-21 | 2010-09-30 | Toyo Networks & System Integration Co Ltd | ガロア体上の元の除算演算回路 |
| JP2010217922A (ja) * | 2010-06-21 | 2010-09-30 | Toyo Networks & System Integration Co Ltd | ガロア体上の元の除算演算回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3347729B2 (ja) | 信号波生成装置および位相検出装置 | |
| JP2577896B2 (ja) | ｍ系列符号発生器 | |
| JPH10154068A (ja) | Ｍ系列符号発生器 | |
| JPH04258023A (ja) | 高速カウンタ／ 除算器及び当該カウンタ／ 除算器をスワローワーカウンタに使用する方法 | |
| JP2577914B2 (ja) | ｍ系列符号発生器 | |
| US5521952A (en) | Pulse counter circuit and pulse signal changeover circuit therefor | |
| JP2967520B2 (ja) | 最大周期列信号発生回路 | |
| JP2004242339A (ja) | パルス生成回路 | |
| JP3425175B2 (ja) | ランダムパルス生成装置及びランダムパルス生成方法 | |
| JPH07134647A (ja) | 乱数発生装置 | |
| SU1691839A2 (ru) | Генератор псевдослучайных чисел | |
| RU1812641C (ru) | Устройство дл управлени ркостью лампы накаливани | |
| KR100233246B1 (ko) | 마스크를 이용한 단축 최장 부호 발생기 | |
| KR0186058B1 (ko) | 동기식 클럭 발생회로 | |
| JP2880019B2 (ja) | パターン発生装置 | |
| KR100206888B1 (ko) | 마스크롬의 내부제어신호 발생회로 | |
| JPH10117128A (ja) | 疑似雑音系列符号位相制御装置 | |
| SU1265994A1 (ru) | Устройство дл контрол | |
| JPH06209355A (ja) | 伝送検査用信号発生回路 | |
| SU803118A1 (ru) | Устройство дл формировани иСпыТАТЕльНОгО TEKCTA | |
| JP3425163B2 (ja) | 乱数生成装置 | |
| US4322996A (en) | Alternating repeat keying signal generator | |
| EP0486851A2 (en) | Direct digital synthesizer with feedback shift register | |
| KR970049257A (ko) | 클럭 발생회로 | |
| RU2106057C1 (ru) | Устройство для задержки сигналов |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040203 |