JPH09266317A - 半導体装置 - Google Patents
半導体装置Info
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- JPH09266317A JPH09266317A JP7572996A JP7572996A JPH09266317A JP H09266317 A JPH09266317 A JP H09266317A JP 7572996 A JP7572996 A JP 7572996A JP 7572996 A JP7572996 A JP 7572996A JP H09266317 A JPH09266317 A JP H09266317A
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Abstract
(57)【要約】
【課題】 ＳＯＩ基板の活性シリコン層に形成されたＭ
ＯＳトランジスタの放熱性を良くすることのできる半導
体装置及びその製造方法を提供する。 【解決手段】 ＳＯＩ基板１上にシリコン酸化膜及び窒
化シリコン膜を形成した後、窒化シリコン膜の所望の位
置に開口部を形成し、窒化シリコン膜をマスクとしてＬ
ＯＣＯＳ酸化を行うことによりシリコン酸化膜を形成す
る。続いて、窒化シリコン膜上に形成されたシリコン酸
化膜及び窒化シリコン膜をエッチングにより除去するこ
とにより、素子分離領域３を形成した後、活性シリコン
層１ｃにＭＯＳトランジスタを作製する。次に、シリコ
ン酸化膜をエッチングにより除去した後、再びシリコン
酸化膜２を形成し、所望の位置に開口部を形成した後、
ドレイン領域３ｂに複数の溝部３ｅを形成する。最後
に、溝部３ｅを埋め込むように配線を行うことにより、
ソース電極３ｆ，ゲート電極３ｇ，ドレイン電極３ｈを
形成する。
ＯＳトランジスタの放熱性を良くすることのできる半導
体装置及びその製造方法を提供する。 【解決手段】 ＳＯＩ基板１上にシリコン酸化膜及び窒
化シリコン膜を形成した後、窒化シリコン膜の所望の位
置に開口部を形成し、窒化シリコン膜をマスクとしてＬ
ＯＣＯＳ酸化を行うことによりシリコン酸化膜を形成す
る。続いて、窒化シリコン膜上に形成されたシリコン酸
化膜及び窒化シリコン膜をエッチングにより除去するこ
とにより、素子分離領域３を形成した後、活性シリコン
層１ｃにＭＯＳトランジスタを作製する。次に、シリコ
ン酸化膜をエッチングにより除去した後、再びシリコン
酸化膜２を形成し、所望の位置に開口部を形成した後、
ドレイン領域３ｂに複数の溝部３ｅを形成する。最後
に、溝部３ｅを埋め込むように配線を行うことにより、
ソース電極３ｆ，ゲート電極３ｇ，ドレイン電極３ｈを
形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ基板に作製
された半導体素子の放熱性を高めた半導体装置に関する
ものであり、特にＭＯＳトランジスタの放熱性を高めた
半導体装置に関する。
された半導体素子の放熱性を高めた半導体装置に関する
ものであり、特にＭＯＳトランジスタの放熱性を高めた
半導体装置に関する。
【０００２】
【従来の技術】図３は、従来例に係るＳＯＩ基板１の活
性シリコン層１ｃにＭＯＳトランジスタ３が形成された
状態を示す略断面図である。ＳＯＩ（Silicon on Ins
ulator）基板１は、支持体シリコン基板１ａと、支持体
シリコン基板１ａ上に形成されたシリコン酸化膜等の絶
縁膜１ｂと、絶縁膜１ｂ上に形成された半導体素子領域
となる活性シリコン層１ｃとが一体的に構成されてい
る。
性シリコン層１ｃにＭＯＳトランジスタ３が形成された
状態を示す略断面図である。ＳＯＩ（Silicon on Ins
ulator）基板１は、支持体シリコン基板１ａと、支持体
シリコン基板１ａ上に形成されたシリコン酸化膜等の絶
縁膜１ｂと、絶縁膜１ｂ上に形成された半導体素子領域
となる活性シリコン層１ｃとが一体的に構成されてい
る。
【０００３】なお、ＳＯＩ基板１の形成方法としては、
絶縁層上に気相，液相，固相の各相で単結晶シリコンを
成長させるＳＯＩ成長法や、基板を張り合わせる張り合
わせＳＯＩ法や、単結晶シリコン基板中に酸素をイオン
注入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon
Implanted Oxidation）法や、陽極酸化によってシリ
コンを部分的に多孔質化して酸化することにより形成す
る方法等がある。
絶縁層上に気相，液相，固相の各相で単結晶シリコンを
成長させるＳＯＩ成長法や、基板を張り合わせる張り合
わせＳＯＩ法や、単結晶シリコン基板中に酸素をイオン
注入して内部に絶縁層を形成するＳＩＭＯＸ（Silicon
Implanted Oxidation）法や、陽極酸化によってシリ
コンを部分的に多孔質化して酸化することにより形成す
る方法等がある。
【０００４】先ず、ＳＯＩ基板１上に熱酸化により緩衝
用のシリコン酸化膜を形成した後、原料ガスとしてモノ
シラン（ＳｉＨ4）及びアンモニア（ＮＨ3）を用いた減
圧ＣＶＤ法等により窒化シリコン膜（図示せず）を形成
し、所望の位置に開口部（図示せず）を形成して、ＬＯ
ＣＯＳ（Local Oxidation of Silicon）酸化を行う
ことによりシリコン酸化膜を形成する。
用のシリコン酸化膜を形成した後、原料ガスとしてモノ
シラン（ＳｉＨ4）及びアンモニア（ＮＨ3）を用いた減
圧ＣＶＤ法等により窒化シリコン膜（図示せず）を形成
し、所望の位置に開口部（図示せず）を形成して、ＬＯ
ＣＯＳ（Local Oxidation of Silicon）酸化を行う
ことによりシリコン酸化膜を形成する。
【０００５】続いて、窒化シリコン膜上に形成されたシ
リコン酸化膜を、フッ酸（ＨＦ）等のエッチャントを用
いてウェットエッチングにより除去し、次に、窒化シリ
コン膜を熱リン酸等のエッチャントを用いてエッチング
を行うことにより除去して、シリコン酸化膜から成る素
子分離領域２を形成する。
リコン酸化膜を、フッ酸（ＨＦ）等のエッチャントを用
いてウェットエッチングにより除去し、次に、窒化シリ
コン膜を熱リン酸等のエッチャントを用いてエッチング
を行うことにより除去して、シリコン酸化膜から成る素
子分離領域２を形成する。
【０００６】次に、緩衝用のシリコン酸化膜を、フッ酸
（ＨＦ）等のエッチャントを用いてウェットエッチング
により除去し、活性シリコン層１ｃの所望の位置に活性
シリコン層１ｃと逆の導電形を持つ不純物をイオン注入
及び拡散を行うことによりウェル領域３ａを形成した
後、活性シリコン層１ｃ及びウェル領域３ａに、活性シ
リコン層１ｃと同一の導電形を持つ不純物をイオン注入
及び拡散を行うことによりドレイン領域３ｂ及びソース
領域３ｃを形成する。
（ＨＦ）等のエッチャントを用いてウェットエッチング
により除去し、活性シリコン層１ｃの所望の位置に活性
シリコン層１ｃと逆の導電形を持つ不純物をイオン注入
及び拡散を行うことによりウェル領域３ａを形成した
後、活性シリコン層１ｃ及びウェル領域３ａに、活性シ
リコン層１ｃと同一の導電形を持つ不純物をイオン注入
及び拡散を行うことによりドレイン領域３ｂ及びソース
領域３ｃを形成する。
【０００７】そして、活性シリコン層１ｃ上に熱酸化を
行うことにより緩衝用のシリコン酸化膜（図示せず）を
形成した後、減圧ＣＶＤ法等により窒化シリコン膜（図
示せず）を形成して、窒化シリコン膜をマスクとしてＬ
ＯＣＯＳ酸化を行いシリコン酸化膜４を形成する。
行うことにより緩衝用のシリコン酸化膜（図示せず）を
形成した後、減圧ＣＶＤ法等により窒化シリコン膜（図
示せず）を形成して、窒化シリコン膜をマスクとしてＬ
ＯＣＯＳ酸化を行いシリコン酸化膜４を形成する。
【０００８】更に、窒化シリコン膜上に形成されたシリ
コン酸化膜，窒化シリコン膜及び緩衝用のシリコン酸化
膜をエッチングにより除去し、シリコン酸化膜等から成
るフィールド酸化膜５を形成した後、素子形成領域全面
にポリシリコンを堆積させ、選択的にエッチングを行う
ことによりポリシリコンゲート電極３ｄを形成する。
コン酸化膜，窒化シリコン膜及び緩衝用のシリコン酸化
膜をエッチングにより除去し、シリコン酸化膜等から成
るフィールド酸化膜５を形成した後、素子形成領域全面
にポリシリコンを堆積させ、選択的にエッチングを行う
ことによりポリシリコンゲート電極３ｄを形成する。
【０００９】最後に、フィールド酸化膜５を選択的にエ
ッチングを行うことにより、ソース電極３ｆ，ゲート電
極３ｇ，ドレイン電極３ｈを形成して、ＭＯＳトランジ
スタ３を形成する。なお、各電極の形成方法の一例とし
ては、ターゲットにアルミニウム（Ａｌ）を用いてスパ
ッタリングを行うことによりアルミニウム層を形成し、
フォトリソグラフィ工程及びエッチング工程を用いて所
定形状にパターニングすることにより形成できる。
ッチングを行うことにより、ソース電極３ｆ，ゲート電
極３ｇ，ドレイン電極３ｈを形成して、ＭＯＳトランジ
スタ３を形成する。なお、各電極の形成方法の一例とし
ては、ターゲットにアルミニウム（Ａｌ）を用いてスパ
ッタリングを行うことによりアルミニウム層を形成し、
フォトリソグラフィ工程及びエッチング工程を用いて所
定形状にパターニングすることにより形成できる。
【００１０】
【発明が解決しようとする課題】ところが、上述のよう
な構成の半導体装置においては、ＭＯＳトランジスタ３
は、周囲を熱抵抗の大きい絶縁膜１ｂ及び素子分離領域
２より囲まれているため、ＭＯＳトランジスタ３の温度
上昇が大きくなり、誤動作する恐れがあった。
な構成の半導体装置においては、ＭＯＳトランジスタ３
は、周囲を熱抵抗の大きい絶縁膜１ｂ及び素子分離領域
２より囲まれているため、ＭＯＳトランジスタ３の温度
上昇が大きくなり、誤動作する恐れがあった。
【００１１】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ＳＯＩ基板の活性シ
リコン層に形成されたＭＯＳトランジスタの放熱性を良
くすることのできる半導体装置を提供することにある。
であり、その目的とするところは、ＳＯＩ基板の活性シ
リコン層に形成されたＭＯＳトランジスタの放熱性を良
くすることのできる半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
支持体シリコン基板と該支持体シリコン基板上に形成さ
れた絶縁膜と該絶縁膜上に形成された活性シリコン層と
が一体的に構成されて成るＳＯＩ基板と、該ＳＯＩ基板
の前記活性シリコン層に前記絶縁膜に到達するように形
成された素子分離領域と、前記活性シリコン層に形成さ
れたＭＯＳトランジスタとを有して成る半導体装置にお
いて、前記ＭＯＳトランジスタのドレイン領域の主表面
側に溝部を形成すると共に、該溝部が形成されたドレイ
ン領域上に高熱電導率を有する材料により配線電極を形
成したことを特徴とするものである。
支持体シリコン基板と該支持体シリコン基板上に形成さ
れた絶縁膜と該絶縁膜上に形成された活性シリコン層と
が一体的に構成されて成るＳＯＩ基板と、該ＳＯＩ基板
の前記活性シリコン層に前記絶縁膜に到達するように形
成された素子分離領域と、前記活性シリコン層に形成さ
れたＭＯＳトランジスタとを有して成る半導体装置にお
いて、前記ＭＯＳトランジスタのドレイン領域の主表面
側に溝部を形成すると共に、該溝部が形成されたドレイ
ン領域上に高熱電導率を有する材料により配線電極を形
成したことを特徴とするものである。
【００１３】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。なお、ＳＯＩ基板１の活性シ
リコン層１ｃに素子分離領域２を形成して、ＭＯＳトラ
ンジスタ３を作製する工程は、従来例に示した工程を同
じであるので、ここでは説明を省略する。図１は、本発
明の一実施形態に係るＳＯＩ基板１の活性シリコン層１
ｃに形成されたＭＯＳトランジスタ３の放熱性を高めた
状態を示す略断面図である。本実施形態においては、Ｍ
ＯＳトランジスタ３のドレイン領域３ｂに、トレンチエ
ッチングにより複数の溝部３ｅを形成し、溝部３ｅを埋
め込むようにドレイン電極３ｈを形成した構成である。
ここで、ドレイン電極３ｈとしては、高熱電導率を持つ
材料、例えば、アルミニウム等が用いられる。
て図面に基づき説明する。なお、ＳＯＩ基板１の活性シ
リコン層１ｃに素子分離領域２を形成して、ＭＯＳトラ
ンジスタ３を作製する工程は、従来例に示した工程を同
じであるので、ここでは説明を省略する。図１は、本発
明の一実施形態に係るＳＯＩ基板１の活性シリコン層１
ｃに形成されたＭＯＳトランジスタ３の放熱性を高めた
状態を示す略断面図である。本実施形態においては、Ｍ
ＯＳトランジスタ３のドレイン領域３ｂに、トレンチエ
ッチングにより複数の溝部３ｅを形成し、溝部３ｅを埋
め込むようにドレイン電極３ｈを形成した構成である。
ここで、ドレイン電極３ｈとしては、高熱電導率を持つ
材料、例えば、アルミニウム等が用いられる。
【００１４】従って、本実施形態においては、ドレイン
領域３ｂに複数の溝部３ｅを形成して、溝部３ｅを埋め
込むようにドレイン電極３ｈを形成するようにしたの
で、ドレイン領域３ｂの溝部３ｅが形成された部分の表
面積が増大して、放熱性が良くなる。また、ドレイン電
極３ｈとして高熱電導率を持つ材料を用いているので、
更に放熱性が向上する。
領域３ｂに複数の溝部３ｅを形成して、溝部３ｅを埋め
込むようにドレイン電極３ｈを形成するようにしたの
で、ドレイン領域３ｂの溝部３ｅが形成された部分の表
面積が増大して、放熱性が良くなる。また、ドレイン電
極３ｈとして高熱電導率を持つ材料を用いているので、
更に放熱性が向上する。
【００１５】なお、本実施形態においては、ＬＯＣＯＳ
酸化により素子分離領域２を形成する場合について説明
したが、これに限定される必要はなく、例えば、図２に
示すように、ＳＯＩ基板１の活性シリコン層１ｃが厚膜
の場合に、活性シリコン層１ｃにＶ溝６を形成し、Ｖ溝
６にポリシリコン層７を埋め込むことにより素子分離領
域２を形成した場合にも同様の効果が得られ、この場合
にはＶ溝６の形成と同時に溝部３ｅが形成されるため、
特別な工程を必要とせず、工程数を減らすことができ
る。
酸化により素子分離領域２を形成する場合について説明
したが、これに限定される必要はなく、例えば、図２に
示すように、ＳＯＩ基板１の活性シリコン層１ｃが厚膜
の場合に、活性シリコン層１ｃにＶ溝６を形成し、Ｖ溝
６にポリシリコン層７を埋め込むことにより素子分離領
域２を形成した場合にも同様の効果が得られ、この場合
にはＶ溝６の形成と同時に溝部３ｅが形成されるため、
特別な工程を必要とせず、工程数を減らすことができ
る。
【００１６】また、本実施形態においては、溝部３ｅの
形状として断面が凹型のものを形成したが、これに限定
される必要はなく、溝部３ｅの形状としてドレイン領域
３ｂの溝部３ｅが形成された部分の表面積が増大するよ
うな形状であれば良い。
形状として断面が凹型のものを形成したが、これに限定
される必要はなく、溝部３ｅの形状としてドレイン領域
３ｂの溝部３ｅが形成された部分の表面積が増大するよ
うな形状であれば良い。
【００１７】更に、本実施形態においては、活性シリコ
ン層１ｃにＭＯＳトランジスタ３を作製する場合につい
て説明したが、これに限定される必要はなく、例えばバ
イポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポ
ーラトランジスタ）等が形成されたものにも適用でき
る。
ン層１ｃにＭＯＳトランジスタ３を作製する場合につい
て説明したが、これに限定される必要はなく、例えばバ
イポーラトランジスタやＩＧＢＴ（絶縁ゲート型バイポ
ーラトランジスタ）等が形成されたものにも適用でき
る。
【００１８】
【発明の効果】請求項１記載の発明は、支持体シリコン
基板と支持体シリコン基板上に形成された絶縁膜と絶縁
膜上に形成された活性シリコン層とが一体的に構成され
て成るＳＯＩ基板と、ＳＯＩ基板の活性シリコン層に絶
縁膜に到達するように形成された素子分離領域と、活性
シリコン層に形成されたＭＯＳトランジスタとを有して
成る半導体装置において、ＭＯＳトランジスタのドレイ
ン領域の主表面側に溝部を形成すると共に、溝部が形成
されたドレイン領域上に高熱電導率を有する材料により
配線電極を形成したので、ドレイン領域の溝部が形成さ
れた部分の表面積が増大して放熱性が良くなり、また、
溝部を高熱電導率を持つ材料により埋め込むようにした
ので更に放熱性が向上し、ＳＯＩ基板の活性シリコン層
に形成されたＭＯＳトランジスタの放熱性を良くするこ
とのできる半導体装置を提供することができた。
基板と支持体シリコン基板上に形成された絶縁膜と絶縁
膜上に形成された活性シリコン層とが一体的に構成され
て成るＳＯＩ基板と、ＳＯＩ基板の活性シリコン層に絶
縁膜に到達するように形成された素子分離領域と、活性
シリコン層に形成されたＭＯＳトランジスタとを有して
成る半導体装置において、ＭＯＳトランジスタのドレイ
ン領域の主表面側に溝部を形成すると共に、溝部が形成
されたドレイン領域上に高熱電導率を有する材料により
配線電極を形成したので、ドレイン領域の溝部が形成さ
れた部分の表面積が増大して放熱性が良くなり、また、
溝部を高熱電導率を持つ材料により埋め込むようにした
ので更に放熱性が向上し、ＳＯＩ基板の活性シリコン層
に形成されたＭＯＳトランジスタの放熱性を良くするこ
とのできる半導体装置を提供することができた。
【図１】本発明の一実施形態に係るＳＯＩ基板の活性シ
リコン層に形成されたＭＯＳトランジスタの放熱性を高
めた状態を示す略断面図である。
リコン層に形成されたＭＯＳトランジスタの放熱性を高
めた状態を示す略断面図である。
【図２】本発明の他の実施形態に係るＳＯＩ基板の活性
シリコン層に形成されたＭＯＳトランジスタの放熱性を
高めた状態を示す略断面図である。
シリコン層に形成されたＭＯＳトランジスタの放熱性を
高めた状態を示す略断面図である。
【図３】従来例に係るＳＯＩ基板の活性シリコン層にＭ
ＯＳトランジスタが形成された状態を示す略断面図であ
る。
ＯＳトランジスタが形成された状態を示す略断面図であ
る。
１ ＳＯＩ基板 １ａ 支持体シリコン基板 １ｂ 絶縁膜 １ｃ 活性シリコン層 ２ 素子分離領域 ３ ＭＯＳトランジスタ ３ａ ウェル領域 ３ｂ ドレイン領域 ３ｃ ソース領域 ３ｄ ポリシリコンゲート電極 ３ｅ 溝部 ３ｆ ソース電極 ３ｇ ゲート電極 ３ｈ ドレイン電極 ４ シリコン酸化膜 ５ フィールド酸化膜 ６ Ｖ溝 ７ ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 光英 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (1)
- 【請求項１】 支持体シリコン基板と該支持体シリコン
基板上に形成された絶縁膜と該絶縁膜上に形成された活
性シリコン層とが一体的に構成されて成るＳＯＩ基板
と、該ＳＯＩ基板の前記活性シリコン層に前記絶縁膜に
到達するように形成された素子分離領域と、前記活性シ
リコン層に形成されたＭＯＳトランジスタとを有して成
る半導体装置において、前記ＭＯＳトランジスタのドレ
イン領域の主表面側に溝部を形成すると共に、該溝部が
形成されたドレイン領域上に高熱電導率を有する材料に
より配線電極を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7572996A JPH09266317A (ja) | 1996-03-29 | 1996-03-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7572996A JPH09266317A (ja) | 1996-03-29 | 1996-03-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09266317A true JPH09266317A (ja) | 1997-10-07 |
Family
ID=13584662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7572996A Pending JPH09266317A (ja) | 1996-03-29 | 1996-03-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09266317A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717212B2 (en) * | 2001-06-12 | 2004-04-06 | Advanced Micro Devices, Inc. | Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure |
| JP2009289837A (ja) * | 2008-05-27 | 2009-12-10 | Oki Semiconductor Co Ltd | 半導体装置 |
| JP2015026683A (ja) * | 2013-07-25 | 2015-02-05 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-03-29 JP JP7572996A patent/JPH09266317A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717212B2 (en) * | 2001-06-12 | 2004-04-06 | Advanced Micro Devices, Inc. | Leaky, thermally conductive insulator material (LTCIM) in semiconductor-on-insulator (SOI) structure |
| JP2009289837A (ja) * | 2008-05-27 | 2009-12-10 | Oki Semiconductor Co Ltd | 半導体装置 |
| JP2015026683A (ja) * | 2013-07-25 | 2015-02-05 | 三菱電機株式会社 | 半導体装置の製造方法 |
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