JPH09252023A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH09252023A JPH09252023A JP5962196A JP5962196A JPH09252023A JP H09252023 A JPH09252023 A JP H09252023A JP 5962196 A JP5962196 A JP 5962196A JP 5962196 A JP5962196 A JP 5962196A JP H09252023 A JPH09252023 A JP H09252023A
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- semiconductor device
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 実装前に電気的特性評価を実施でき、必要に
応じて実装後のリペア作業を容易に行ない得る半導体装
置およびその製造方法を提供する。 【解決手段】 本半導体装置１０は、フリップチップＩ
Ｃ１１表面のバンプ１６がＴＡＢテープ１２のＯＬＢリ
ード１８の一端に接続される一方、ＯＬＢリード１８の
他端がリードフレーム１３に接続され、これらが樹脂１
４により封止された構成となっている。製造工程におい
ては、フリップチップＩＣ１１とＴＡＢテープ１２の接
続を行った後、ＴＡＢテープ１２上のテストパッドを用
いてＩＣの電気的特性評価を行い、この段階で不良ＩＣ
を除去する。その後、ＴＡＢテープ１２とリードフレー
ム１３の接続、樹脂封止を順次行う。
応じて実装後のリペア作業を容易に行ない得る半導体装
置およびその製造方法を提供する。 【解決手段】 本半導体装置１０は、フリップチップＩ
Ｃ１１表面のバンプ１６がＴＡＢテープ１２のＯＬＢリ
ード１８の一端に接続される一方、ＯＬＢリード１８の
他端がリードフレーム１３に接続され、これらが樹脂１
４により封止された構成となっている。製造工程におい
ては、フリップチップＩＣ１１とＴＡＢテープ１２の接
続を行った後、ＴＡＢテープ１２上のテストパッドを用
いてＩＣの電気的特性評価を行い、この段階で不良ＩＣ
を除去する。その後、ＴＡＢテープ１２とリードフレー
ム１３の接続、樹脂封止を順次行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に関し、特に多くの接続端子を有するフリップ
チップＩＣを用いた半導体装置とその製造方法に関する
ものである。
製造方法に関し、特に多くの接続端子を有するフリップ
チップＩＣを用いた半導体装置とその製造方法に関する
ものである。
【０００２】
【従来の技術】従来より、半導体装置（以下、ＩＣとい
う）の製造技術においては、微細化とこれに伴う高集積
化、高機能化、多端子化といった傾向が表れている。そ
こで、これらのＩＣの接続端子とＩＣを実装する回路基
板の接続端子との間の接続についても、同様に微細化、
多端子化が要求されている。
う）の製造技術においては、微細化とこれに伴う高集積
化、高機能化、多端子化といった傾向が表れている。そ
こで、これらのＩＣの接続端子とＩＣを実装する回路基
板の接続端子との間の接続についても、同様に微細化、
多端子化が要求されている。
【０００３】ＩＣと回路基板の接続方法としては、ワイ
ヤーボンド方式、ＴＡＢ方式、フリップチップ方式等が
知られているが、多数の接続端子を有するＩＣの高密度
実装方式としてはフリップチップ方式が適している。そ
の理由は、フリップチップ方式ではＩＣの表面上の全面
に接続端子を設けることができ、多端子化が容易なため
である。また、フリップチップ方式は接続に要する配線
が短くて済むため、電気特性にも優れている。このた
め、１０数年前から実装方式の一つとして、特に大型コ
ンピュータの実装方式として、フリップチップ方式が検
討あるいは実用化されており、最近では液晶表示部品へ
の実装も検討されている。
ヤーボンド方式、ＴＡＢ方式、フリップチップ方式等が
知られているが、多数の接続端子を有するＩＣの高密度
実装方式としてはフリップチップ方式が適している。そ
の理由は、フリップチップ方式ではＩＣの表面上の全面
に接続端子を設けることができ、多端子化が容易なため
である。また、フリップチップ方式は接続に要する配線
が短くて済むため、電気特性にも優れている。このた
め、１０数年前から実装方式の一つとして、特に大型コ
ンピュータの実装方式として、フリップチップ方式が検
討あるいは実用化されており、最近では液晶表示部品へ
の実装も検討されている。
【０００４】従来一般のフリップチップ実装方式では、
例えば図７に示すように、セラミック等の実装基板１上
にＩＣ２を載せ、半田等のバンプ３を介して端子４、５
同士を直接接続する、いわゆるフリップチップボンディ
ングを行っていた。そして、フリップチップボンディン
グ終了後に電気的特性評価を行っていた。ところが、電
気的特性評価の結果、実装したＩＣに異常があることが
判明した場合、ＩＣの取り外し・再接合（リペア）が非
常に困難であり、また、ＩＣが取り外せたとしても基板
の再生が非常に困難であった。なお、フリップチップボ
ンディング後に電気的特性評価を行う理由は、仮にフリ
ップチップボンディング前に行うとするとチップ状態の
ＩＣに直接プロービングを行わなければならないが、特
にフリップチップＩＣ上に微細なピッチで設けられた多
数のパッドに対して検査用治具のプローブを確実に当て
ることは極めて難しいからである。
例えば図７に示すように、セラミック等の実装基板１上
にＩＣ２を載せ、半田等のバンプ３を介して端子４、５
同士を直接接続する、いわゆるフリップチップボンディ
ングを行っていた。そして、フリップチップボンディン
グ終了後に電気的特性評価を行っていた。ところが、電
気的特性評価の結果、実装したＩＣに異常があることが
判明した場合、ＩＣの取り外し・再接合（リペア）が非
常に困難であり、また、ＩＣが取り外せたとしても基板
の再生が非常に困難であった。なお、フリップチップボ
ンディング後に電気的特性評価を行う理由は、仮にフリ
ップチップボンディング前に行うとするとチップ状態の
ＩＣに直接プロービングを行わなければならないが、特
にフリップチップＩＣ上に微細なピッチで設けられた多
数のパッドに対して検査用治具のプローブを確実に当て
ることは極めて難しいからである。
【０００５】ＩＣのリペアを実施する方法の一例が、特
開平５−２８３４７７号公報に開示されている。この方
法は、図８（ａ）、（ｂ）に示すように、ＩＣ２を実装
基板１に実装する際、あるいはリペアする際にバンプ３
にレーザー光６を照射する、というものである。本方法
では、バンプのリフロー時にＩＣチップ全体をリフロー
炉内で加熱する従来一般の実装方法が持つ熱によるＩＣ
チップの損傷の問題を防止できる、複数個のバンプのう
ち例えば１個のバンプだけが接合不良であった場合でも
そのバンプのみのリペアが可能である、等の利点を有し
ている。また、特開平５−１２１４８８号公報には、図
９（ａ）〜（ｃ）に示すように、実装基板１上に、通常
作業用ランド７の他に予備ランド８を設けておき、実装
後に不良ＩＣが見つかった場合、その不良ＩＣを取り除
き、予備ランド８に新しいＩＣを実装するというリペア
方法が開示されている。
開平５−２８３４７７号公報に開示されている。この方
法は、図８（ａ）、（ｂ）に示すように、ＩＣ２を実装
基板１に実装する際、あるいはリペアする際にバンプ３
にレーザー光６を照射する、というものである。本方法
では、バンプのリフロー時にＩＣチップ全体をリフロー
炉内で加熱する従来一般の実装方法が持つ熱によるＩＣ
チップの損傷の問題を防止できる、複数個のバンプのう
ち例えば１個のバンプだけが接合不良であった場合でも
そのバンプのみのリペアが可能である、等の利点を有し
ている。また、特開平５−１２１４８８号公報には、図
９（ａ）〜（ｃ）に示すように、実装基板１上に、通常
作業用ランド７の他に予備ランド８を設けておき、実装
後に不良ＩＣが見つかった場合、その不良ＩＣを取り除
き、予備ランド８に新しいＩＣを実装するというリペア
方法が開示されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来のＩＣのリペア方法には以下の問題点がある。すなわ
ち、特開平５−２８３４７７号公報に示された方法で
は、１つの基板に複数個のＩＣが高密度に実装された場
合、あるいはＩＣ表面の全面に接続端子としてのバンプ
が形成された多ピンＩＣの場合は、外周部のバンプには
レーザ光を照射できても、内側のバンプにレーザ光を照
射することが不可能である。また、特開平５−１２１４
８８号公報に示されたベアチップ実装基板の例では、予
備ランドが設けられたことで１回のリペアまでは可能で
あるが、実際のリペア作業は必ずしも１回とは限らない
ため、適用上の制限があることになる。
来のＩＣのリペア方法には以下の問題点がある。すなわ
ち、特開平５−２８３４７７号公報に示された方法で
は、１つの基板に複数個のＩＣが高密度に実装された場
合、あるいはＩＣ表面の全面に接続端子としてのバンプ
が形成された多ピンＩＣの場合は、外周部のバンプには
レーザ光を照射できても、内側のバンプにレーザ光を照
射することが不可能である。また、特開平５−１２１４
８８号公報に示されたベアチップ実装基板の例では、予
備ランドが設けられたことで１回のリペアまでは可能で
あるが、実際のリペア作業は必ずしも１回とは限らない
ため、適用上の制限があることになる。
【０００７】ところで、特開平４−２３６４３４号公報
には、フィルムキャリアテープ（以下、ＴＡＢテープと
いう）に接続されたＩＣがリードフレームに接続され、
封止されたパッケージを有する半導体装置が開示されて
いる。これは、一般的にＴＡＢ in ＱＦＰと呼ばれる構
造のものであり、この構造ではＩＣ表面の全面に接続端
子を持つフリップチップＩＣを接続することは構造上不
可能である。また、特開平２−２５０３３６号公報に
は、いわゆるＴＡＢパッケージのポッティングキュアの
方法が開示されているが、これもフリップチップＩＣを
接続できる構造ではない。いずれにしても、これらの公
報に示されたＴＡＢテープを用いた構造をフリップチッ
プＩＣに適用することはできない。
には、フィルムキャリアテープ（以下、ＴＡＢテープと
いう）に接続されたＩＣがリードフレームに接続され、
封止されたパッケージを有する半導体装置が開示されて
いる。これは、一般的にＴＡＢ in ＱＦＰと呼ばれる構
造のものであり、この構造ではＩＣ表面の全面に接続端
子を持つフリップチップＩＣを接続することは構造上不
可能である。また、特開平２−２５０３３６号公報に
は、いわゆるＴＡＢパッケージのポッティングキュアの
方法が開示されているが、これもフリップチップＩＣを
接続できる構造ではない。いずれにしても、これらの公
報に示されたＴＡＢテープを用いた構造をフリップチッ
プＩＣに適用することはできない。
【０００８】本発明は、上記の課題を解決するためにな
されたものであって、フリップチップの特性を有効に利
用できると同時に、実装前に充分な電気的特性評価を実
施することで実装後のリペア作業を軽減でき、かつ、必
要に応じては実装後のリペア作業を容易に行うことので
きる半導体装置およびその製造方法を提供することを目
的とする。
されたものであって、フリップチップの特性を有効に利
用できると同時に、実装前に充分な電気的特性評価を実
施することで実装後のリペア作業を軽減でき、かつ、必
要に応じては実装後のリペア作業を容易に行うことので
きる半導体装置およびその製造方法を提供することを目
的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、半導体ＩＣ表面の全面に
設けられたバンプがフィルムキャリアテープに接続され
たことを特徴とするものである。また、半導体ＩＣ表面
の全面に設けられた複数のバンプがフィルムキャリアテ
ープの複数のＯＬＢリードの一端にそれぞれ接続される
とともに、これら各ＯＬＢリードの他端がリードフレー
ムに接続され、リードフレームのアウターリード部を除
く半導体ＩＣ、フィルムキャリアテープ、リードフレー
ムが樹脂により封止されるか、もしくは、前記各ＯＬＢ
リードの他端が封止樹脂の外側に延在してアウターリー
ド部となっていることを特徴とするものである。
めに、本発明の半導体装置は、半導体ＩＣ表面の全面に
設けられたバンプがフィルムキャリアテープに接続され
たことを特徴とするものである。また、半導体ＩＣ表面
の全面に設けられた複数のバンプがフィルムキャリアテ
ープの複数のＯＬＢリードの一端にそれぞれ接続される
とともに、これら各ＯＬＢリードの他端がリードフレー
ムに接続され、リードフレームのアウターリード部を除
く半導体ＩＣ、フィルムキャリアテープ、リードフレー
ムが樹脂により封止されるか、もしくは、前記各ＯＬＢ
リードの他端が封止樹脂の外側に延在してアウターリー
ド部となっていることを特徴とするものである。
【００１０】また、本発明の半導体装置の製造方法は、
半導体ＩＣ表面の全面に設けられた複数のバンプをフィ
ルムキャリアテープの複数のＯＬＢリードの一端にそれ
ぞれ接続する工程と、フィルムキャリアテープ上のテス
トパッドを用いて半導体ＩＣの電気的特性評価を行う工
程と、各ＯＬＢリードの他端をリードフレームに接続す
る工程と、リードフレームのアウターリード部を除いて
半導体ＩＣ、フィルムキャリアテープ、リードフレーム
を樹脂により封止する工程、を有することを特徴とする
ものである。もしくは、半導体ＩＣ表面の全面に設けら
れた複数のバンプをフィルムキャリアテープの複数のＯ
ＬＢリードの一端にそれぞれ接続する工程と、これら各
ＯＬＢリードの他端を封止樹脂の外側に延在するアウタ
ーリード部として残しそれ以外の部分のフィルムキャリ
アテープおよび半導体ＩＣを樹脂により封止する工程
と、フィルムキャリアテープ上のテストパッドを用いて
半導体ＩＣの電気的特性評価を行う工程、を有すること
を特徴とするものである。
半導体ＩＣ表面の全面に設けられた複数のバンプをフィ
ルムキャリアテープの複数のＯＬＢリードの一端にそれ
ぞれ接続する工程と、フィルムキャリアテープ上のテス
トパッドを用いて半導体ＩＣの電気的特性評価を行う工
程と、各ＯＬＢリードの他端をリードフレームに接続す
る工程と、リードフレームのアウターリード部を除いて
半導体ＩＣ、フィルムキャリアテープ、リードフレーム
を樹脂により封止する工程、を有することを特徴とする
ものである。もしくは、半導体ＩＣ表面の全面に設けら
れた複数のバンプをフィルムキャリアテープの複数のＯ
ＬＢリードの一端にそれぞれ接続する工程と、これら各
ＯＬＢリードの他端を封止樹脂の外側に延在するアウタ
ーリード部として残しそれ以外の部分のフィルムキャリ
アテープおよび半導体ＩＣを樹脂により封止する工程
と、フィルムキャリアテープ上のテストパッドを用いて
半導体ＩＣの電気的特性評価を行う工程、を有すること
を特徴とするものである。
【００１１】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図３を参照して説明する。図１、図２はそれぞ
れ本実施の形態の半導体装置を示す断面図、平面図であ
り、図中符号１１はフリップチップＩＣ（半導体Ｉ
Ｃ）、１２はＴＡＢテープ（フィルムキャリアテー
プ）、１３はリードフレーム、１４は封止樹脂である。
を図１〜図３を参照して説明する。図１、図２はそれぞ
れ本実施の形態の半導体装置を示す断面図、平面図であ
り、図中符号１１はフリップチップＩＣ（半導体Ｉ
Ｃ）、１２はＴＡＢテープ（フィルムキャリアテー
プ）、１３はリードフレーム、１４は封止樹脂である。
【００１２】図１および図２に示すように、本半導体装
置１０は、フリップチップＩＣ１１とＴＡＢテープ１２
とリードフレーム１３を組み合わせたものである。すな
わち、フリップチップＩＣ１１表面の全面に接続端子と
してのパッド１５が形成され、各パッド１５がＡｕ等か
らなるバンプ１６を介してＴＡＢテープ１２上の各ラン
ド１７に接続されている。さらに、ＴＡＢテープ１２上
で各ランド１７はＯＬＢ（Outer Lead Bonding）リード
１８に繋がり、ＯＬＢリード１８先端のＯＬＢ部１８ａ
がリードフレーム１３のインナーリード部１３ａに接続
されている。また、フリップチップＩＣ１１自身はその
裏面側で接着剤１９によりリードフレーム１３のアイラ
ンド１３ｂ上に固着されている。このように、ＴＡＢテ
ープ１２を中継部材としてフリップチップＩＣ１１とリ
ードフレーム１３を接続したものが樹脂１４によって封
止され、封止樹脂１４の外方にリードフレーム１３のア
ウターリード部１３ｃが延在している。
置１０は、フリップチップＩＣ１１とＴＡＢテープ１２
とリードフレーム１３を組み合わせたものである。すな
わち、フリップチップＩＣ１１表面の全面に接続端子と
してのパッド１５が形成され、各パッド１５がＡｕ等か
らなるバンプ１６を介してＴＡＢテープ１２上の各ラン
ド１７に接続されている。さらに、ＴＡＢテープ１２上
で各ランド１７はＯＬＢ（Outer Lead Bonding）リード
１８に繋がり、ＯＬＢリード１８先端のＯＬＢ部１８ａ
がリードフレーム１３のインナーリード部１３ａに接続
されている。また、フリップチップＩＣ１１自身はその
裏面側で接着剤１９によりリードフレーム１３のアイラ
ンド１３ｂ上に固着されている。このように、ＴＡＢテ
ープ１２を中継部材としてフリップチップＩＣ１１とリ
ードフレーム１３を接続したものが樹脂１４によって封
止され、封止樹脂１４の外方にリードフレーム１３のア
ウターリード部１３ｃが延在している。
【００１３】次に、上記構成の半導体装置の製造方法に
ついて説明する。まず、フリップチップＩＣについて
は、図３（ａ）に示すように、フリップチップＩＣ１１
表面にＡｌ薄膜を形成し、その上にＣｕ、Ｎｉ、Ａｕ等
の金属膜をメッキ法やスパッタ法を用いて順次形成する
ことによって、パッド１５を形成する。そして、パッド
１５上にボールバンプ法等を用いてＡｕ等からなるバン
プ１６を形成する。一方、ＴＡＢテープについては、図
３（ｂ）に示すように、フリップチップＩＣ１１のバン
プ１６に対応する位置にランド１７を形成する。また、
ＴＡＢテープ１２にはＯＬＢホール２０およびスプロケ
ットホール２１が予め形成されている。なお、ＴＡＢテ
ープ１２自体の構成は、一般に市販されている３層１メ
タル構造のものであり、入手が容易でかつ安価なもので
ある。
ついて説明する。まず、フリップチップＩＣについて
は、図３（ａ）に示すように、フリップチップＩＣ１１
表面にＡｌ薄膜を形成し、その上にＣｕ、Ｎｉ、Ａｕ等
の金属膜をメッキ法やスパッタ法を用いて順次形成する
ことによって、パッド１５を形成する。そして、パッド
１５上にボールバンプ法等を用いてＡｕ等からなるバン
プ１６を形成する。一方、ＴＡＢテープについては、図
３（ｂ）に示すように、フリップチップＩＣ１１のバン
プ１６に対応する位置にランド１７を形成する。また、
ＴＡＢテープ１２にはＯＬＢホール２０およびスプロケ
ットホール２１が予め形成されている。なお、ＴＡＢテ
ープ１２自体の構成は、一般に市販されている３層１メ
タル構造のものであり、入手が容易でかつ安価なもので
ある。
【００１４】次に、図３（ｃ）に示すように、フリップ
チップＩＣ１１表面を下に向けた状態で熱圧着法等を用
いてフリップチップＩＣ１１上のバンプ１６とＴＡＢテ
ープ１２上のランド１７を電気的、機械的に接続する。
この際、ＴＡＢテープ１２上には電気選別やＢＴ（バー
ンインテスト）等の電気的特性評価に使用するテストパ
ッド２２が予め形成されているため、図３（ｄ）に示す
ように、この状態で検査用治具２３をテストパッド２２
に接続することによって電気選別やＢＴ等の電気的特性
評価を容易に実施し、この段階で不良ＩＣの除去を行う
ことが可能となる。例えば、テストパッド２２のピッチ
は、１mmピッチというように、フリップチップＩＣ１１
上のパッドピッチより大きく、さらにフリップチップＩ
Ｃ１１とＴＡＢテープ１２を接続した後（より詳細には
ＩＣ表面保護用樹脂コート実施後）に電気的特性評価を
行うため、従来のＩＣチップ単体で特性評価を行う場合
と比べて、取り扱いを極めて容易とすることができる。
チップＩＣ１１表面を下に向けた状態で熱圧着法等を用
いてフリップチップＩＣ１１上のバンプ１６とＴＡＢテ
ープ１２上のランド１７を電気的、機械的に接続する。
この際、ＴＡＢテープ１２上には電気選別やＢＴ（バー
ンインテスト）等の電気的特性評価に使用するテストパ
ッド２２が予め形成されているため、図３（ｄ）に示す
ように、この状態で検査用治具２３をテストパッド２２
に接続することによって電気選別やＢＴ等の電気的特性
評価を容易に実施し、この段階で不良ＩＣの除去を行う
ことが可能となる。例えば、テストパッド２２のピッチ
は、１mmピッチというように、フリップチップＩＣ１１
上のパッドピッチより大きく、さらにフリップチップＩ
Ｃ１１とＴＡＢテープ１２を接続した後（より詳細には
ＩＣ表面保護用樹脂コート実施後）に電気的特性評価を
行うため、従来のＩＣチップ単体で特性評価を行う場合
と比べて、取り扱いを極めて容易とすることができる。
【００１５】次に、電気的特性評価の結果、良品と判定
されたフリップチップＩＣについては、図３（ｅ）に示
すように、ＴＡＢテープ１２のＯＬＢホール２０の位置
から切断し、ＯＬＢリード１８の成形を行う。そして、
図３（ｆ）に示すようなアイランド１３ｂを有するリー
ドフレーム１３とフリップチップＩＣ１１を搭載したＴ
ＡＢテープ１２の位置合わせを行った後、図３（ｇ）に
示すように、ＴＡＢテープ１２のＯＬＢリード１８先端
のＯＬＢ部１８ａとリードフレーム１３のインナーリー
ド部１３ａを熱圧着法等によりボンディングする。ま
た、それと同時にアイランド１３ｂとフリップチップＩ
Ｃ１１裏面を銀ペースト等の接着剤１９を用いて接着
し、その後、キュアを行って接着剤１９を硬化、密着さ
せる。
されたフリップチップＩＣについては、図３（ｅ）に示
すように、ＴＡＢテープ１２のＯＬＢホール２０の位置
から切断し、ＯＬＢリード１８の成形を行う。そして、
図３（ｆ）に示すようなアイランド１３ｂを有するリー
ドフレーム１３とフリップチップＩＣ１１を搭載したＴ
ＡＢテープ１２の位置合わせを行った後、図３（ｇ）に
示すように、ＴＡＢテープ１２のＯＬＢリード１８先端
のＯＬＢ部１８ａとリードフレーム１３のインナーリー
ド部１３ａを熱圧着法等によりボンディングする。ま
た、それと同時にアイランド１３ｂとフリップチップＩ
Ｃ１１裏面を銀ペースト等の接着剤１９を用いて接着
し、その後、キュアを行って接着剤１９を硬化、密着さ
せる。
【００１６】最後に、図４（ｈ）に示すように、リード
フレーム１３とフリップチップＩＣ１１を搭載したＴＡ
Ｂテープ１２を接続したものを樹脂１４中に封止し、外
部メッキ、アウターリード部３ｃ成形等の工程を経るこ
とによって、外形は一般的なＱＦＰ（Quad-Flat Packag
e ）型パッケージである本実施の形態の半導体装置１０
が完成する。そこで、この半導体装置１０を基板に実装
する際には、図４（ｉ）に示すように、半導体装置１０
のアウターリード部３ｃの先端に対応する位置にパッド
２５を形成した実装基板２４を用い、各パッド２５上に
接着剤２６を付着しておき、図４（ｊ）に示すように、
実装基板２４上に半導体装置１０を固定する。
フレーム１３とフリップチップＩＣ１１を搭載したＴＡ
Ｂテープ１２を接続したものを樹脂１４中に封止し、外
部メッキ、アウターリード部３ｃ成形等の工程を経るこ
とによって、外形は一般的なＱＦＰ（Quad-Flat Packag
e ）型パッケージである本実施の形態の半導体装置１０
が完成する。そこで、この半導体装置１０を基板に実装
する際には、図４（ｉ）に示すように、半導体装置１０
のアウターリード部３ｃの先端に対応する位置にパッド
２５を形成した実装基板２４を用い、各パッド２５上に
接着剤２６を付着しておき、図４（ｊ）に示すように、
実装基板２４上に半導体装置１０を固定する。
【００１７】このように、本実施の形態の半導体装置１
０は、元々がフリップチップＩＣでありながら、これを
実装基板２４上に直接実装するのではなく、一度ＴＡＢ
テープ１２に搭載した後、これをリードフレーム１３に
接続し、その全体を樹脂封止してＱＦＰ型パッケージと
したものを実装基板２４上に実装する構成である。そし
て、電気的特性評価に関しては、ＴＡＢテープ１２に搭
載した段階、すなわち基板に実装する前の段階で容易に
実施することができる。したがって、実装前に不良ＩＣ
を排除することができるので、実装後の不具合により発
生するＩＣのリペアの可能性が非常に低くなり、リペア
作業を軽減することができる。
０は、元々がフリップチップＩＣでありながら、これを
実装基板２４上に直接実装するのではなく、一度ＴＡＢ
テープ１２に搭載した後、これをリードフレーム１３に
接続し、その全体を樹脂封止してＱＦＰ型パッケージと
したものを実装基板２４上に実装する構成である。そし
て、電気的特性評価に関しては、ＴＡＢテープ１２に搭
載した段階、すなわち基板に実装する前の段階で容易に
実施することができる。したがって、実装前に不良ＩＣ
を排除することができるので、実装後の不具合により発
生するＩＣのリペアの可能性が非常に低くなり、リペア
作業を軽減することができる。
【００１８】また、仮にリペアの必要が生じた場合で
も、外形が一般的なＱＦＰ型パッケージであることか
ら、そのリペア作業は特殊な方法でなく、部分加熱によ
るパッケージの取り外し、実装基板への接着剤の再供
給、パッケージの再搭載、再リフロー、といった従来一
般の方法で容易に実施することができる。
も、外形が一般的なＱＦＰ型パッケージであることか
ら、そのリペア作業は特殊な方法でなく、部分加熱によ
るパッケージの取り外し、実装基板への接着剤の再供
給、パッケージの再搭載、再リフロー、といった従来一
般の方法で容易に実施することができる。
【００１９】さらに、ＩＣチップ本体はあくまでも全面
に接続端子としてのバンプ１６を有するフリップチップ
ＩＣ１１であるため、バンプのピッチを例えば０．５mm
ピッチとした場合、ＩＣの外形サイズが１０mm□ 程度
であれば、約４００ピンまでの多ピン化に対応すること
が可能である。したがって、本実施の形態の半導体装置
はフリップチップＩＣの利点を充分に生かすことができ
る。さらに、３層１メタル構造のＴＡＢテープ１２を用
いているため、汎用性のある安価な半導体装置を提供す
ることができる。
に接続端子としてのバンプ１６を有するフリップチップ
ＩＣ１１であるため、バンプのピッチを例えば０．５mm
ピッチとした場合、ＩＣの外形サイズが１０mm□ 程度
であれば、約４００ピンまでの多ピン化に対応すること
が可能である。したがって、本実施の形態の半導体装置
はフリップチップＩＣの利点を充分に生かすことができ
る。さらに、３層１メタル構造のＴＡＢテープ１２を用
いているため、汎用性のある安価な半導体装置を提供す
ることができる。
【００２０】以下、本発明の第２の実施の形態を図５お
よび図６を参照して説明する。図５、図６はそれぞれ本
実施の形態の半導体装置を示す断面図、平面図である。
本実施の形態の半導体装置は、リードフレームを用いな
い点で第１の実施の形態と異なり、外形がいわゆるフィ
ルムキャリア型パッケージとなっている。なお、図５お
よび図６において、図１および図２と共通の構成要素に
ついては同一の符号を付す。
よび図６を参照して説明する。図５、図６はそれぞれ本
実施の形態の半導体装置を示す断面図、平面図である。
本実施の形態の半導体装置は、リードフレームを用いな
い点で第１の実施の形態と異なり、外形がいわゆるフィ
ルムキャリア型パッケージとなっている。なお、図５お
よび図６において、図１および図２と共通の構成要素に
ついては同一の符号を付す。
【００２１】図５および図６に示すように、フリップチ
ップＩＣ１１表面の全面にパッド１５が形成され、各パ
ッド１５がバンプ１６を介してＴＡＢテープ１２の各ラ
ンド１７に接続されている。さらに、ＴＡＢテープ１２
上で各ランド１７に繋がるＯＬＢリード１８がそのまま
半導体装置２８の外部に延びてアウターリード部２９と
なっている。そして、ＴＡＢテープ１２の周縁部にはソ
ルダーレジスト３０が設けられ、ソルダーレジスト３０
より内側のフリップチップＩＣ１１とＴＡＢテープ１２
の間は樹脂１４により封止されている。
ップＩＣ１１表面の全面にパッド１５が形成され、各パ
ッド１５がバンプ１６を介してＴＡＢテープ１２の各ラ
ンド１７に接続されている。さらに、ＴＡＢテープ１２
上で各ランド１７に繋がるＯＬＢリード１８がそのまま
半導体装置２８の外部に延びてアウターリード部２９と
なっている。そして、ＴＡＢテープ１２の周縁部にはソ
ルダーレジスト３０が設けられ、ソルダーレジスト３０
より内側のフリップチップＩＣ１１とＴＡＢテープ１２
の間は樹脂１４により封止されている。
【００２２】上記構成の半導体装置２８を製造する際に
は、まず、パッド１５上にＡｕや半田等のバンプ１６が
形成されたフリップチップＩＣ１１とＴＡＢテープ１２
を位置合わせした後、熱圧着法やリフロー法を用いてこ
れらを接続する。次に、フリップチップＩＣ１１とＴＡ
Ｂテープ１２を接続したものの上にポッティング法等に
より樹脂１４を塗布した後、これをオーブン等でキュア
して硬化させる。その後、ＴＡＢテープ１２上のテスト
パッド（図示せず）に検査用治具を接触させることによ
って電気選別やＢＴ等の電気的特性評価を実施し、不良
ＩＣを除去する。そして、封止樹脂１４の外方に延びる
ＯＬＢリード１８を切断、成形して半導体装置２８のア
ウターリード部２９とし、実装基板に実装できる形態と
して完成させる。
は、まず、パッド１５上にＡｕや半田等のバンプ１６が
形成されたフリップチップＩＣ１１とＴＡＢテープ１２
を位置合わせした後、熱圧着法やリフロー法を用いてこ
れらを接続する。次に、フリップチップＩＣ１１とＴＡ
Ｂテープ１２を接続したものの上にポッティング法等に
より樹脂１４を塗布した後、これをオーブン等でキュア
して硬化させる。その後、ＴＡＢテープ１２上のテスト
パッド（図示せず）に検査用治具を接触させることによ
って電気選別やＢＴ等の電気的特性評価を実施し、不良
ＩＣを除去する。そして、封止樹脂１４の外方に延びる
ＯＬＢリード１８を切断、成形して半導体装置２８のア
ウターリード部２９とし、実装基板に実装できる形態と
して完成させる。
【００２３】本実施の形態の半導体装置２８において
も、（１）実装前に不良ＩＣを除去できるので、実装後
のリペアの可能性を低くしてリペア作業を軽減できる、
（２）リペアの必要が生じた場合でも、外形が一般的な
フィルムキャリア型パッケージであり、リペア作業を従
来一般の方法で容易に実施できる、（３）ＩＣチップ本
体がフリップチップＩＣであるため、多ピン化に対応で
きる、といった第１の実施の形態と同様の効果を得るこ
とができる。
も、（１）実装前に不良ＩＣを除去できるので、実装後
のリペアの可能性を低くしてリペア作業を軽減できる、
（２）リペアの必要が生じた場合でも、外形が一般的な
フィルムキャリア型パッケージであり、リペア作業を従
来一般の方法で容易に実施できる、（３）ＩＣチップ本
体がフリップチップＩＣであるため、多ピン化に対応で
きる、といった第１の実施の形態と同様の効果を得るこ
とができる。
【００２４】それに加えて、本実施の形態の場合、リー
ドフレームを用いないため、製造プロセスを簡略化する
ことができる、また、リードフレームに要するコストを
削減できる、といった効果を奏することができる。さら
に、半導体装置全体が薄型化でき、取り扱いやすいもの
とすることができる。
ドフレームを用いないため、製造プロセスを簡略化する
ことができる、また、リードフレームに要するコストを
削減できる、といった効果を奏することができる。さら
に、半導体装置全体が薄型化でき、取り扱いやすいもの
とすることができる。
【００２５】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えばフリップチップＩＣ上のバンプの数や配置、それに
伴うＴＡＢテープのＯＬＢリードの数や配置、リードフ
レームの形状等については、適宜設計変更が可能であ
る。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えばフリップチップＩＣ上のバンプの数や配置、それに
伴うＴＡＢテープのＯＬＢリードの数や配置、リードフ
レームの形状等については、適宜設計変更が可能であ
る。
【００２６】
【発明の効果】以上、詳細に説明したように、本発明
は、フリップチップＩＣをＴＡＢテープ上に搭載し、電
気選別やＢＴ等の電気的特性評価を実施した後で、リー
ドフレームに搭載したり、フィルムキャリアとして実装
基板に実装することのできる半導体装置およびその製造
方法である。したがって、実装後のＩＣ不良等によるリ
ペアの発生は非常に少なく、また、リペアの必要性が生
じてもパッケージの外形が一般的なＱＦＰパッケージや
フィルムキャリアパッケージであるため、フリップチッ
プＩＣ単体と比較した場合、リペア作業を極めて容易に
行うことができる、という効果を得ることができる。ま
た、ＩＣ本体がフリップチップであるため、フリップチ
ップの特徴である多ピン化に対応することが可能とな
る。
は、フリップチップＩＣをＴＡＢテープ上に搭載し、電
気選別やＢＴ等の電気的特性評価を実施した後で、リー
ドフレームに搭載したり、フィルムキャリアとして実装
基板に実装することのできる半導体装置およびその製造
方法である。したがって、実装後のＩＣ不良等によるリ
ペアの発生は非常に少なく、また、リペアの必要性が生
じてもパッケージの外形が一般的なＱＦＰパッケージや
フィルムキャリアパッケージであるため、フリップチッ
プＩＣ単体と比較した場合、リペア作業を極めて容易に
行うことができる、という効果を得ることができる。ま
た、ＩＣ本体がフリップチップであるため、フリップチ
ップの特徴である多ピン化に対応することが可能とな
る。
【図１】本発明の第１の実施の形態である半導体装置の
縦断面図である。
縦断面図である。
【図２】同、半導体装置の平面図である。
【図３】同、半導体装置の製造方法を順を追って示す工
程図である。
程図である。
【図４】同、工程図の続きである。
【図５】本発明の第２の実施の形態である半導体装置の
縦断面図である。
縦断面図である。
【図６】同、半導体装置の平面図である。
【図７】従来一般のフリップチップ実装構造を示す図で
ある。
ある。
【図８】従来のＩＣのリペア方法を説明するための図で
ある。
ある。
【図９】従来の他のＩＣのリペア方法を説明するための
図である。
図である。
１，２４ 実装基板 ２，１１ フリップチップＩＣ（半導体ＩＣ） ３，１６ バンプ ４，５ 端子 ６ レーザ光 ７ 通常作業用ランド ８ 予備ランド １０，２８ 半導体装置 １２ ＴＡＢテープ（フィルムキャリアテープ） １３ リードフレーム １３ａ インナーリード部 １３ｂ アイランド １３ｃ，２９ アウターリード部 １４ 封止樹脂 １５，２５ パッド １７ ランド １８ ＯＬＢリード １８ａ ＯＬＢ部 １９，２６ 接着剤 ２０ ＯＬＢホール ２１ スプロケットホール ２２ テストパッド ２３ 検査用治具 ３０ ソルダーレジスト
Claims (6)
- 【請求項１】 半導体ＩＣ表面の全面に設けられたバン
プがフィルムキャリアテープに接続されたことを特徴と
する半導体装置。 - 【請求項２】 半導体ＩＣ表面の全面に設けられた複数
のバンプがフィルムキャリアテープの複数のＯＬＢリー
ドの一端にそれぞれ接続されるとともに、これら各ＯＬ
Ｂリードの他端がリードフレームに接続され、該リード
フレームのアウターリード部を除く前記半導体ＩＣ、フ
ィルムキャリアテープ、リードフレームが樹脂により封
止されたことを特徴とする半導体装置。 - 【請求項３】 半導体ＩＣ表面の全面に設けられた複数
のバンプがフィルムキャリアテープの複数のＯＬＢリー
ドの一端にそれぞれ接続されるとともに、これら各ＯＬ
Ｂリードの他端が封止樹脂の外側に延在してアウターリ
ード部となっていることを特徴とする半導体装置。 - 【請求項４】 請求項１ないし３のいずれかに記載の半
導体装置において、前記フィルムキャリアテープが３層
１メタル構造であることを特徴とする半導体装置。 - 【請求項５】 半導体ＩＣ表面の全面に設けられた複数
のバンプをフィルムキャリアテープの複数のＯＬＢリー
ドの一端にそれぞれ接続する工程と、前記フィルムキャ
リアテープ上のテストパッドを用いて半導体ＩＣの電気
的特性評価を行う工程と、前記各ＯＬＢリードの他端を
リードフレームに接続する工程と、該リードフレームの
アウターリード部を除いて前記半導体ＩＣ、フィルムキ
ャリアテープ、リードフレームを樹脂により封止する工
程、を有することを特徴とする半導体装置の製造方法。 - 【請求項６】 半導体ＩＣ表面の全面に設けられた複数
のバンプをフィルムキャリアテープの複数のＯＬＢリー
ドの一端にそれぞれ接続する工程と、これら各ＯＬＢリ
ードの他端を封止樹脂の外側に延在するアウターリード
部として残しそれ以外の部分の前記フィルムキャリアテ
ープおよび半導体ＩＣを樹脂により封止する工程と、前
記フィルムキャリアテープ上のテストパッドを用いて半
導体ＩＣの電気的特性評価を行う工程、を有することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5962196A JPH09252023A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5962196A JPH09252023A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09252023A true JPH09252023A (ja) | 1997-09-22 |
Family
ID=13118507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5962196A Pending JPH09252023A (ja) | 1996-03-15 | 1996-03-15 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09252023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100299681B1 (ko) * | 1998-09-03 | 2001-10-27 | 윤종용 | 액정표시장치 |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5726848B2 (ja) * | 1974-07-22 | 1982-06-07 | ||
| JPS6230342A (ja) * | 1985-07-31 | 1987-02-09 | Nec Corp | 半導体装置 |
| JPS63168029A (ja) * | 1986-12-29 | 1988-07-12 | Shindo Denshi Kogyo Kk | フイルムキヤリアへのチツプ実装方法 |
| JPS6481330A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Film carrier semiconductor device |
| JPS6486527A (en) * | 1987-09-29 | 1989-03-31 | Hitachi Cable | Ccb tape carrier |
| JPH01194430A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | Ｔａｂ用テープキヤリア |
| JPH01239946A (ja) * | 1988-03-22 | 1989-09-25 | Sharp Corp | 半導体集積回路のデープ・キャリア・パッケージ |
| JPH0282544A (ja) * | 1988-09-19 | 1990-03-23 | Nec Corp | 半導体装置 |
| JPH058859A (ja) * | 1991-06-28 | 1993-01-19 | Kawasaki Steel Corp | 長尺材の積重ね方法 |
| JPH0650754A (ja) * | 1992-06-04 | 1994-02-25 | Mitsutoyo Corp | 傾斜角・振動センサ及びそれを用いた傾斜角測定方法 |
| JPH06232327A (ja) * | 1993-02-01 | 1994-08-19 | Nec Corp | フレキシブルプリンティングサーキットテープとこれを用いた半導体装置用パッケージ |
| JPH0740576A (ja) * | 1993-07-27 | 1995-02-10 | Brother Ind Ltd | 画像形成装置 |
-
1996
- 1996-03-15 JP JP5962196A patent/JPH09252023A/ja active Pending
Patent Citations (12)
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| KR100299681B1 (ko) * | 1998-09-03 | 2001-10-27 | 윤종용 | 액정표시장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980616 |