JPH0918117A - 導電体層形成方法 - Google Patents
導電体層形成方法Info
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- JPH0918117A JPH0918117A JP8048033A JP4803396A JPH0918117A JP H0918117 A JPH0918117 A JP H0918117A JP 8048033 A JP8048033 A JP 8048033A JP 4803396 A JP4803396 A JP 4803396A JP H0918117 A JPH0918117 A JP H0918117A
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- H01F41/32—Apparatus or processes specially adapted for manufacturing or assembling magnets, inductances or transformers; Apparatus or processes specially adapted for manufacturing materials characterised by their magnetic properties for applying conductive, insulating or magnetic material on a magnetic film, specially adapted for a thin magnetic film
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- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
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- G11B5/3163—Fabrication methods or processes specially adapted for a particular head structure, e.g. using base layers for electroplating, using functional layers for masking, using energy or particle beams for shaping the structure or modifying the properties of the basic layers
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Abstract
(57)【要約】
【課題】 電気めっきを用いて基板上に導電体層を形
成するための改善された方法を提供する。 【解決手段】 基板１００の上面上にシード層１１０
を形成し、このシード層１１０を予め定められた形状に
パターニングして、基板１００の、パターニングされた
シード層１１０によりカバーされない部分の上、及びパ
ターニングされたシード層１１０上に誘電体層１３０を
形成し、誘電体層１３０上にフォトレジスト層を形成
し、このフォトレジスト層をパターニングしてマスクを
形成し、誘電体層１３０の、パターニングされたシード
層１１０の上に形成された部分を選択的にエッチングし
て、パターニングされたシード層を露出して、その上に
導電体層１４０を電気めっきする。
成するための改善された方法を提供する。 【解決手段】 基板１００の上面上にシード層１１０
を形成し、このシード層１１０を予め定められた形状に
パターニングして、基板１００の、パターニングされた
シード層１１０によりカバーされない部分の上、及びパ
ターニングされたシード層１１０上に誘電体層１３０を
形成し、誘電体層１３０上にフォトレジスト層を形成
し、このフォトレジスト層をパターニングしてマスクを
形成し、誘電体層１３０の、パターニングされたシード
層１１０の上に形成された部分を選択的にエッチングし
て、パターニングされたシード層を露出して、その上に
導電体層１４０を電気めっきする。
Description
【０００１】
【発明の属する技術分野】本発明は基板上に導電体層を
形成するための方法に関し、特に、電気めっき用いて、
該基板上に導電体層を形成するために改善された方法に
関する。
形成するための方法に関し、特に、電気めっき用いて、
該基板上に導電体層を形成するために改善された方法に
関する。
【０００２】
【従来の技術】図１Ａ〜図１Ｆには、電気めっきを用い
て基板上に導電体層を形成するための従来の方法を示す
概略的な断面図が示されている。周知のように、導電体
層１６を形成するための過程は、図１Ａに示されている
ように、初めに上面を有する基板１０を用意し、その上
に金属からなるシード層（ｓｅｅｄ ｌａｙｅｒ）１２
をスパッタリング等の技法を用いて形成する。フォトレ
ジスト層１４は、スピンコーティング法によりシード層
１２の上に形成された後、その一部が予め定められた形
状にパターニングされる。その後、フォトレジスト層の
パターニングされた部分が現像液により除去されること
によって、その部分の下のシード層１２の上面が露出さ
れる。
て基板上に導電体層を形成するための従来の方法を示す
概略的な断面図が示されている。周知のように、導電体
層１６を形成するための過程は、図１Ａに示されている
ように、初めに上面を有する基板１０を用意し、その上
に金属からなるシード層（ｓｅｅｄ ｌａｙｅｒ）１２
をスパッタリング等の技法を用いて形成する。フォトレ
ジスト層１４は、スピンコーティング法によりシード層
１２の上に形成された後、その一部が予め定められた形
状にパターニングされる。その後、フォトレジスト層の
パターニングされた部分が現像液により除去されること
によって、その部分の下のシード層１２の上面が露出さ
れる。
【０００３】その後、図１Ｂに示されているように、導
電体層１６は露出されたシード層１２の上面に形成さ
れ、図１Ｃに示すように、フォトレジスト１４の残りの
部分は適切な溶液により除去される。導電体層１６によ
り被覆されないシード層１２の残りの部分は、適切なエ
ッチング液により、図１Ｄに示すように除去される。
電体層１６は露出されたシード層１２の上面に形成さ
れ、図１Ｃに示すように、フォトレジスト１４の残りの
部分は適切な溶液により除去される。導電体層１６によ
り被覆されないシード層１２の残りの部分は、適切なエ
ッチング液により、図１Ｄに示すように除去される。
【０００４】図１Ｅに示すように、導電体層１６を絶縁
するために、例えば、二酸化シリコン（ＳｉＯ2）また
は酸化アルミニウム（Ａｌ2Ｏ3）のような絶縁物質から
なる誘電体層１８を、基板１０のパターニングされたシ
ード層で被覆されない部分の上及び導電体層１６の上部
に、蒸着法またはスパッタリング法により形成する。
するために、例えば、二酸化シリコン（ＳｉＯ2）また
は酸化アルミニウム（Ａｌ2Ｏ3）のような絶縁物質から
なる誘電体層１８を、基板１０のパターニングされたシ
ード層で被覆されない部分の上及び導電体層１６の上部
に、蒸着法またはスパッタリング法により形成する。
【０００５】しかし、図１Ｄに示すように、導電体層１
６の側面により形成されるくさび形状部分及び基板１０
の上面によって、誘電体層１８を均一に蒸着することが
困難となり、くさび形状部分において誘電体層が不均一
に形成されることになる。また、図１Ｄに示すように、
導電体層１６が基板１０の上面に比べて相対的に高く、
また寸法も大きいため、図１Ｅに示すように、導電体層
１６の上部に大きな誘電体層１８の突出部が形成される
が、このような突出部は、次のフォトリソグラフィー過
程での光学的分解能を向上させるために、図１Ｆに示す
ように、必ず平坦化されなければならない。
６の側面により形成されるくさび形状部分及び基板１０
の上面によって、誘電体層１８を均一に蒸着することが
困難となり、くさび形状部分において誘電体層が不均一
に形成されることになる。また、図１Ｄに示すように、
導電体層１６が基板１０の上面に比べて相対的に高く、
また寸法も大きいため、図１Ｅに示すように、導電体層
１６の上部に大きな誘電体層１８の突出部が形成される
が、このような突出部は、次のフォトリソグラフィー過
程での光学的分解能を向上させるために、図１Ｆに示す
ように、必ず平坦化されなければならない。
【０００６】
【発明が解決しようとする課題】従って、本発明の主な
目的は、電気めっき方法を用いて基板上に導電体層を形
成するための、誘電体層の平坦化工程の不要な改善され
た方法を提供することである。
目的は、電気めっき方法を用いて基板上に導電体層を形
成するための、誘電体層の平坦化工程の不要な改善され
た方法を提供することである。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、上面を有する基板上に導電体層
を形成するための方法であって、前記基板の前記上面上
にシード層を形成する第１過程と、前記シード層を予め
定められた形状にパターニングする第２過程と、前記基
板の、前記パターニングされたシード層により被覆され
ない部分の上、及び前記パターニングされたシード層上
に誘電体層を形成する第３過程と、前記誘電体層上にフ
ォトレジスト層を形成する第４過程と、前記フォトレジ
スト層をパターニングすることによって、マスクを形成
する第５過程と、前記マスクを用いて、前記パターニン
グされたシード層の上に形成された前記誘電体層の一部
分を選択的にエッチングすることによって、前記パター
ニングされたシード層を露出する第６過程と、前記露出
されたパターニングされた前記シード層の上に前記導電
体層を電気めっきする第７過程とを含むことを特徴とす
る導電体層形成方法が提供される。
めに、本発明によれば、上面を有する基板上に導電体層
を形成するための方法であって、前記基板の前記上面上
にシード層を形成する第１過程と、前記シード層を予め
定められた形状にパターニングする第２過程と、前記基
板の、前記パターニングされたシード層により被覆され
ない部分の上、及び前記パターニングされたシード層上
に誘電体層を形成する第３過程と、前記誘電体層上にフ
ォトレジスト層を形成する第４過程と、前記フォトレジ
スト層をパターニングすることによって、マスクを形成
する第５過程と、前記マスクを用いて、前記パターニン
グされたシード層の上に形成された前記誘電体層の一部
分を選択的にエッチングすることによって、前記パター
ニングされたシード層を露出する第６過程と、前記露出
されたパターニングされた前記シード層の上に前記導電
体層を電気めっきする第７過程とを含むことを特徴とす
る導電体層形成方法が提供される。
【０００８】
【発明の実施の形態】以下、本発明の好適な実施例につ
いて図面を参照しながら詳細に説明する。
いて図面を参照しながら詳細に説明する。
【０００９】図２Ａ〜図２Ｆには、本発明の基板上に導
電体層を形成する方法の、各過程を概略的に示す断面図
が示されている。
電体層を形成する方法の、各過程を概略的に示す断面図
が示されている。
【００１０】３〜５μｍの厚さを有する導電体層の形成
は、図２Ａに示すように、初めに上面を有する基板１０
０を準備し、その上に１００〜２００Åの厚さを有する
シード層１１０を蒸着法またはスパッタリング法を用い
て形成する。シード層１１０は、それぞれ５０〜１００
Åの厚さを有する上層及び下層を有し、上層は金（Ａ
ｕ）のような導電性物質からなり、下層はチタニウム
（Ｔｉ）のような物質からなる。
は、図２Ａに示すように、初めに上面を有する基板１０
０を準備し、その上に１００〜２００Åの厚さを有する
シード層１１０を蒸着法またはスパッタリング法を用い
て形成する。シード層１１０は、それぞれ５０〜１００
Åの厚さを有する上層及び下層を有し、上層は金（Ａ
ｕ）のような導電性物質からなり、下層はチタニウム
（Ｔｉ）のような物質からなる。
【００１１】その後、図２Ｂに示すように、シード層１
１０はフォトリソグラフィー法により予め定められた形
状にパターニングされ、パターニングされたシード層１
２０が得られる。
１０はフォトリソグラフィー法により予め定められた形
状にパターニングされ、パターニングされたシード層１
２０が得られる。
【００１２】その後、図２Ｃに示すように、例えば、二
酸化シリコンまたは酸化アルミニウム（Ａｌ2Ｏ3）のよ
うな絶縁物質からなる誘電体層１３０は，基板１００の
パターニングされたシード層１２０により被覆されない
部分の上、及びパターニングされたシード層１２０の上
部に蒸着法またはスパッタリング法により均一に被着さ
れる。
酸化シリコンまたは酸化アルミニウム（Ａｌ2Ｏ3）のよ
うな絶縁物質からなる誘電体層１３０は，基板１００の
パターニングされたシード層１２０により被覆されない
部分の上、及びパターニングされたシード層１２０の上
部に蒸着法またはスパッタリング法により均一に被着さ
れる。
【００１３】その後、図２Ｄに示すように、フォトレジ
スト層を誘電体層１３０の上部に形成し、パターニング
されたシード層１２０の上部を被覆する誘電体層の部分
を現像することによって、マスク１３５を形成する。
スト層を誘電体層１３０の上部に形成し、パターニング
されたシード層１２０の上部を被覆する誘電体層の部分
を現像することによって、マスク１３５を形成する。
【００１４】マスク１３５を用いてドライエッチングま
たはウェットエッチングを選択的に実施して、パターニ
ングされたシード層１２０の上部に形成された誘電体層
１３０を除去することによって、パターニングされたシ
ード層１２０を露出する。図２Ｅに示すように、ひとた
びパターニングされたシード層１２０が露出されると、
マスク１３５は除去される。
たはウェットエッチングを選択的に実施して、パターニ
ングされたシード層１２０の上部に形成された誘電体層
１３０を除去することによって、パターニングされたシ
ード層１２０を露出する。図２Ｅに示すように、ひとた
びパターニングされたシード層１２０が露出されると、
マスク１３５は除去される。
【００１５】その後、図２Ｆに示されているように、導
電体層１４０がパターニングされたシード層１２０上に
電気めっきを用いて形成され、このとき導電体層１４０
の上面が誘電体層１３０の上面と同じ高さとなるように
される。
電体層１４０がパターニングされたシード層１２０上に
電気めっきを用いて形成され、このとき導電体層１４０
の上面が誘電体層１３０の上面と同じ高さとなるように
される。
【００１６】本発明によれば、導電体層１４０とパター
ニングされたシード層１２０の上層との間の接着力を向
上させるために、両者は同じ種類の材料からなる。例え
ば、パターニングされたシード層１２０の上層がＮｉ−
Ｆｅ合金またはＮｉ−Ｆｅ−Ｃｏ合金のような磁性材料
からなる場合、導電体層１４０も同一の材料からなるこ
とが好ましい。また、マスク１３５（図２Ｄ参照）は、
導電体層１４０を形成した後に除去することも可能であ
る。
ニングされたシード層１２０の上層との間の接着力を向
上させるために、両者は同じ種類の材料からなる。例え
ば、パターニングされたシード層１２０の上層がＮｉ−
Ｆｅ合金またはＮｉ−Ｆｅ−Ｃｏ合金のような磁性材料
からなる場合、導電体層１４０も同一の材料からなるこ
とが好ましい。また、マスク１３５（図２Ｄ参照）は、
導電体層１４０を形成した後に除去することも可能であ
る。
【００１７】上記において、本発明の特定の実施例につ
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
いて説明したが、本明細書に記載した特許請求の範囲を
逸脱することなく、当業者は種々の変更を加え得ること
は勿論である。
【００１８】
【発明の効果】従って、本発明によれば、従来の方法に
比べて誘電体層の均一性が高められ、誘電体層の上層の
平坦化作業が不要になって歩留りが向上し、全体的な製
造費用を減らすことができる。
比べて誘電体層の均一性が高められ、誘電体層の上層の
平坦化作業が不要になって歩留りが向上し、全体的な製
造費用を減らすことができる。
【図１】Ａ〜Ｆからなり、基板上に導電体層を形成する
ための従来の方法の各過程を示した断面図である。
ための従来の方法の各過程を示した断面図である。
【図２】Ａ〜Ｆからなり、基板上に導電体層を形成する
本発明の方法の各過程を示した断面図である。
本発明の方法の各過程を示した断面図である。
１０ 基板 １２ シード層 １４ フォトレジスト層 １６ 導電体層 １８ 誘電体層 １００ 基板 １１０ シード層 １２０ パターニングされたシード層 １３０ 誘電体層 １３５ マスク １４０ 導電体層
Claims (10)
- 【請求項１】 上面を有する基板上に導電体層を形成
するための方法であって、 前記基板の前記上面上にシード層を形成する第１過程
と、 前記シード層を予め定められた形状にパターニングする
第２過程と、 前記基板の、前記パターニングされたシード層により被
覆されない部分の上、及び前記パターニングされたシー
ド層上に誘電体層を形成する第３過程と、 前記誘電体層上にフォトレジスト層を形成する第４過程
と、 前記フォトレジスト層をパターニングすることによっ
て、マスクを形成する第５過程と、 前記マスクを用いて、前記パターニングされたシード層
の上に形成された前記誘電体層の一部分を選択的にエッ
チングすることによって、前記パターニングされたシー
ド層を露出する第６過程と、 前記露出されたパターニングされた前記シード層の上に
前記導電体層を電気めっきする第７過程とを含むことを
特徴とする導電体層形成方法。 - 【請求項２】 前記第６過程及び前記第７過程との間
に、前記マスクを除去する過程をさらに含むことを特徴
とする請求項１に記載の導電体層形成方法。 - 【請求項３】 前記第７過程の後に、前記マスクを除
去するための過程を、さらに含むことを特徴とする請求
項１に記載の導電体層形成方法。 - 【請求項４】 前記導電体層の上面が、前記誘電体層
の上面と同じ高さであることを特徴とする請求項１に記
載の導電体層形成方法。 - 【請求項５】 前記誘電体層が、酸化アルミニウム
（Ａｌ2Ｏ3）からなることを特徴とする請求項１に記載
の導電体層形成方法。 - 【請求項６】 前記誘電体層が、二酸化シリコン（Ｓ
ｉＯ2）からなることを特徴とする請求項１に記載の導
電体層形成方法。 - 【請求項７】 前記シード層が、上層及び下層を有す
ることを特徴とする請求項１に記載の導電体層形成方
法。 - 【請求項８】 前記上層が、導電性物質からなること
を特徴とする請求項７に記載の導電体層形成方法。 - 【請求項９】 前記上層及び下層が、各々５０〜１０
０Åの厚さを有することを特徴とする請求項７に記載の
導電体層形成方法。 - 【請求項１０】 前記導電体層が、前記シード層の上
層と同じ物質からなることを特徴とする請求項７に記載
の導電体層形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199518637 | 1995-06-30 | ||
| KR1019950018637A KR0147996B1 (ko) | 1995-06-30 | 1995-06-30 | 박막 헤드의 패턴 평탄화 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0918117A true JPH0918117A (ja) | 1997-01-17 |
Family
ID=19419080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8048033A Pending JPH0918117A (ja) | 1995-06-30 | 1996-02-09 | 導電体層形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH0918117A (ja) |
| KR (1) | KR0147996B1 (ja) |
| CN (1) | CN1139708A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340563A (ja) * | 1999-05-26 | 2000-12-08 | Nec Corp | 半導体装置及びその製造方法 |
| US7041595B2 (en) | 1999-08-27 | 2006-05-09 | Micron Technology, Inc. | Method of forming a barrier seed layer with graded nitrogen composition |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530737B1 (ko) * | 2000-01-27 | 2005-11-28 | 한국전자통신연구원 | 멀티 칩 모듈 기판 제조공정에서 전기 도금에 의한 금속배선 제조 방법 |
| SE523309E (sv) * | 2001-06-15 | 2010-03-02 | Replisaurus Technologies Ab | Metod, elektrod och apparat för att skapa mikro- och nanostrukturer i ledande material genom mönstring med masterelektrod och elektrolyt |
| KR20040066437A (ko) * | 2003-01-18 | 2004-07-27 | 엘지전자 주식회사 | 듀얼 밴드 전력 분배기 및 그 제조방법 |
-
1995
- 1995-06-30 KR KR1019950018637A patent/KR0147996B1/ko not_active IP Right Cessation
-
1996
- 1996-02-09 JP JP8048033A patent/JPH0918117A/ja active Pending
- 1996-02-14 CN CN96101196A patent/CN1139708A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000340563A (ja) * | 1999-05-26 | 2000-12-08 | Nec Corp | 半導体装置及びその製造方法 |
| US7041595B2 (en) | 1999-08-27 | 2006-05-09 | Micron Technology, Inc. | Method of forming a barrier seed layer with graded nitrogen composition |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970002878A (ko) | 1997-01-28 |
| KR0147996B1 (ko) | 1998-10-15 |
| CN1139708A (zh) | 1997-01-08 |
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