JPH07226434A - 半導体素子のブァイアフラグの形成方法 - Google Patents
半導体素子のブァイアフラグの形成方法Info
- Publication number
- JPH07226434A JPH07226434A JP6221490A JP22149094A JPH07226434A JP H07226434 A JPH07226434 A JP H07226434A JP 6221490 A JP6221490 A JP 6221490A JP 22149094 A JP22149094 A JP 22149094A JP H07226434 A JPH07226434 A JP H07226434A
- Authority
- JP
- Japan
- Prior art keywords
- forming
- metal
- semiconductor device
- etching
- metal layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/138—Roughened surface
Abstract
(57)【要約】 （修正有）
【目的】半導体用コンタクトで付着力が強く抵抗の小さ
いブァイアフラグ（Ｖｉａ ｐｌｕｇ）の形成方法を提
供する。 【構成】基板１上に第１金属層２を形成後，全構造の上
に第１，第２及び第３の絶縁層３，４及び５を順次積層
形成し平坦化する。次にコンタクトマスクを用いて，第
１金属層２上の所定部分が露出するまで絶縁層５，４及
び３をエッチし，ブァイアホール６を形成する。このブ
ァイアホール６をドライエッチングで前処理してから，
その底面の第１金属層２の表面にタングステンを蒸着し
てタングステン核７を形成する。次にタングステンとコ
ンタクト金属２とでエッチング速度が異なるウエットエ
ッチング溶液を用いてブァイアホール６の底面をエッチ
すると，多数のエッチング溝８が形成される。次にブァ
イアフラグ（Ｖｉａ ｐｌｕｇ）９を充填するとエッチ
ング溝８の効果で付着力の強いｐｌｕｇが得られる。
いブァイアフラグ（Ｖｉａ ｐｌｕｇ）の形成方法を提
供する。 【構成】基板１上に第１金属層２を形成後，全構造の上
に第１，第２及び第３の絶縁層３，４及び５を順次積層
形成し平坦化する。次にコンタクトマスクを用いて，第
１金属層２上の所定部分が露出するまで絶縁層５，４及
び３をエッチし，ブァイアホール６を形成する。このブ
ァイアホール６をドライエッチングで前処理してから，
その底面の第１金属層２の表面にタングステンを蒸着し
てタングステン核７を形成する。次にタングステンとコ
ンタクト金属２とでエッチング速度が異なるウエットエ
ッチング溶液を用いてブァイアホール６の底面をエッチ
すると，多数のエッチング溝８が形成される。次にブァ
イアフラグ（Ｖｉａ ｐｌｕｇ）９を充填するとエッチ
ング溝８の効果で付着力の強いｐｌｕｇが得られる。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子のブァイアフ
ラグ（Ｖｉａ ｐｌｕｇ）の形成方法に関するものであ
って、特にブァイアホールの底面を成す金属層の表面に
金属核７（Ｗ−ｎｕｃｌｅｉ）を形成したのち、湿式エ
ッチング方法で金属核の間に露出された金属層をエッチ
ングし多数のエッチング溝を形成しブァイアホール底面
の表面積を増加させることによって後工程であるブァイ
アフラグの形成時、接触面で接着力を向上させ、ブァイ
ア抵抗を減少させることができる半導体素子のブァイア
フラグの形成方法に関するものである。
ラグ（Ｖｉａ ｐｌｕｇ）の形成方法に関するものであ
って、特にブァイアホールの底面を成す金属層の表面に
金属核７（Ｗ−ｎｕｃｌｅｉ）を形成したのち、湿式エ
ッチング方法で金属核の間に露出された金属層をエッチ
ングし多数のエッチング溝を形成しブァイアホール底面
の表面積を増加させることによって後工程であるブァイ
アフラグの形成時、接触面で接着力を向上させ、ブァイ
ア抵抗を減少させることができる半導体素子のブァイア
フラグの形成方法に関するものである。
【０００２】
【従来の技術】一般的に半導体の素子が高集積化される
ことによってブァイアホールの大きさが小さくなり、段
差比は増加するようになる。ブァイアホールの深さが互
いに異なる場合、ブァイアホールにタングステンなどで
ブァイアフラグを形成するようになる。ブァイアフラグ
を形成する時、均一で完璧なブァイアフラグの形成のた
めに前処理が重要である。湿式エッチングの前処理時、
不均一な表面処理はブァイアホールの底面を成す金属層
の表面に自然酸化膜、ポリマーなどのような異物質が存
在するようにしブァイア抵抗の増加をもたらすだけでは
なく、ブァイアフラグ用タングステンが不均一に成長し
追って工程に悪影響を及ぼし半導体素子の特性を低下さ
せることを誘発する要因となる。
ことによってブァイアホールの大きさが小さくなり、段
差比は増加するようになる。ブァイアホールの深さが互
いに異なる場合、ブァイアホールにタングステンなどで
ブァイアフラグを形成するようになる。ブァイアフラグ
を形成する時、均一で完璧なブァイアフラグの形成のた
めに前処理が重要である。湿式エッチングの前処理時、
不均一な表面処理はブァイアホールの底面を成す金属層
の表面に自然酸化膜、ポリマーなどのような異物質が存
在するようにしブァイア抵抗の増加をもたらすだけでは
なく、ブァイアフラグ用タングステンが不均一に成長し
追って工程に悪影響を及ぼし半導体素子の特性を低下さ
せることを誘発する要因となる。
【０００３】
【発明が解決しようとする課題】従って、本発明はブァ
イアホールの底面を成す金属層の表面に形成するフッ素
（Ｆ）系異物質及び自然酸化膜のような異物質を除去
し、接触面の表面積を増加させブァイア抵抗の減少及び
接着力が向上できるように金属層の表面に金属核を形成
したのち、湿式エッチング方法によって金属核の間に露
出された金属層をエッチングし異物質を除去すると共
に、接触面の表面積を増加させる方法によって後工程で
あるブァイアフラグの形成時ブァイア抵抗が減少し接着
力が向上できる半導体素子のブァイアフラグ形成方法を
提供することにその目的がある。
イアホールの底面を成す金属層の表面に形成するフッ素
（Ｆ）系異物質及び自然酸化膜のような異物質を除去
し、接触面の表面積を増加させブァイア抵抗の減少及び
接着力が向上できるように金属層の表面に金属核を形成
したのち、湿式エッチング方法によって金属核の間に露
出された金属層をエッチングし異物質を除去すると共
に、接触面の表面積を増加させる方法によって後工程で
あるブァイアフラグの形成時ブァイア抵抗が減少し接着
力が向上できる半導体素子のブァイアフラグ形成方法を
提供することにその目的がある。
【０００４】
【課題を解決するための手段】このような目的を達成す
るために本発明のブァイアフラグの形成方法は基板１に
第１金属層２を形成したのち、全体構造の上部に第１，
２及び第３絶縁層３，４及び５を順次積層し平坦化する
段階と、前記段階からコンタクトマスクを用いて前記第
１金属層２上部の所定部分が露出される時まで前記第
３，２及び第１絶縁層５，４及び３をエッチングしブァ
イアホール６を形成する段階と、前記段階から前記ブァ
イアホール６を乾式前処理したのち、ブァイアホール６
の底面の第１金属層２の表面部に金属核７を形成する段
階と、前記段階から金属核とエッチング選択度が異なる
湿式エッチング溶液を使用し前記金属核７の間に露出さ
れた第１金属層２をエッチングし第１金属層２の表面に
多数のエッチング溝８を形成する段階と、前記段階から
ＬＰＣＶＤ反応器によってブァイアフラグ９を形成する
段階から成ることを特徴とする。
るために本発明のブァイアフラグの形成方法は基板１に
第１金属層２を形成したのち、全体構造の上部に第１，
２及び第３絶縁層３，４及び５を順次積層し平坦化する
段階と、前記段階からコンタクトマスクを用いて前記第
１金属層２上部の所定部分が露出される時まで前記第
３，２及び第１絶縁層５，４及び３をエッチングしブァ
イアホール６を形成する段階と、前記段階から前記ブァ
イアホール６を乾式前処理したのち、ブァイアホール６
の底面の第１金属層２の表面部に金属核７を形成する段
階と、前記段階から金属核とエッチング選択度が異なる
湿式エッチング溶液を使用し前記金属核７の間に露出さ
れた第１金属層２をエッチングし第１金属層２の表面に
多数のエッチング溝８を形成する段階と、前記段階から
ＬＰＣＶＤ反応器によってブァイアフラグ９を形成する
段階から成ることを特徴とする。
【０００５】
【作用】上記手段によれば、第１金属層２の表面に多数
のエッチング溝８を形成することによって接触面積を増
加させることが出来、第１金属層２の表面に形成された
異物質を除去してブァイア抵抗を減少させ接着力を向上
させることが出来る。
のエッチング溝８を形成することによって接触面積を増
加させることが出来、第１金属層２の表面に形成された
異物質を除去してブァイア抵抗を減少させ接着力を向上
させることが出来る。
【０００６】
【実施例】以下、添附した図面を参照として本発明を詳
細に説明する。図１Ａ乃至図１Ｅは本発明による半導体
素子のブァイアフラグを形成する段階を示す断面図であ
って、図１Ａは基板１に第１金属層２を互いに隔離し形
成したのち、全体構造の上部に第１絶縁層３，第２絶縁
層４及び第３絶縁層５を順次積層し平坦化する状態を示
したものである。
細に説明する。図１Ａ乃至図１Ｅは本発明による半導体
素子のブァイアフラグを形成する段階を示す断面図であ
って、図１Ａは基板１に第１金属層２を互いに隔離し形
成したのち、全体構造の上部に第１絶縁層３，第２絶縁
層４及び第３絶縁層５を順次積層し平坦化する状態を示
したものである。
【０００７】図１Ｂは前記第１金属層２に後工程で形成
する第２金属層を連結するためにコンタクトマスクを用
いて第１金属層２上の所定部分の第３絶縁層５，第２絶
縁層４及び第１絶縁層３を順次に湿式及び乾式エッチン
グでエッチングし段差が異なるブァイアホール６を形成
する状態を示すものである。
する第２金属層を連結するためにコンタクトマスクを用
いて第１金属層２上の所定部分の第３絶縁層５，第２絶
縁層４及び第１絶縁層３を順次に湿式及び乾式エッチン
グでエッチングし段差が異なるブァイアホール６を形成
する状態を示すものである。
【０００８】図１Ｃは前記ブァイアホールをＲＩＥ（Ｒ
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｅ）反応器で１分程
度乾式前処理（ＮＦ3 ，ＳＦ6 ，Ａｒスパッター）した
のち、金属蒸着反応器で１分程度タングステン，アルミ
ニウム，銅，モリブデン，クロム，チタン，コバルトな
どのような金属を選択蒸着し、ブァイアホール６の底面
を成す第１金属層２の表面に金属核７を500 〜1000Å程
度の大きさで形成した状態を示したものである。
ｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｅ）反応器で１分程
度乾式前処理（ＮＦ3 ，ＳＦ6 ，Ａｒスパッター）した
のち、金属蒸着反応器で１分程度タングステン，アルミ
ニウム，銅，モリブデン，クロム，チタン，コバルトな
どのような金属を選択蒸着し、ブァイアホール６の底面
を成す第１金属層２の表面に金属核７を500 〜1000Å程
度の大きさで形成した状態を示したものである。
【０００９】前記の乾式前処理時、第１金属層２の表面
にフッ素（Ｆ）系化合物や異物質及び自然酸化膜などが
発生する。図１Ｄは前記図１Ｃの構造下で第１金属２と
金属核７においてのエッチング選択度が異なる湿式エッ
チング溶液例えば、ＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉ
ｄｅ Ｅｔｃｈａｎｔ）を用いて金属核７はエッチング
せず、部分的に露出される第１金属層２をエッチングし
第１金属層２の表面に多数のエッチング溝８を形成した
状態を示すものである。
にフッ素（Ｆ）系化合物や異物質及び自然酸化膜などが
発生する。図１Ｄは前記図１Ｃの構造下で第１金属２と
金属核７においてのエッチング選択度が異なる湿式エッ
チング溶液例えば、ＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉ
ｄｅ Ｅｔｃｈａｎｔ）を用いて金属核７はエッチング
せず、部分的に露出される第１金属層２をエッチングし
第１金属層２の表面に多数のエッチング溝８を形成した
状態を示すものである。
【００１０】前記の湿式エッチング工程で部分的に露出
された第１金属層２の表面にエッチング溝８を形成する
ことによって接触面積が増加するだけではなく、第１金
属層２の表面に形成されたフッ素系化合物や異物質及び
自然酸化膜などの除去効果も得ることができ、結局、後
工程であるブァイアフラグの形成時にブァイア抵抗を減
少させ接着力を向上させることができる。
された第１金属層２の表面にエッチング溝８を形成する
ことによって接触面積が増加するだけではなく、第１金
属層２の表面に形成されたフッ素系化合物や異物質及び
自然酸化膜などの除去効果も得ることができ、結局、後
工程であるブァイアフラグの形成時にブァイア抵抗を減
少させ接着力を向上させることができる。
【００１１】図１Ｅは前記図１Ｄの構造下で前記のブァ
イアホール６をＬＰＣＶＤ反応器でブァイアフラグ９を
形成し、前記のブァイアフラグ９に接続されるように第
２金属層１０を形成した状態を示したものである。
イアホール６をＬＰＣＶＤ反応器でブァイアフラグ９を
形成し、前記のブァイアフラグ９に接続されるように第
２金属層１０を形成した状態を示したものである。
【００１２】
【発明の効果】上述のように本発明はブァイアホールに
金属核を形成したのち、湿式エッチング方法で金属核の
間に露出された下部金属層にエッチング溝を形成するこ
とによって接触面積を増加させるだけではなく、ブァイ
ア抵抗の増加をもたらす異物質なども除去し、ブァイア
抵抗を減少させ接着力を向上させ半導体素子の特性を向
上させる。
金属核を形成したのち、湿式エッチング方法で金属核の
間に露出された下部金属層にエッチング溝を形成するこ
とによって接触面積を増加させるだけではなく、ブァイ
ア抵抗の増加をもたらす異物質なども除去し、ブァイア
抵抗を減少させ接着力を向上させ半導体素子の特性を向
上させる。
【図１】本発明による半導体素子のブァイアフラグを形
成する段階を示した断面図である。
成する段階を示した断面図である。
１ 基板 ２ 第１金属
層 ３ 第１絶縁層 ４ 第２絶縁
層 ５ 第３絶縁層 ６ ブァイア
ホール ７ タングステン核 ８ エッチン
グ溝 ９ ブァイアフラグ 10 第２金属
層
層 ３ 第１絶縁層 ４ 第２絶縁
層 ５ 第３絶縁層 ６ ブァイア
ホール ７ タングステン核 ８ エッチン
グ溝 ９ ブァイアフラグ 10 第２金属
層
Claims (9)
- 【請求項１】半導体素子のブァイアフラグの形成方法に
おいて、基板１に第１金属層２を形成したのち全体構造
の上部に第１，２及び第３絶縁層３，４及び５を順次積
層し平坦化する段階と、前記段階からコンタクトマスク
を用いて前記第１金属層２上部の所定部分が露出される
時まで前記第３，２及び第１絶縁層５，４及び３をエッ
チングしブァイアホール６を形成する段階と、前記段階
からブァイアホール６を乾式エッチング工程によって前
処理したのち、ブァイアホール６底面の第１金属層２の
表面部に金属核７を形成する段階と、前記段階から金属
とエッチング選択度が異なる湿式エッチング溶液を用い
て前記の金属核７の間に露出された第１金属層２をエッ
チングし第１金属層２の表面に多数のエッチング溝８を
形成する段階と、前記段階からブァイアフラグ９を形成
する段階からなることを特徴とする半導体素子のブァイ
アフラグの形成方法。 - 【請求項２】前記金属核７は金属蒸着反応器で一つ一つ
の大きさが 500〜1000Å程度になるように蒸着すること
特徴とする請求項１記載の半導体素子のブァイアフラグ
の形成方法。 - 【請求項３】前記金属核はタングステンで蒸着すること
を特徴とする請求項１記載の半導体素子のブァイアフラ
グの形成方法。 - 【請求項４】前記金属核はアルミニウムで蒸着すること
を特徴とする請求項１記載の半導体素子のブァイアフラ
グの形成方法。 - 【請求項５】前記金属核は銅で蒸着することを特徴とす
る請求項１記載の半導体素子のブァイアフラグの形成方
法。 - 【請求項６】前記金属核はモリブデンで蒸着することを
特徴とする請求項１記載の半導体素子のブァイアフラグ
の形成方法。 - 【請求項７】前記金属核はクロムで蒸着することを特徴
とする請求項１記載の半導体素子のブァイアフラグの形
成方法。 - 【請求項８】前記金属核はチタンで蒸着することを特徴
とする請求項１記載の半導体素子のブァイアフラグの形
成方法。 - 【請求項９】前記金属核はコバルトで蒸着することを特
徴とする請求項１記載の半導体素子のブァイアフラグの
形成方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930018525A KR100188645B1 (ko) | 1993-09-15 | 1993-09-15 | 반도체 소자의 비아플러그 형성방법 |
| KR93-18525 | 1993-09-15 | ||
| GB9425300A GB2296128B (en) | 1993-09-15 | 1994-12-19 | Method of forming a via plug in a semiconductor device and a semiconductor device using its method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226434A true JPH07226434A (ja) | 1995-08-22 |
| JP2786115B2 JP2786115B2 (ja) | 1998-08-13 |
Family
ID=26306174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6221490A Expired - Fee Related JP2786115B2 (ja) | 1993-09-15 | 1994-09-16 | 半導体素子のブァイアフラグの形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5409861A (ja) |
| JP (1) | JP2786115B2 (ja) |
| GB (1) | GB2296128B (ja) |
| HK (1) | HK1010423A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3069468B2 (ja) * | 1993-06-14 | 2000-07-24 | 株式会社東芝 | 半導体装置の製造方法 |
| US5670426A (en) * | 1996-01-29 | 1997-09-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for reducing contact resistance |
| US5830804A (en) * | 1996-06-28 | 1998-11-03 | Cypress Semiconductor Corp. | Encapsulated dielectric and method of fabrication |
| US5926360A (en) * | 1996-12-11 | 1999-07-20 | International Business Machines Corporation | Metallized oxide structure and fabrication |
| US5804249A (en) * | 1997-02-07 | 1998-09-08 | Lsi Logic Corporation | Multistep tungsten CVD process with amorphization step |
| KR100272523B1 (ko) * | 1998-01-26 | 2000-12-01 | 김영환 | 반도체소자의배선형성방법 |
| US6015751A (en) * | 1998-04-06 | 2000-01-18 | Taiwan Semiconductor Manufacturing Company | Self-aligned connection to underlayer metal lines through unlanded via holes |
| US6433428B1 (en) | 1998-05-29 | 2002-08-13 | Kabushiki Kaisha Toshiba | Semiconductor device with a dual damascene type via contact structure and method for the manufacture of same |
| AT409429B (de) * | 1999-07-15 | 2002-08-26 | Sez Semiconduct Equip Zubehoer | Verfahren zum ätzbehandeln von halbleitersubstraten zwecks freilegen einer metallschicht |
| JP3547364B2 (ja) * | 2000-04-21 | 2004-07-28 | シャープ株式会社 | 半導体装置の製造方法 |
| WO2005006429A1 (de) * | 2003-07-08 | 2005-01-20 | Infineon Technologies Ag | Integrierte schaltungsanordnung mit niederohmigen kontakten und herstellungsverfahren |
| KR101101192B1 (ko) * | 2004-08-26 | 2012-01-03 | 동부일렉트로닉스 주식회사 | 반도체 소자의 금속 배선 형성 방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH069199B2 (ja) * | 1984-07-18 | 1994-02-02 | 株式会社日立製作所 | 配線構造体およびその製造方法 |
| JPS6261323A (ja) * | 1985-09-11 | 1987-03-18 | Toshiba Corp | オ−ミツクコンタクトの形成方法 |
| JPS62156820A (ja) * | 1985-12-28 | 1987-07-11 | Sharp Corp | 半導体素子の製造方法 |
| JPS6341049A (ja) * | 1986-08-05 | 1988-02-22 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | ヴアイア接続を有する多層回路 |
| US5320979A (en) * | 1987-07-20 | 1994-06-14 | Nippon Telegraph And Telephone Corporation | Method of connecting wirings through connection hole |
| DE3851802T2 (de) * | 1987-07-20 | 1995-02-09 | Nippon Telegraph & Telephone | Methode zur Verbindung von Leitungen durch Verbindungslöcher. |
| US5232872A (en) * | 1989-05-09 | 1993-08-03 | Fujitsu Limited | Method for manufacturing semiconductor device |
| JPH0456237A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体装置 |
| NL9100241A (nl) * | 1991-02-12 | 1991-08-01 | Koninkl Philips Electronics Nv | Werkwijze voor de vervaardiging van een halfgeleiderinrichting. |
| US5270256A (en) * | 1991-11-27 | 1993-12-14 | Intel Corporation | Method of forming a guard wall to reduce delamination effects |
| JP3211352B2 (ja) * | 1992-03-12 | 2001-09-25 | ソニー株式会社 | 半導体装置におけるメタルプラグの形成方法 |
-
1994
- 1994-09-15 US US08/305,306 patent/US5409861A/en not_active Ceased
- 1994-09-16 JP JP6221490A patent/JP2786115B2/ja not_active Expired - Fee Related
- 1994-12-19 GB GB9425300A patent/GB2296128B/en not_active Expired - Lifetime
-
1998
- 1998-09-25 HK HK98110979A patent/HK1010423A1/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| GB9425300D0 (en) | 1995-02-15 |
| US5409861A (en) | 1995-04-25 |
| JP2786115B2 (ja) | 1998-08-13 |
| GB2296128A (en) | 1996-06-19 |
| HK1010423A1 (en) | 1999-06-17 |
| GB2296128B (en) | 1998-09-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07226434A (ja) | 半導体素子のブァイアフラグの形成方法 | |
| JPS61501738A (ja) | 集積回路構造の多層メタライゼ−ションのためのダブル平面化方法 | |
| JPH07307385A (ja) | 半導体素子の多層金属配線の形成方法 | |
| EP0114133B1 (fr) | Procédé de fabrication de conducteurs pour circuits intégrés, en technologie planar | |
| US5490901A (en) | Method for forming a contact hole in a semiconductor device | |
| JP2720023B2 (ja) | 半導体装置の製造方法 | |
| JP2741175B2 (ja) | 半導体素子の微細パターン形成方法 | |
| USRE36475E (en) | Method of forming a via plug in a semiconductor device | |
| JPH0918117A (ja) | 導電体層形成方法 | |
| KR100449026B1 (ko) | 트렌치를 이용한 금속구조물 제조방법 | |
| KR100188645B1 (ko) | 반도체 소자의 비아플러그 형성방법 | |
| JP2950045B2 (ja) | 半導体装置の製造方法 | |
| JPS6379347A (ja) | 半導体装置の製造方法 | |
| JPS6056237B2 (ja) | メツキ膜のベ−ス層構造 | |
| JP2001148423A (ja) | 半導体装置の製造方法 | |
| JPH03248429A (ja) | 半導体装置の製造方法 | |
| JPH0570301B2 (ja) | ||
| JPH0653434A (ja) | 絶縁ポリシリコン・ラインド・キャビィティを製造する半導体加工法、及びキャパシタを作る方法 | |
| JP2001127062A (ja) | 配線の形成方法 | |
| KR0154931B1 (ko) | 메탈층 패턴 형성 방법 | |
| KR0159647B1 (ko) | 전기 도금에 의한 금속층 형성 방법 | |
| KR100328824B1 (ko) | 커패시터 제조방법 | |
| JPH05267341A (ja) | 薄膜トランジスタの製造方法 | |
| US20050029660A1 (en) | Adhesions of structures formed from materials of poor adhesion | |
| JPH05152538A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090529 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100529 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100529 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110529 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120529 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130529 Year of fee payment: 15 |
|
| LAPS | Cancellation because of no payment of annual fees |