JPS62156820A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPS62156820A JPS62156820A JP29745485A JP29745485A JPS62156820A JP S62156820 A JPS62156820 A JP S62156820A JP 29745485 A JP29745485 A JP 29745485A JP 29745485 A JP29745485 A JP 29745485A JP S62156820 A JPS62156820 A JP S62156820A
- Authority
- JP
- Japan
- Prior art keywords
- junction
- electrical contact
- mesa
- semiconductor
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体素子の製造方法に関し、さらに詳しく
は、少なくとも１つのＰＮ接合を有する半導体層の表面
に、前記ＰＮ接合に達するメサ溝を形成し、電気泳動法
によりガラス膜を形成する方法に関する。
は、少なくとも１つのＰＮ接合を有する半導体層の表面
に、前記ＰＮ接合に達するメサ溝を形成し、電気泳動法
によりガラス膜を形成する方法に関する。
背景技術
各種半導体素子のｇＪＩ造において、素子の高耐圧化を
図るためにメサ構造を用いることがイ〒なわれている。
図るためにメサ構造を用いることがイ〒なわれている。
このメサ構造は、１３図に示すようにダイオード、トラ
ンジスタなどの各種半導体素子に要求されるＰＮ接合１
および表面酸化膜２などを半導体ウェハ３に形成した後
、第４図に示すようにＰＮ接合１の接合部に達するメサ
溝４をエツチングによって各半導体素子の境界に形成し
て得られるものである。
ンジスタなどの各種半導体素子に要求されるＰＮ接合１
および表面酸化膜２などを半導体ウェハ３に形成した後
、第４図に示すようにＰＮ接合１の接合部に達するメサ
溝４をエツチングによって各半導体素子の境界に形成し
て得られるものである。
この／す溝４の形成によって露出したＰＮ接合１の特性
は、外気の彰“Ｕを受は易いので、ＰＮ接合１の露出部
を７ｙ−７ス膜で波層する方法が従来上り広く採用され
ている。このプラス膜による被覆は、粉末ガラスを半導
体層に付着させた後、加熱融着することにより行なわれ
るが、半導体層に付′Ｘ１させる１つの方法として電気
泳動法が周知である。この方法は、適当な溶媒中にガラ
ス粉末を溶かしてこれを帯電させ、この溶液中に電界を
かけた半導体層と、これに対向する電極とを置き、帯電
したプラス粉末を電界によって泳動させ半導体層に付着
させるものである。
は、外気の彰“Ｕを受は易いので、ＰＮ接合１の露出部
を７ｙ−７ス膜で波層する方法が従来上り広く採用され
ている。このプラス膜による被覆は、粉末ガラスを半導
体層に付着させた後、加熱融着することにより行なわれ
るが、半導体層に付′Ｘ１させる１つの方法として電気
泳動法が周知である。この方法は、適当な溶媒中にガラ
ス粉末を溶かしてこれを帯電させ、この溶液中に電界を
かけた半導体層と、これに対向する電極とを置き、帯電
したプラス粉末を電界によって泳動させ半導体層に付着
させるものである。
発明が解決しようとする問題点
このような先行技術では、上記電気泳動法を行なう場合
、半導体層が−１１の電極として十分に働くためには、
外部電源と半導体層との間の電気的コンタクトが良好で
あることが必要である。しかしながら、この半導体層へ
の電気的コンタクトを図るのにＧＬ来は、第５図に示す
ようにメサエッチング時にメサ溝４と同時に形成する電
気的コンタクト孔５の形状を十分に考慮せず、コンタク
トビン６の差込みを許容することのみ注意が払われてい
たので、Ｔｉ電気的コンタクト孔の深さがＰＮ接合まで
達してしまい、フンタクトビン６の先端部が不純物濃度
の低いＮＭに接することになり、良好な電気的コンタク
トが得られなくなって、ガラス粉末が半導体層に正常に
付着しないという事態が生じ、製品の歩留りが悪くなる
という問題を有していた。
、半導体層が−１１の電極として十分に働くためには、
外部電源と半導体層との間の電気的コンタクトが良好で
あることが必要である。しかしながら、この半導体層へ
の電気的コンタクトを図るのにＧＬ来は、第５図に示す
ようにメサエッチング時にメサ溝４と同時に形成する電
気的コンタクト孔５の形状を十分に考慮せず、コンタク
トビン６の差込みを許容することのみ注意が払われてい
たので、Ｔｉ電気的コンタクト孔の深さがＰＮ接合まで
達してしまい、フンタクトビン６の先端部が不純物濃度
の低いＮＭに接することになり、良好な電気的コンタク
トが得られなくなって、ガラス粉末が半導体層に正常に
付着しないという事態が生じ、製品の歩留りが悪くなる
という問題を有していた。
本発明の目的は、上述の技術的課題を解決し、電気泳動
法による半導体層へのがラス粉末の付着を良好に行なう
ことができ、かつ製品歩留りを向上させることができる
ようにした半導体素子の製造方法を提供することである
。
法による半導体層へのがラス粉末の付着を良好に行なう
ことができ、かつ製品歩留りを向上させることができる
ようにした半導体素子の製造方法を提供することである
。
問題、αを解決するための手段
本発明は、少なくとも１つのＰＮ接合を有する半導体層
の表面に、前記ＰＮ接合に達するメサ溝を形成し、電気
泳動法によりガラス膜を形成する半導体素子のＮ遣方法
において、 前記〃ラス膜形成時に、外部電極との電気的コンタクト
を得るために形成される孔の深さを、前記ＰＮ接合に達
しないようにしたことを特徴とする半導体素子の製造方
法である。
の表面に、前記ＰＮ接合に達するメサ溝を形成し、電気
泳動法によりガラス膜を形成する半導体素子のＮ遣方法
において、 前記〃ラス膜形成時に、外部電極との電気的コンタクト
を得るために形成される孔の深さを、前記ＰＮ接合に達
しないようにしたことを特徴とする半導体素子の製造方
法である。
作 用
本発明に従えば、メサエンチング時に同時に形成した電
気的フンタクトビント孔溝より浅くし、ＰＮ接合に達し
ない構造にすることにより、ガラス膜を電気泳動法によ
り形成する際、一方の電極となる半導体層と外部電極と
の間の電気的コンタクトを、半導体層の不純物濃度の高
い層でイテなうことにより、再現性の良い電気的コンタ
クトを得て、ガラス粉末の半導体層への付着を安定にす
ることができ、これによって製造される半導体素子の歩
留りを向上させることができる。
気的フンタクトビント孔溝より浅くし、ＰＮ接合に達し
ない構造にすることにより、ガラス膜を電気泳動法によ
り形成する際、一方の電極となる半導体層と外部電極と
の間の電気的コンタクトを、半導体層の不純物濃度の高
い層でイテなうことにより、再現性の良い電気的コンタ
クトを得て、ガラス粉末の半導体層への付着を安定にす
ることができ、これによって製造される半導体素子の歩
留りを向上させることができる。
実施例
ＰＩＳ１図は、本発明の一実施例の断面図である。
本発明に従う半導体素子の製造方法は、基本的には、Ｐ
Ｎ接合１１を有する半導体ウェハ１０の表面の酸化膜１
２に、メサ溝用透孔２０および複、数の細溝２１を形成
する第１ステツプと、前記ＰＮ接合１１に達するメサ溝
１４およびＰＮ接合１１に達しない電気的コンタクト孔
１５を形成する第２ステツプと、電気的フンタクト孔１
５にフンタクトビン１６を差込んでメサ溝１４に〃ラス
パンシベーンヨン膜を形成する第３ステツプとを含む。
Ｎ接合１１を有する半導体ウェハ１０の表面の酸化膜１
２に、メサ溝用透孔２０および複、数の細溝２１を形成
する第１ステツプと、前記ＰＮ接合１１に達するメサ溝
１４およびＰＮ接合１１に達しない電気的コンタクト孔
１５を形成する第２ステツプと、電気的フンタクト孔１
５にフンタクトビン１６を差込んでメサ溝１４に〃ラス
パンシベーンヨン膜を形成する第３ステツプとを含む。
まず第１図に示すように、半導体ウェハ１０に、グイオ
ードとなるＰＮ接合１１を形成するとともに、その表面
に酸化膜１２を形成する。次に、ホトエツチングにより
酸化膜１２に、他の素子部との境界をなす〆す溝用透孔
２０および複数の細溝２１を形成する。このとき細溝２
１は、メサ溝用透孔２０の幅ノ１よりも狭い幅！２とな
るように形成する。この状態で適当なエツチング液によ
りメサエッチングを行なう。メサエッチングの深すは、
酸化膜１２のメサ溝用透孔２０および細溝２１の各１１
Ｑ、ｆｆｌ、、１？２に依存することから、細溝２１の
Ｉｌｌ’２が狭（なるに従って、メサエッチングの深さ
は浅くなる傾向となる。またメサエッチングは、縦方向
く第１図および：ｊＳ２図の上下方向）すなわち厚み方
向ばかりでなく、横方向（第１図お上ＶＩＩＳ２図の左
右方向）にも進行するため、細溝２１の１１Ｑノ２を任
意に設定することにより、＃Ｉｌ溝２溝間１間化膜１２
を除去することができる。したがってＰＮ接合１１に達
するメサ溝１４の形成と同時に、第２図に示すようにＰ
Ｎ接合１１に達しない電気的コンタクト孔１５を形成
することができる。
ードとなるＰＮ接合１１を形成するとともに、その表面
に酸化膜１２を形成する。次に、ホトエツチングにより
酸化膜１２に、他の素子部との境界をなす〆す溝用透孔
２０および複数の細溝２１を形成する。このとき細溝２
１は、メサ溝用透孔２０の幅ノ１よりも狭い幅！２とな
るように形成する。この状態で適当なエツチング液によ
りメサエッチングを行なう。メサエッチングの深すは、
酸化膜１２のメサ溝用透孔２０および細溝２１の各１１
Ｑ、ｆｆｌ、、１？２に依存することから、細溝２１の
Ｉｌｌ’２が狭（なるに従って、メサエッチングの深さ
は浅くなる傾向となる。またメサエッチングは、縦方向
く第１図および：ｊＳ２図の上下方向）すなわち厚み方
向ばかりでなく、横方向（第１図お上ＶＩＩＳ２図の左
右方向）にも進行するため、細溝２１の１１Ｑノ２を任
意に設定することにより、＃Ｉｌ溝２溝間１間化膜１２
を除去することができる。したがってＰＮ接合１１に達
するメサ溝１４の形成と同時に、第２図に示すようにＰ
Ｎ接合１１に達しない電気的コンタクト孔１５を形成
することができる。
このようにメサエンチング時に同時に形成した電気的コ
ンタクト孔１５をメサ溝１−ｉより戊くし、ＰＮ接合１
１に達しない構造にすることにより、ガラス膜を電気泳
動法により形成する際、一方の電極となる半導体ウェハ
１０と外部電極との間の電気的コンタクトを、半導体ウ
ェハ１０の不純物濃度の高い２層で行なうことによって
、再現性の良い電気的コンタクトを得ることができる。
ンタクト孔１５をメサ溝１−ｉより戊くし、ＰＮ接合１
１に達しない構造にすることにより、ガラス膜を電気泳
動法により形成する際、一方の電極となる半導体ウェハ
１０と外部電極との間の電気的コンタクトを、半導体ウ
ェハ１０の不純物濃度の高い２層で行なうことによって
、再現性の良い電気的コンタクトを得ることができる。
これによってプラス粉末の半導体ウェハ１０への付着を
安定にすることができ、製造される半導体素子の歩留り
を向上させることができる。
安定にすることができ、製造される半導体素子の歩留り
を向上させることができる。
ＰＮ接合の数は、＋’＋を記実施例では１個としたけｔ
ｚども、これに限定されず２個以」二であってもよ耐記
実施例では、ＰＮ接合１１を有するグイオードの場合に
ついて説明したが、他の半導体素子の場合にも適用し得
ることは勿論である。
ｚども、これに限定されず２個以」二であってもよ耐記
実施例では、ＰＮ接合１１を有するグイオードの場合に
ついて説明したが、他の半導体素子の場合にも適用し得
ることは勿論である。
効 果
以上のように本発明によれば、メサ溝形成と同時に、ガ
ラス膜形成時の外部電極との電気的コンタクトを得るた
めの孔を形成し、この電気的コンタクト孔のσさを、メ
サ溝より浅くするとともに、ＰＮ接合に達しないように
したことによって、再現性の良い電気的コンタクトを得
て、プラス粉末の半導体層への付着を安定にすることが
でき、これによって製造される半導体素子の歩留りを向
上させることができる。
ラス膜形成時の外部電極との電気的コンタクトを得るた
めの孔を形成し、この電気的コンタクト孔のσさを、メ
サ溝より浅くするとともに、ＰＮ接合に達しないように
したことによって、再現性の良い電気的コンタクトを得
て、プラス粉末の半導体層への付着を安定にすることが
でき、これによって製造される半導体素子の歩留りを向
上させることができる。
第１図はメサエッチング簡の酸化膜１２にメサ溝用透孔
２０および複数の細溝２１を形成した状態を示す断面図
、第２図はメサエッチング後の電気的フンタクト孔１５
を形成した状態を示す断面図、第３図はメサエッチング
１１？ｆのＰＮ接会グイオードの断面図、第４図はメサ
エッチング後のＰＮ接合グイオードの断面図、第５図は
従来の７ｒｉ気的コンタクト孔５の状態を示す断面図で
ある。 １．１１・・・ＰＮ接合、２，１２・・・酸化膜、３．
１０・・・半導体ウェハ、４，１４・・・／す溝、５，
１５・・・電気的コンタクト孔、６．１６−コンタクト
ビン、２０．２１・・・窓孔 代理人 弁理士 西教 圭一部 図面の浄書（内容に変更なし） 第１図 １シ 第２図 第３図 第４図 第５図 手続補正書（方式） ６ 昭和６１年 ３月２８日 ｖｆ願昭６０−２９７４５４ ２、発明の名称 半導体素子の製造方法 ３、補正をする者 事件との関係 出願人 住所 大阪市阿倍野区艮池町２２番２２号名称 シャー
プ株式会社 代表者佐伯 旭 ４、代理人 昭和６１年 ３月２５日（発送日） 、補正の対象 図 面 、補正の内容 図面の浄書（内容に変更なし）。 以 上
２０および複数の細溝２１を形成した状態を示す断面図
、第２図はメサエッチング後の電気的フンタクト孔１５
を形成した状態を示す断面図、第３図はメサエッチング
１１？ｆのＰＮ接会グイオードの断面図、第４図はメサ
エッチング後のＰＮ接合グイオードの断面図、第５図は
従来の７ｒｉ気的コンタクト孔５の状態を示す断面図で
ある。 １．１１・・・ＰＮ接合、２，１２・・・酸化膜、３．
１０・・・半導体ウェハ、４，１４・・・／す溝、５，
１５・・・電気的コンタクト孔、６．１６−コンタクト
ビン、２０．２１・・・窓孔 代理人 弁理士 西教 圭一部 図面の浄書（内容に変更なし） 第１図 １シ 第２図 第３図 第４図 第５図 手続補正書（方式） ６ 昭和６１年 ３月２８日 ｖｆ願昭６０−２９７４５４ ２、発明の名称 半導体素子の製造方法 ３、補正をする者 事件との関係 出願人 住所 大阪市阿倍野区艮池町２２番２２号名称 シャー
プ株式会社 代表者佐伯 旭 ４、代理人 昭和６１年 ３月２５日（発送日） 、補正の対象 図 面 、補正の内容 図面の浄書（内容に変更なし）。 以 上
Claims (1)
- 【特許請求の範囲】 少なくとも１つのＰＮ接合を有する半導体層の表面に、
前記ＰＮ接合に達するメサ溝を形成し、電気泳動法によ
りガラス膜を形成する半導体素子の製造方法において、 前記ガラス膜形成時に、外部電極との電気的コンタクト
を得るために形成される孔の深さを、前記ＰＮ接合に達
しないようにしたことを特徴とする半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29745485A JPS62156820A (ja) | 1985-12-28 | 1985-12-28 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29745485A JPS62156820A (ja) | 1985-12-28 | 1985-12-28 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62156820A true JPS62156820A (ja) | 1987-07-11 |
Family
ID=17846717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29745485A Pending JPS62156820A (ja) | 1985-12-28 | 1985-12-28 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62156820A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5409861A (en) * | 1993-09-15 | 1995-04-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming a via plug in a semiconductor device |
| USRE38383E1 (en) | 1993-09-15 | 2004-01-13 | Hyundai Electronics Industries Co. Ltd. | Method for forming a via plug in a semiconductor device |
-
1985
- 1985-12-28 JP JP29745485A patent/JPS62156820A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5409861A (en) * | 1993-09-15 | 1995-04-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming a via plug in a semiconductor device |
| USRE38383E1 (en) | 1993-09-15 | 2004-01-13 | Hyundai Electronics Industries Co. Ltd. | Method for forming a via plug in a semiconductor device |
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