JPH0865155A - 制御システム - Google Patents

制御システム

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JPH0865155A
JPH0865155A JP7222441A JP22244195A JPH0865155A JP H0865155 A JPH0865155 A JP H0865155A JP 7222441 A JP7222441 A JP 7222441A JP 22244195 A JP22244195 A JP 22244195A JP H0865155 A JPH0865155 A JP H0865155A
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  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Channel Selection Circuits, Automatic Tuning Circuits (AREA)

Abstract

(57)【要約】 【課題】 積分キャパシタの値を減少させ、それによっ
て総合のキャパシタンスを減少させることにより、より
急速な充電を行う。 【解決手段】 キャパシタ４０の一端は回路網１９とキ
ャパシタ１８との接続点に接続され、他端はスイッチン
グトランジスタ４２によりアース点に切換え可能に結合
される。トランジスタ４２が非導通状態にあるときは、
帰還ループは通常の態様で動作する。トランジスタ４２
が、導通状態になると、キャパシタ１８に結合された回
路網１９の一端はトランジスタ４２のコレクターエミッ
タ回路およびキャパシタ４０を経てアース点に結合さ
れ、回路網１９の他端は入力端子１７の仮想アース点に
結合される。キャパシタ４０の値がキャパシタ２２の値
よりも遙に大であると、回路網１９は信号短絡状態にな
り、回路網１９はシステムから切り離された状態にな
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、例えば無線周波
（ＲＦ）信号受信機のような電子装置を同調するために
使用することができる制御システムに関するものであ
る。
【０００２】
【従来の技術】最近のテレビジョン受像機では、例えば
現行の４×３アスペクト比スクリーンで、同時に２ある
いはそれ以上の画像の小さな映像を、大きな映像中に挿
入することが行われている。さらに新しいワイドスクリ
ーンテレビジョン受像機（１６×９アスペクト比ワイド
スクリーン表示フォーマット）は、或る時には“ＰＯ
Ｐ”（ｐｉｃｔｕｒｅ ｏｕｔｓｉｄｅ ｐｉｃｔｕｒ
ｅ）の特徴（画像外画像）を有し、これは１６×９ワイ
ドスクリーンテレビジョン受像機が、４×３アスペクト
比の主画像が表示されるようにセットされているとき
に、上記主画像の周囲に沿う非使用スクリーンの領域中
の垂直の縦の欄に３あるいはそれ以上の補助画像を表示
することができる。
【０００３】このような特徴を与えるために、受像機に
２個のチューナが設けられている。第１のチューナは主
画像を表示するために使用され、第２のチューナはＰＯ
Ｐ画像を表示させるために使用される。これらのＰＯＰ
画像は、第２のチューナをチャンネルの１つに順次に同
調させ、そのチャンネルからの１つのフィールドでビデ
オメモリをローディングし、次いで次のチャンネルに進
ませることによって得られる３つの他の信号源、通常は
他のチャンネルを“スナップショット”的に表示させる
ものである。
【０００４】
【発明が解決しようとする課題】ＰＯＰ信号源間で同調
させるためにチューナが３００ミリ秒（ｍｓ）を要する
と、第２のチューナを３つのチャンネルのすべてにわた
って循環させるためには１秒以上の時間を必要とする。
更新の速度がこのように非常に遅いため、ＰＯＰチャン
ネルを観察することができる機会、すなわち観察可能性
が低下し、そのためＰＯＰ画像は通常はＰＯＰチャンネ
ルで表示される利用可能なプログラムをモニタするため
にのみ使用される。しかしながら、もし、ＰＯＰチャン
ネルをサンプル（ｓａｍｐｌｅ）するために使用される
チューナが充分に速く同調することができれば、３つの
ＰＯＰ画像をすべてほゞ実時間率で更新することができ
る。
【０００５】この発明は、現在の周波数から離れた周波
数の位置にある選択された周波数に急速同調させること
が望ましい場合にも適用することができる。このような
状況は、５００チャンネル以上のチャンネルを利用する
ことができる直接衛星放送の場合に生ずる可能性があ
る。さらに、この発明は、一般に積分器を含む制御シス
テムの動作をスピードアップするために適用することが
できる。
【０００６】テレビジョンチューナのような制御システ
ム用の位相ロックドループ（ｐｈａｓｅ ｌｏｃｋｅｄ
ｌｏｏｐ：ＰＬＬ）では、周波数を表わす信号は制御
可能な発振器で発生されて、位相検波器（ＰＤ）におい
て基準周波数と比較される。位相検波器の出力信号は２
つの信号間の位相および周波数の差を表わす直流（Ｄ
Ｃ）成分をもっている。位相検波器の出力信号は能動形
あるいは受動形の低域通過フイルタに供給されて、その
出力信号中の小さな変動を平滑して除去する。低域通過
濾波された信号は、通常は電圧制御発振器（ＶＣＯ）の
形式の制御発振器を調整するために使用される。最近の
ＰＬＬ回路は、低域通過フイルタの代わりに増幅器の帰
還ループ中の積分キャパシタに結合された電流源出力段
を使用している。このような構成では、もし、受信信号
の周波数と選択された信号の周波数との間に大きな差が
あると、大きな積分キャパシタが、ＰＬＬがロックする
ような所望のＤＣ電圧に到達するのに数１００ｍｓも要
する。このように積分時間が長くなることが、例えばＰ
ＯＰ画像用のチューナを急速同調するのを阻害してい
る。
【０００７】図２乃至図４に示す従来のチューナ制御装
置は、ＰＯＰ画像用としては欠点があった。各図におい
て、同じ参照番号は同じ構成部材を示すものとする。位
相ロックドループを具えたテレビジョンチューナは３０
０ｍｓもの長さのロック時間をもつ可能性がある。
【０００８】図２を参照すると、トランジスタ１４はオ
フチップ（集積回路チップ外に配置された）形の相対的
に大電力用の増幅器で、ＰＬＬ１０の一部として集積回
路チップ上に配置された低電力演算増幅器１６の出力端
子に結合されている。位相検波器からの同調信号は演算
増幅器１６の入力端子１７に供給され、さらにトランジ
スタ１４に供給される。トランジスタ１４のコレクタか
らの出力信号はＶＣＯ１２中の同調回路（図示せず）の
個々のバラクタダイオードに供給され、また積分キャパ
シタ１８と、並列接続された抵抗２０とキャパシタ２２
とからなる回路網１９を経て入力端子１７に帰還されて
いる。抵抗２４はトランジスタ１４のコレクタ電極に電
源電圧を供給する。かくして帰還ループに対して、順方
向利得は増幅器１４、１６によって与えられる。
【０００９】先に説明したように、キャパシタ１８は積
分キャパシタであり、キャパシタ２２は帰還ループに対
する高周波ロールオフを与える。この構成では、長いロ
ックループ時間は、キャパシタ１８を充電（あるいは放
電）するトランジスタ１４のコレクタ出力電圧のスルー
レート（ｄｖ／ｄｔ）が制限されていることによって生
じる。この特定の例では、トランジスタ１４のスルーレ
ートの制限は増幅器１６のスルーレートの制限に依存し
ている。
【００１０】図３は、１９８５年９月発行のアイイーイ
ーイー・トランザクションズ・オン・マイクロウエー
ブ．セオリ・アンド・テクニークス（ＩＥＥＥ ｔｒａ
ｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈ
ｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ）、ＭＴＴ−
３、Ｖｏｌｕｍｅ ９のバーナード グランス氏（Ｂｅ
ｒｎａｒｄ Ｇｌａｎｃｅ）の論文“Ｎｅｗ Ｐｈａｓ
ｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ Ｃｉｒｃｕｉｔ Ｐｒｏ
ｖｉｄｉｎｇ Ｖｅｒｙ Ｆａｓｔ Ａｃｑｕｉｓｉｔ
ｉｏｎ Ｔｉｍｅ（非常に速い捕捉時間を与える新しい
位相ロックドループ回路）”中で述べられている構成に
類似した構成を示している。同図において、増幅器１
４、１６の入力回路中の抵抗２８の両端間に逆並列ダイ
オード３０、３２が接続されている。この構成はＰＬＬ
中で逓倍形位相検波器（ＰＤ）３４が使用される場合を
意図したものである。ダイオード３０、３２は、位相検
波器から供給されるＤＣ電圧が約０．６ボルトのダイオ
ード導通閾値電圧を超過するときに抵抗２８の実効値を
低下させるように作用する。
【００１１】しかしながら、グランス氏の構成はデジタ
ル形式の検波器と共に使用することができない。デジタ
ル形式の検波器を使用する場合は、位相検波器の応答
は、修正信号である平均ＤＣ値をもったパルス幅変調さ
れた矩形波の形式である。これらのパルスはすべて同じ
振幅をもっているため、このパルスは同調誤差の大きさ
には無関係にダイオードをターンオンしてしまう。この
ことは非常に小さい位相誤差（狭いパルス幅）に対して
も少なくとも１個のダイオードは常に有効状態（オン状
態）にあり、システムの定常状態の特性を変化させるこ
とを意味する。
【００１２】図４に示す回路は、モトローラ社の４４８
０２形集積回路で使用されているような３状態位相検波
器３４を使用したＰＬＬを示している。このような回路
は１〜２チャンネルのみのスパンを同調させるときは比
較的速く、例えばチャンネル１０からチャンネル１２に
同調させるときには僅か２０ｍｓしか必要としない。し
かしながら、米国におけるチャンネル６からチャンネル
７へ、あるいは１つのバンドの下側端から他のバンドの
上側端に移る場合のように、バンドの境目を横切って同
調するときに、１００ｍｓ以上の時間を必要とする。こ
れは位相検波器は通常１／２Ｖｃｃに制限された最大出
力信号を持っていることによる。大きな周波数の変化を
必要とする場合は、位相検波器は飽和し、積分キャパシ
タ１８が位相検波器の出力信号Ｖｄに応答して如何に速
く充電されるかという点について限界がある。さらに詳
しく言えば、抵抗２０の両端間の電圧降下を無視すれ
ば、キャパシタ１８の電圧充電率ｄｖ／ｄｔはＩｃある
いはＩｉｎ、およびキャパシタ１８と抵抗２８の値に依
存する。従って、もし同調電圧に大きな変化が必要なら
ば、位相検波器３４の出力信号のスルーレートの制限が
あり得る。
【００１３】このような構成では、キャパシタ１８およ
び抵抗２８の各値は大きく、同調電圧はＶＣＯを制御す
るために使用されるので、ＶＣＯの感度は高く、ループ
の帯域幅（ＢＷ）は狭くなければならない。例えば、或
る種のチューナでは、Ｖｄ＝１．３Ｖ、抵抗２８＝２２
ＫΩ、キャパシタ１８＝０．２２μＦ（マイクロファラ
ッド）で、ｄｖ／ｄｔ＝２６０ｖ／秒になり、さらに２
５ボルトの同調電圧で表わされる周波数に同調するのに
約１００ｍｓ必要になる。
【００１４】
【課題を解決するための手段】本発明の特徴に従って、
ＰＬＬのような制御装置の積分コンデンサの電荷に大き
な変化、例えばチューナ同調周波数の大きな変化（大き
な誤差）が要求されるとき、積分コンデンサの充電が速
く行われる。大きな周波数の変化または大きな誤差の補
正が要求されるとき、積分コンデンサの容量値が減じら
れる。この容量値の減少は、積分コンデンサと直列に第
２のコンデンサを、切り替え可能に接続することにより
達成され、その結果、総容量の減少したコンデンサはよ
り急速に充電される。
【００１５】
【発明の実施の形態】図１を参照すると、例えば選択さ
れたチャンネルの周波数が現在同調しているチャンネル
の周波数から離れていて、大きな周波数誤差が存在する
ときに、積分キャパシタ１８をより速く充電することに
よって、図１に示す同調装置を高速化している。周波数
を変化させるためには、ＰＬＬ１０はキャパシタ１８を
充電（または放電）するために電流をシンク（ｓｉｎ
ｋ）またはソース（ｓｏｕｒｃｅ）する。図２に示す従
来の装置と同様に、キャパシタ１８と並列回路１９は、
増幅器１４、１６に対する帰還回路網として結合されて
いる。しかしながら、本発明の装置においては、図１に
示すように、相補トランジスタＱ１およびＱ２が設けら
れており、それぞれのトランジスタのコレクタ電極は＋
Ｖｃｃ、−Ｖｃｃにそれぞれ結合されており、各トラン
ジスタのベース電極は回路網１９のＰＬＬ側に結合され
ている。トランジスタＱ１、Ｑ２のエミッタ電極は互に
結合されて、抵抗３６を経て回路網１９と積分キャパシ
タ１８との接続点に接続されている。
【００１６】ＰＬＬ１０の誤差修正作用により、キャパ
シタ１８からの電流のシンク、キャパシタ１８への電流
のソースによって回路網１９の両端間に発生する電圧
は、抵抗２０の両端間に電圧を発生させ、この電圧が電
流の対応する極性に対して適切なトランジスタのＶｂｅ
を超過すると、相補トランジスタＱ１、Ｑ２の一方を導
通させる。導通したトランジスタＱ１またはＱ２はキャ
パシタ１８を抵抗３６を介して適当な電圧源、すなわち
＋Ｖｃｃまたは−Ｖｃｃに結合する。この動作により、
外部電源から適正な極性の付加シンク／ソース電流を供
給して、短時間でキャパシタを充／放電させる。
【００１７】抵抗３６の値はキャパシタ１８に供給する
ことができる最大ソース／シンク電流を制限するように
選択されており、抵抗３６の抵抗値はシステムの過渡応
答性に影響を与える。例えば、回路中にオーバーシュー
トあるいはリンギングを生じさせる充電インパルス電流
レベルを与えることが可能である。さらに導通トランジ
スタＱ１、Ｑ２の入力回路は抵抗３６と共に帰還回路を
シャント（側路）するので、さらに過渡応答性をもたら
す可能性がある。
【００１８】従って、例えば、ＰＬＬ１０あるいは増幅
器１４、１６のシステム中にキャパシタ１８の急速充／
放電を妨げるスルーレートの制限があると、このスルー
レートの制限は次に示すようにして回避することができ
る。ＰＬＬ１０からの同調信号によって与えられるキャ
パシタの充／放電電流に別の電流を付加することによ
り、キャパシタ１８の電気的状態を選択されたチャンネ
ルに対応する充電状態に急速に変化させることができ
る。
【００１９】トランジスタＱ１、Ｑ２によってキャパシ
タ１８に与えられる付加シンク／ソース電流は抵抗２０
を流れないという点に注目する必要がある。従って、同
調が完了し、すなわちキャパシタ１８がＰＬＬ１０の出
力電圧によって充／放電されてＰＬＬ１０がロック状態
になると、ＰＬＬ１０によって抵抗２０の両端間に発生
する電圧は適当なトランジスタＱ１、Ｑ２を導通状態に
維持するには不充分な大きさになり、すなわち上記の電
圧が適当なトランジスタのダイオード電圧Ｖｂｅ以下に
なり、トランジスタＱ１、Ｑ２は非導通になる。従っ
て、一旦ロック状態になると、温度ドリフトを補償する
のに必要な小さな修正電流はトランジスタＱ１、Ｑ２の
いずれをターンオンするにも不充分な大きさになり、Ｐ
ＬＬ１０はあたかもトランジスタＱ１、Ｑ２が存在しな
いように動作する。
【００２０】図１に示す本発明の構成では、積分キャパ
シタ１８の電流付加回路構成は、該積分キャパシタ１８
をより急速に充／放電して応答時間をより短縮するため
に、外部から供給される電流を使用している。これは、
図２、３、４の従来の回路構成と対蹠をなす点で、図
２、３、４の従来の回路構成では積分キャパシタの充電
電流は位相検波器３４および増幅器１４、１６のスルー
レートの制限の影響を受ける。図３の従来の回路構成で
得られる最善の状態は、ダイオードの導通とバイパス抵
抗２８とにより積分キャパシタ１８と直列の抵抗値を瞬
間的に減少させることである。しかしながら、充／放電
電流は依然として位相検波器３４あるいは増幅器１４、
１６から供給され、この充／放電電流の大きさは、電源
から直接供給される図１に示す本発明の回路構成の付加
充／放電電流に比して遙に制限されたものとなる。
【００２１】図１の回路構成では、図３、図４の従来技
術による回路の抵抗２８を必要としない電流源出力を使
用しており、抵抗２０とキャパシタ２２とにより形成さ
れるボードのポール（極）（Ｂｏｄｅ ｐｏｌｅ）をも
っている。キャパシタ２２は位相検波器のパルスを濾波
して抵抗２０の両端間にＤＣ電圧を発生させ、これによ
って、この回路をデジタル位相検波器と共に使用するこ
とができる。
【００２２】一般に図１の開ループ利得は、図５（ａ）
に示すような周波数応答性をもっている。振幅応答曲線
は２０ｄＢ／ｄｅｃのスロープで０ｄＢ縦座標と交わ
り、ゼロ（ｚ）およびポール（極）（ｐ）はクロスオー
バ点から離れており、安定性に対する位相マージン（ｆ
ｃ）は要求を満たしている。スピードアップ回路が有効
であるときは、図５（ａ）の点線によって示すように利
得は上昇し、横座標のクロスオーバ点は周波数の高い方
に移動する。これによって回路網１９に与えられる３次
ポール（ｐ）はクロスオーバポールに近づき、位相マー
ジンは減少する。
【００２３】図５（ｂ）に改善された応答曲線が示され
ており、この応答曲線では利得は上昇し、３次ポールは
横座標のクロスオーバ点からさらに離れて、位相マージ
ンを維持するのを助ける。抵抗２０およびキャパシタ２
２の両端間に結合されたトランジスタＱ１、Ｑ２および
抵抗３６が、ポールが存在することにより設けられてい
る回路網１９をシャントするように作用して、ポールの
移動が行われる。
【００２４】この発明のＰＬＬの動作スピードは非常に
速いが、任意に速くすることはできない。ＰＬＬのロッ
ク時間を１０ｍｓ以下に短縮することができ、このロッ
ク時間は３個のＰＯＰ画像が殆ど実時間の動きを呈する
ようにするのに充分に短い時間である。
【００２５】次に図６を参照する。図６は本発明の第２
の実施形態を示している。増幅器１４、１６の利得は大
きく、増幅器１４、１６の入力端子１７は仮想的にアー
ス点になる。キャパシタ４０の一端は回路網１９とキャ
パシタ１８との接続点に接続されており、他端はスイッ
チングトランジスタ４２によりアース点に切換え可能に
結合されている。トランジスタ４２が無効状態（非導通
状態）にあるときは、帰還ループは通常の態様で動作す
る。しかしながら、トランジスタ４２が、そのべース電
極に供給されるスイッチング信号によって導通状態にさ
れると、キャパシタ１８に結合された回路網１９の一端
はトランジスタ４２のコレクターエミッタ回路およびキ
ャパシタ４０を経てアース点に結合され、回路網１９の
他端は入力端子１７の仮想アース点に結合される。キャ
パシタ４０の値がキャパシタ２２の値よりも遙に大であ
ると、回路網１９は信号短絡状態になり、該回路網１９
はシステムから切り離された状態になる。従って、回路
網１９の両端間に切換え可能に結合されるこのキャパシ
タ４０を配置することにより、図５（ａ）、（ｂ）のポ
ールＰを除くことができる。トランジスタ４２のベース
に供給されるスイッチング信号は、例えばＰＬＬがロッ
クしていないことを表わす信号、あるいはＰＬＬがロッ
クしていることを表わす信号の否定とすることができ
る。
【００２６】しかしながら、図６の回路には他の特徴が
ある。トランジスタ４２が有効状態（導通状態）にある
と、キャパシタ１８および４０は、直列にアース点に接
続される。直列接続されたキャパシタ１８とキャパシタ
４０の総合のキャパシタンスは、キャパシタ１８自身よ
りも小さくなるので、この減少した総合のキャパシタン
スにより、積分キャパシタ１８に結合されるべき何らの
付加充／放電電流をも使用することなく、増幅器１４、
１６による積分キャパシタ１８の充／放電に必要な時間
を短縮することができる。
【００２７】本発明を同調周波数の選択用ＰＬＬチュー
ナに関して説明したが、本発明は一般に応答速度をスピ
ードアップして応答時間を短縮するために、任意の制御
システムで使用できることは云うまでもない。
【００２８】
【発明の効果】以上のように、本発明によれば、誤差を
表わす信号に応じて同調装置その他の装置を制御するシ
ステムにおいて、上記誤差を表わす信号を積分する積分
時間を大幅に短縮することができ、システムの制御速度
を高めて制御に要する時間を短縮することができるとい
う効果が得られる。
【図面の簡単な説明】
【図１】本発明の制御システムの第１の実施形態を、一
部をブロックの形式で、他の一部を回路図の形で示した
図である。
【図２】従来技術によるチューナ部分を、一部をブロッ
クの形で、他の一部を回路図の形で示した図である。
【図３】従来技術によるチューナ部分の他の例を、一部
をブロックの形で、他の一部を回路図の形で示した図で
ある。
【図４】従来技術によるチューナ部分のさらに他の例
を、一部をブロックの形で、他の一部を回路図の形で示
した図である。
【図５】（ａ）、（ｂ）は共に本発明の制御システムの
第１の実施形態のボード（Ｂｏｄｅ）応答曲線を示す図
である。
【図６】本発明の制御システムの第２の実施形態を、一
部をブロックの形式で、他の一部を回路図の形で示した
図である。
【符号の説明】
１０ 位相ロックドループ １４ トランジスタ １６ 増幅器 １８ 積分キャパシタ １９ 帰還回路網 ２０ 抵抗 ２２ キャパシタ ３６ 抵抗 ４０ キャパシタ ４２ トランジスタ Ｑ１ トランジスタ Ｑ２ トランジスタ
【手続補正書】
【提出日】平成７年９月１２日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正内容】
【図６】

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 誤差を示す信号を発生する手段と、 前記誤差を示す信号に応答して誤差を補正する手段であ
    って、前記誤差を示す信号の変型信号を第１の応答時間
    で積分する積分コンデンサを具えた、誤差補正手段と、 前記積分コンデンサと直列に第２のコンデンサを結合す
    ることにより、前記誤差を示す信号の変型信号を積分す
    る前記積分コンデンサの応答時間を第１の応答時間から
    第２の応答時間に短縮する手段とを含んでいる、制御シ
    ステム。
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