KR100387015B1 - 제어시스템및동조시스템 - Google Patents

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Abstract

PLL의 적분 커패시터(18)의 더 급속한 충전은 더 큰 주파수 변화가 요구되는 경우에 제공된다. 일실시예에서, 위상 동기 루프(PLL) 회로(10)는 적분 커패시터(18)를 충전 또는 방전시키기 위해 전류를 싱크 또는 공급한다. 커패시터를 통과하는 전류에 비례하는 임계 전압은 PLL이 동기 될 때까지 외부 전원(+Vcc,-Vcc)으로부터의 적분 커패시터(18)에 적절한 극성의 더 많은 전류를 공급 또는 싱크하는 회로를 턴온시킨다. PLL이 동기된 경우, PLL에 의해 약간의 정정 전류가 요구된다면, 약간의 정정 전류는 증가 회로(Q1,Q2,20,36)를 동작시키기 위해 필요한 임계값 이하가 되며, PLL 루프는 증가 회로(Q1,Q2,20,36)가 제공되지 않은 경우처럼 동작한다. 다른 실시예에서, 적분 커패시터(18)는 감소된 전체 커패시턴스가 더 신속하게 충전될 수 있도록 적분 커패시터(18)에 직렬로 커패시터(40)를 스위칭 가능하게 접속시킴으로서 값이 감소된다.

Description

제어 시스템 및 동조 시스템 {A control system and tuning system}
본 발명은 RF 신호 수신기와 같은 전자 장치를 동조하는데 사용 가능한 고속 동작 제어 시스템에 관한 것이다.
현재의 텔레비젼 수상기에서, 둘 이상의 화상, 예를 들어 4×3 종횡비 스크린에서 작은 영상들이 동시에 큰 영상에 삽입된다. 최근의 와이드 스크린 텔레비젼 수상기(16×9 종횡비의 와이드 스크린 디스플레이 포맷)는 16×9 와이드 스크린 수상기가 4×3 종횡비로 디스플레이될 메인 화상으로 맞춰지는 경우, 이 메인 화상의 사이드를 따라 사용되지 않는 스크린 영역에서 수직 칼럼으로 셋 이상의 보조 화상을 디스플레이할 수 있는 "POP(picture-outside-picture)" 기능을 갖는다.
이러한 기능을 제공하기 위해서, 텔레비젼 수상기에 두 개의 튜너가 제공된다. 제1 튜너는 메인 화상을 제공하고, 제2 튜너는 POP 화상을 제공한다. 이러한 POP 화상은 제2 튜너를 한 채널에 순차적으로 동조시켜 그 채널로부터의 한 필드를 비디오 메모리에 로딩한 후 다음 채널로 진행함으로써 얻어진 일반적으로 다른 채널인 3개의 다른 소스의 "스냅 샷(snap shots)" 이다. 튜너가 POP 소스 사이에서 동조하기 위해 300ms가 걸린다면, 제2 튜너는 세 채널 모두를 통하여 순환하는데 1초 이상 걸릴 것이다. 이러한 매우 느린 재생율로 인해 POP 채널의 가시도(viewability)가 저하되므로, POP 화상은 POP 채널상에 나타나는 이용 가능한 프로그래밍을 모니터링하기 위해서만 사용된다. 그러나, POP 채널을 샘플링하기 위해 사용된 튜너가 충분히 신속하게 동조될 수 있다면, 3 개의 POP 화상 모두는 거의 실시간으로 갱신될 수 있다.
본 발명은 현재 주파수와 다른 선택 주파수에 고속으로 동조하는 것이 바람직한 경우에 응용 가능하다. 이러한 상황은 500개 이상의 채널이 이용 가능한 직접 위성 방송 시스템의 경우에 발생할 수 있다. 또한, 본 발명은 일반적으로 적분기를포함하는 제어 시스템의 동작 가속에 이용할 수도 있다.
텔레비젼 튜너와 같은 제어 시스템을 위한 위상 동기 루프(PLL)에서, 주파수 표시 신호는 제어가능한 발진기에 의해 생성되어 위상 검출기(PD)에서의 기준 주파수와 비교되며, 상기 위상 검출기로부터의 출력 신호는 두 신호간의 위상차와 주파수차를 나타내는 DC 성분을 갖는다. 상기 위상 검출기로부터의 출력 신호는 이 신호의 작은 변화들을 평활시키기 위해 능동 혹은 수동 저역 통과 필터에 접속된다. 저역 통과 필터링된 신호는 일반적으로 전압 제어 발진기(VCO)의 형태로 제어 발진기를 조정하기 위해 사용될 수 있다. 현재의 PLL 회로는 저역 통과 필터 대신 증폭기 궤환 루프의 적분 커패시터에 접속된 전류 공급 출력단(current sourcing output stage)을 사용한다. 이러한 구성에 있어서, 수신된 신호의 주파수와 선택된 신호의 주파수간에 커다란 주파수차가 존재한다면, 대형의 적분 커패시터는 PLL이 동기하는 원하는 DC 전압에 도달하기까지 수백 ms가 소요될 수 있다. 이러한 장시간의 적분 시간으로 인해 예를 들어 POP 화상에 대한 튜너의 신속 동조가 불가능해 진다.
제1∼3도에 도시된 종래 기술의 튜너 제어 장치는 POP 화상용으로 사용하는 데에는 단점을 나타낸다. 여러 도면에서 동일 구성요소에 대해서는 동일 인용부호가 지정되어 있다. 위상 동기 루프를 사용한 텔레비젼 튜너는 300 ms 정도의 긴 동기 시간을 가질 것이다.
제1도에서, 트랜지스터(14)는 PLL(10)의 일부로서 집적회로 칩 상에 배치된 저 전력 연산 증폭기(16)의 출력 단에 접속된 비교적 고 전력 증폭기이다. 위상 검출기(34)로부터의 동조 신호는 연산 증폭기(16)의 입력 단을 통해 트랜지스터(14)에 접속된다. 트랜지스터(14)의 콜렉터 단자에서의 출력 신호는 VCO(12)의 동조 회로(도시되지 않음)의 각종 버렉터 다이오드에 접속되며, 커패시터(22)와 병렬 저항(20)으로 이루어진 네트워크(19) 및 적분 커패시터(18)를 통해 단자(17)로 피드백된다. 저항(24)은 트랜지스터(14)의 콜렉터 전극에 전원 전압을 제공한다. 따라서, 궤환 루프의 경우 순방향 이득은 증폭기(14,16)에 의해 제공된다.
커패시터(18)는 상기한 바와 같이 적분 커패시터이다. 커패시터(22)는 궤환 루프에 주파수 롤 오프(frequency roll-off)를 제공한다. 이러한 구성에서, 긴 PLL 동기 시간(lockup time)은 커패시터(18)를 충전(또는 방전)시키기 위해 트랜지스터(14)의 제어된 콜렉터 전압 슬루율(slew rate : dv/dt)에 의해 야기된다. 이러한 경우에, 트랜지스터(14)의 슬루율 한계치는 증폭기(16)의 슬루율 한계치에 좌우된다. "New Phase-Locked Loop Circuit Providing Very Fast Acquisition Time" 이라는 제목으로 1985 년 9 월에 IEEE transaction on Microwave Theory and Techniques, MTT-33, Volume 9에 발표된 Bernard Glance의 논문에 개시된 것과 유사한 장치가 제2도에 도시되어 있다. 역병렬 접속 다이오드(30,32)는 증폭기(14,16)의 입력 회로의 저항(28) 양단에 접속된다. 이러한 구성은 승산 위상 검출기(PD : 34)가 PLL로 사용될 경우에 고려된다. 다이오드(30,32)는 위상 검출기로부터의 DC 전압이 약 0.6V의 다이오드 임계 전압을 초과할 시에 저항(28)의 유효값을 낮추도록 동작한다.
그러나, Glance에 의해 개시된 장치는 디지탈 위상 검출기와 함께 동작하지않는다. 디지탈 위상 검출기가 구비되었다면, 위상 검출기 응답은 정정 신호인 평균 DC 값을 갖는 펄스폭 변조 방형파의 형태이다. 이러한 펄스 모두가 동일 진폭을 갖기 때문에, 이 펄스로 인하여 다이오드가 동조 에러의 크기에 상관없이 턴온된다. 이것은 시스템 위상 에러(좁은 펄스 폭)가 거의 없는 경우에 대해서도, 다이오드들 중 적어도 하나는 항상 활성화되며, 시스템의 정상 상태 특성이 변경될 것이라는 것을 의미한다.
제3도에 도시된 회로는 모토로라 44802 집적회로에 채용되고 있는 바와 같은 3 상태 위상 검출기(34)를 사용하는 PLL을 도시하고 있다. 이러한 회로는 오직 1∼2 개의 채널만을 동조시킬 때에 비교적 빠르다. 예를 들면, 채널 10∼12를 동조시킬 때 불과 20ms가 소요될 것이다. 그러나, 미국에서 채널 6∼7과 같은, 즉 한 밴드의 하단에서 다른 밴드의 상단까지와 같은 밴드 브레이크(band break)에 걸쳐서 동조시킬 때에는 100ms 이상이 소요될 것이다. 이것의 원인은 위상 검출기가 일반적으로 1/2 Vcc로 제한되는 최대 출력을 갖기 때문이다. 더 큰 주파수 변화가 요구될 시에, 위상 검출기는 포화되고, 위상 검출기 출력 신호 Vd에 응답하여 적분 커패시터(18)가 얼마나 빨리 충전될 수 있는가에 관한 한계치가 존재한다. 특히, 저항(20) 양단의 전압 강하를 무시하면, 커패시터(18)의 전압 충전율 dv/dt는 Ic 혹은 Iin 및 저항(28)과 커패시터(18)의 값에 좌우될 것이다. 따라서, 전압 동조시에 커다란 변경폭이 요구된다면, 그 지점이 위상 검출기(34)의 출력 신호의 슬루율 한계치가 될 것이다.
이러한 구조에서, 동조 전압이 VCO를 제어하기 위해 사용되고 VCO의 감지도가 높으며 루프 밴드폭(BW)이 낮기 때문에, 커패시터(18)와 저항(28)의 값은 크다. 예를 들어, 튜너의 Vd가 1.3V 이고 저항(28)이 22kΩ이며 커패시터(18)가 0.22μF 이어서, dv/dt = 260v/sec인 경우, 25V 전압을 동조시키는데는 약 100ms가 소요될 것이다.
본 발명의 특징에 따라, PLL과 같은 제어 시스템의 적분 커패시터의 더 급속한 충전은 예를 들어 튜너 동조시의 커다란 주파수 변동(큰 에러)과 같은 적분 커패시터의 충전시의 커다란 변동이 요구될 경우에 제공된다. 에러 정정 회로는 외부 소스로부터의 전류를 흘려 내보내거나 공급하는 수단을 포함하는데, 그 이유는 이러한 수단이 사용되지 않은 경우 보다 더 높은 충전율과 방전율로 적분 커패시터를 충전 또는 방전시키기 위해서이다. 본 실시예에서, PLL의 커패시터의 충전/방전 전류에 비례하여 전압이 발생된다. 이 전압이 임계 전압을 초과할 시에 본 회로는 턴온되어 PLL이 동기될 때까지 즉, 에러 정정이 이루어질 때까지 외부 전원으로부터의 적분 커패시터에 대한 적절한 극성의 추가 전류를 흘려 내보내거나 공급한다. 일단 에러 정정 회로 즉, PLL 회로가 동기된 다음, 작은 정정 전류가 작은 에러 즉 동조 정정을 위해 필요하다면, 정정 전류의 크기는 증가 회로를 동작하는 데 필요한 임계 전압 이하가 되며, 제어 회로 즉 PLL은 마치 증가 회로가 제공되지 않은 경우처럼 동작한다.
제4도로 도시된 본 발명의 특징에 따라, 제1도의 동조 장치는 큰 주파수 에러가 존재하는 경우, 즉 선택된 채널의 주파수가 현재 동조된 채널의 주파수와 매우 상이한 경우 적분 커패시터(18)의 고속 충전에 의해 더 신속하게 동조가 실행된다. 주파수를 변화시키기 위해, PLL(10)은 커패시터(18)를 충전(또는 방전)시키도록 전류를 싱크(sink) 또는 공급한다. 제1도에 도시된 바와 같이, 커패시터(18)와 병렬 네트워크(19)는 증폭기(14,16)에 대한 피드백 네트워크로서 접속된다. 그러나, 제4도에 도시된 바와 같이, 상보형 트랜지스터(Q1, Q2)는 +Vcc와 -Vcc에 각각 접속된 콜렉터 전극과 네트워크(19)의 PLL 측에 접속된 베이스 전극을 갖는다. 트랜지스터(Q1,Q2)의 에미터 전극은 서로 접속되어 있으며 저항(36)을 통해 네트워크(19)와 적분 커패시터(18)의 접속점에 둘 다 접속된다.
커패시터(18)로부터의 전류를 흘려 내보내기나 커패시터(18)에 전류를 공급함으로써 네트워크(19) 양단에 발생된 전압은 PLL(10)의 에러 정정 동작에 의해 저항(20) 양단에 전압을 발생하며, 이 전압이 전류의 대응 극성으로 적합한 트랜지스터의 Vbe를 초과하는 경우 상보형 트랜지스터(Q1,Q2)중 한 트지스터가 전도상태가 된다. 전도상태의 트랜지스터(Q1,Q2)는 저항(36)을 통해 커패시터(18)를 적절한 전원 전압, 즉 +Vcc 또는 -Vcc에 접속시킨다. 이 동작은 외부 전원으로부터의 정정 극성의 추가 싱크/공급 전류를 제공하여 단시간에 커패시터(18)를 충전시킨다.
저항(36)의 값은 커패시터(18)에 제공될 수 있는 최대 공급/싱크 전류를 제한하도록 선택되며, 저항(36)의 값은 시스템의 과도 응답에 영향을 미친다. 예를 들어, 회로에 오버슈트 혹은 링잉(ringing)을 발생할 수도 있는 충전 임펄스 전류 레벨을 제공할 수도 있다. 또한, 과도 응답은 전도 트랜지스터(Q1,Q2) 및 저항(36)으로 이루어진 입력 회로가 궤환 저항(20)을 분로(shunt) 하기 때문에 추가로 영향받을 수도 있다.
따라서, 커패시터(18)의 고속 충전/방전을 방지하는 PLL(10) 또는 증폭기(14,16)에서 슬루율 제한이 존재한다면, 이 슬루율 제한은 회피될 것이다. PLL(10)로부터의 동조 신호에 의해 제공된 커패시터 충전/방전 전류의 증가는 선택된 채널에 대응할 충전 상태로의 커패시터(18)의 전기 상태의 신속 변화를 가능케 한다.
트랜지스터(Q1,Q2)에 의해 커패시터(18)에 제공된 추가 싱크/공급 전류가 저항(20)을 통해 흐르지 않는 다는 것에 주목해야 한다. 따라서, 동조가 완료된 경우, 즉 커패시터(18)가 PLL(10)의 출력 전압에 따라 충전/방전되고 PLL(10)이 동기된 경우, PLL(10)에 의해 저항(20) 양단에 발생된 전압은 적절한 트랜지스터의 Vbe 전압 이하이어서 적절한 트랜지스터(Q1,Q2)를 전도 상태로 유지하는데 불충분하여 트랜지스터(Q1,Q2)가 비전도 상태가 된다. 따라서, 동기가 이루어진 경우, 온도 변화의 보상에 필요한 작은 정정 전류는 트랜지스터(Q1,Q2)중 하나를 턴온시키기에 불충분하며, PLL(10)은 트랜지스터(Q1,Q2)가 제공되지 않은 것처럼 동작한다.
제4도에 도시된 구성에서, 적분 커패시터(18)의 전류 증가 구성이 짧은 응답 시간을 제공하도록 빠른 속도로 적분 커패시터를 충전/방전시키기 위해 외부에서 제공된 전류를 사용한다. 이것은 적분 커패시터에 대한 충전 전류가 위상 검출기(34)와 증폭기(14,16)의 슬루율 제한에 영향을 받는 제1,2 및 3도에 도시된 구성과 반대가 된다. 제2도의 회로에 의한 기능은 다이오드와 바이패스 저항(28)을 구비하므로써 적분 커패시터(18)와 관련한 저항을 순간적으로 감소시키는 것이다. 그러나, 충전/방전 전류는 여전히 위상 검출기(34)와 증폭기(14,16)에서 발생되며,이러한 충전/방전 전류의 크기는 전원으로부터 직접 제공되는 제4도 및 제5도에 도시된 구조의 증가 충전/방전 전류에 비해 상당히 제한된다.
제4도의 회로 구성은 제2도 및 제3도의 종래 기술의 저항(28)을 필요로 하지 않는 전류 소스 출력을 이용하며, 저항(20)과 커패시터(22)에 의해 형성된 보데 극성(Bode Pole)을 갖는다. 커패시터(22)는 위상 검출기 펄스를 저항(20) 양단의 DC 전압이 충전시키므로 본 회로 구성은 디지탈 위상 검출기와 함께 사용될 수 있다.
제4도의 개방 루프 이득은 제5a도에 도시된 바와 같은 주파수 응답을 갖는다. 크기 응답은 20 dB/decade 경사에서 0 dB의 세로좌표를 지나고 영점(Z)과 극점(P)은 이 크로스오버점에서 멀리 떨어져 있으므로, 안정도에 대한 위상 이득(fc)은 적합할 것이다. 고속 회로가 동작할 시에, 제5a도의 점선으로 도시된 바와 같이, 이득은 증가하고 가로좌표의 크로스오버점은 주파수 상향된다. 이로써 위상 마진이 감소되며, 네트워크(19)에 의해 제공된 3차수 극점은 크로스오버 주파수에 근접된다.
개선된 응답이 제5b도에 도시되며, 이 도면에서 이득은 증가되고 3차수 극점은 가로좌표의 크로스오버점으로부터 더 이동되어 위상 마진을 유지하는데 도움을 준다. 극점의 이동은 저항(20)과 커패시터(22) 양단에 접속된 트랜지스터(Q1,Q2) 및 저항(36)이 네트워크(19)를 분로하기 때문에 달성되며, 이로써 극점이 존재하게 된다.
본 발명의 PLL의 속도는 PLL이 임의적으로 소형 제작될 수 없다 하더라도 매우 빠르다. PLL의 동기 시간은 3개의 POP 화상이 거의 실제 동작을 나타낼 수 있을 정도의 짧은 시간인 10ms 이하로 감소된다.
제6도에는 본 발명의 제2 실시예가 도시되어 있다. 증폭기(14,16)의 이득이 크기 때문에 증폭기(14,16)의 입력 단자(17)는 가상 접지 모드가 된다. 커패시터(40)의 일단은 네트워크(19)와 커패시터(18)의 접속점에 접속되며, 타단은 스위치 트랜지스터(42)에 의해 접지에 스위칭가능하게 접속된다. 트랜지스터(42)가 비동작 상태(비전도 상태)인 경우, 궤환 루프는 일반적인 방법으로 동작한다. 그러나, 트랜지스터(42)가 베이스 전극에 인가된 스위칭 신호에 의해 전도 상태가 되는 경우, 커패시터(18)에 접속된 네트워크(19)의 일단은 트랜지스터(42)의 콜렉터-에미터 회로와 커패시터(40)를 통해 접속되며, 네트워크(19)의 타단은 입력 단자(17)의 가상 접지 모드에 접속된다. 커패시터(40)의 값이 커패시터(22)의 값 보다 훨씬 큰 경우, 네트워크(19)는 신호를 분로시켜 시스템과는 별개로 된다. 따라서, 네트워크(19) 양단에 스위칭 가능하게 접속된 이러한 구조의 커패시터(40)는 제5a도 및 제5b도의 극점(P3)을 제거한다. 트랜지스터(42)의 베이스에 인가된 스위칭 신호는 PLL이 동기 되지 않았음을 나타내는 신호 혹은 PLL이 동기되었음을 나타내는 신호가 될 것이다.
그러나, 제6도의 회로에는 다른 특징이 존재한다. 트랜지스터(42)가 동작 상태(전도 상태)인 경우, 커패시터(18,40)는 직렬로 접지된다. 커패시터(40) 및 이와 직렬인 커패시터(18)의 전체 커패시턴스는 커패시터(18) 자체만의 커패시턴스보다 작고, 감소된 전체 커패시턴스는 적분 커패시터(18)에 접속된 충전/방전 전류의 증가 없이 증폭기(14,16)에 의해 적분 커패시터의 충전/방전에 요구된 시간을 감소시킨다.
본 발명이 동조 주파수의 선택을 위해 PLL 튜너에 관한 설명으로 나타내어 졌지만, 본 발명은 응답시간을 가속시키기 위해 제어 시스템에 사용될 수도 있다.
제1도 내지 제3도는 종래 기술에 따른 튜너의 일부분을 일부는 블록도로 일부는 회로도로 도시하는 도면.
제4도 및 제6도는 일부는 블록도로 일부는 회로도로 도시된 본 발명의 실시예에 대한 도면.
제5a도 및 제5b도는 제4도의 실시예에 대한 보데 응답(Bode response) 특성도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : PLL
12 : VCO
18 : 적분 커패시터
34 : 위상 검출기

Claims (12)

  1. 에러 표시 신호를 제공하는 수단(34)과;
    상기 에러 표시 신호에 응답하여 에러를 정정하며, 적분 수단(18)을 포함하는 에러 정정 수단과;
    상기 에러 표시 신호의 변형을 상기 적분 수단(18)에 접속하는 수단(20, 22)을 포함하고 상기 적분 수단(18)은 제1 응답 시간 동안 상기 에러 표시 신호의 변형을 적분하는 제어 시스템에 있어서,
    상기 제1 응답 시간에서 제2 응답 시간까지 상기 에러 표시 신호에 대응하는 신호의 변형을 적분하는 상기 적분 수단(18)에 대한 응답 시간을 감소시키기 위해, 상기 적분 수단(18)에 접속된 상기 에러 표시 신호의 변형을 증가(augment)시키는 수단(Q1,Q2,20,36)을 포함하고,
    상기 증가 수단(Q1,Q2,20,36)은 상기 에러 표시 신호의 파라미터에 응답하여 외부 전원 소스(+Vcc,-Vcc)으로부터의 추가 전류를 상기 적분 수단(18)에 접속시키는 수단을 포함하는 것을 특징으로 하는 제어 시스템.
  2. 제1항에 있어서,
    상기 적분 수단은 적분 커패시터(18)를 포함하며, 상기 에러 표시 신호의 변형을 증가시키는 수단(Q1,Q2,20,36)은 상기 에러 표시 신호의 진폭에 응답하여 상기 커패시터를 충전하는 전류 및 상기 커패시터를 방전하는 전류 중 하나를 제공하기 위한 수단(Q1,Q2)을 포함하는 것을 특징으로 하는 제어 시스템.
  3. 신호 선택에 응답하여 단일 수신기의 동조를 위한 동조 신호를 제공하는 수단(34)과;
    적분 수단(18)을 포함하는 상기 수신기를 동조시키는 수단과;
    제1 응답 시간 동안 상기 동조 신호의 변형을 적분하기 위한 적분 수단(18)에 상기 동조 신호의 변형을 접속하는 수단(20,22)을 포함하는 단일 수신기를 위한 동조 시스템에 있어서,
    상기 제1 응답 시간에서 제2 응답 시간까지 상기 동조 신호의 변형을 적분하는 적분 수단(18)에 대한 응답 시간을 감소시키기 위해 상기 동조 신호의 변형을 증가시키는 수단(Q1,Q2,20,36)을 포함하고,
    상기 증가 수단(Q1,Q2,20,36)은 상기 동조 신호의 파라미터에 응답하여 외부 전원 소스(+Vcc,-Vcc)으로부터의 추가 전류를 상기 적분 수단(18)에 접속하는 수단을 포함하는 것을 특징으로 하는 동조 시스템.
  4. 제3항에 있어서,
    상기 적분 수단은 적분 커패시터(18)를 포함하며, 상기 동조 신호의 변형을 증가시키기 위한 수단(Q1,Q2,20,36)은 상기 동조 신호의 진폭에 응답하여 상기 커패시터(18)를 충전하는 전류 및 상기 커패시터(18)를 방전하는 전류 중 하나를 제공하는 수단을 포함하는 것을 특징으로 하는 동조 시스템.
  5. 신호 선택에 응답하여 텔레비젼 장치의 동조를 위한 동조 신호를 제공하는 PLL의 위상 검출 수단(34)과;
    적분 수단(18)을 포함하는 수신기를 동조시키기 위한 수단(19)과;
    제1 응답 시간 동안 상기 동조 신호의 변형을 적분하는 수단에 상기 동조 신호의 변형을 접속하는 수단(20,22)을 포함하며, 상기 적분 수단은 상기 동조 신호에 응답하여 전류에 의해 충전 또는 방전되는 적분 커패시터(18)를 포함하는 텔레비젼 장치용 동조 시스템에 있어서,
    상기 제1 응답 시간 보다 빠른 제2 응답 시간 동안 상기 적분 커패시터(18)를 충전 및 방전시키기 위한 동조 신호에 응답하여 상기 적분 커패시터(18)의 충전 및 방전 중 하나를 증가시키는 수단(Q1,Q2,20,36)을 포함하고,
    상기 증가 수단(Q1,Q2,20,36)은 상기 동조 신호의 파라미터에 응답하여 외부 전원 소스(+Vcc, -Vcc)으로부터의 추가 전류를 적분 수단(18)에 접속하는 것을 특징으로 하는 동조 시스템.
  6. 제5항에 있어서,
    상기 증가 수단은 상기 적분 커패시터(18)의 충전 및 방전 전류 중 한 전류의 진폭에 응답하는 수단(Q1,Q2)을 포함하는 것을 특징으로 하는 동조 시스템.
  7. 제5항에 있어서,
    상기 증가 수단은 상기 위상 검출 수단이 제공하는 동조 신호가 임계값을 초과할 경우 상기 커패시터를 충전하고 방전하는 것 중 하나를 하기 위한 추가 전류를 제공하기 위해 상기 적분 커패시터(18)에 소싱 전류 및 싱크 전류 중 한 전류를 접속하는 수단(36)을 포함하는 것을 특징으로 하는 동조 시스템.
  8. 제7항에 있어서,
    상기 소싱 전류 및 싱크 전류 중 한 전류는 상기 적분 커패시터(18)와 직렬 접속된 저항(20) 양단의 전압 강하를 감지함으로써 측정되는 것을 특징으로 하는 동조 시스템.
  9. 제8항에 있어서,
    상기 임계값은 상기 저항(20) 양단에 접속된 트랜지스터(Q1,Q2)의 베이스-에미터 접속점의 전도 임계치에 의해 결정되는 것을 특징으로 하는 동조 시스템.
  10. 제9항에 있어서,
    상기 저항(22) 양단의 전압 강하는 상기 동조 신호의 소증분(small tuning increments of the tuning signal)을 위한 임계값보다 작은 것을 특징으로 하는 동조 시스템.
  11. 제7항에 있어서,
    상기 적분 커패시터(18)로의 상기 소싱 전류 및 싱크 전류중 한 전류의 접속이 전원 소스(+Vcc,-Vcc)의 각각의 극성에 접속된 한 쌍의 상보형 트랜지스터(Q1,Q2)에 의해 제공되는 것을 특징으로 하는 동조 시스템.
  12. 신호 선택에 응답하여 텔레비젼 장치의 동조를 위한 동조 신호를 제공하는 PLL의 위상 검출 수단(34)과;
    적분 수단(18)을 포함하는 수신기를 동조시키기 위한 수단(19)과;
    제1 응답시간 동안 상기 동조 신호의 변형을 적분하기 위한 적분 수단에 상기 동조 신호의 변형을 접속시키는 수단(20,22)을 포함하고, 상기 적분 수단은 증폭기의 피드백 회로에 접속된 적분 커패시터(18)를 포함하며, 상기 적분 커패시터(18)는 상기 동조 신호에 응답하여 전류에 의해 충전 또는 방전되는 텔레비젼 장치용 동조 시스템에 있어서,
    상기 제1 응답 시간 보다 빠른 제2 응답 시간 동안 상기 적분 커패시터(18)를 충전 및 방전시키기 위한 동조 신호에 응답하여 상기 적분 커패시터(18)를 충전하고 방전하는 것 중 하나를 증가시키는 수단(Q1,Q2,20,36)을 포함하고,
    상기 증가 수단(Q1,Q2,20,36)은 상기 동조 신호에 응답하는 전류에 의해 야기된 저항(20) 양단의 전압 강하가 임계값을 초과할 시에 상기 적분 커패시터(18)에 직렬 접속된 저항(20) 양단의 전압 강하의 진폭에 응답하여 외부 전원 소스(+Vcc,-Vcc)으로부터의 추가 전류를 상기 적분 수단(18)에 접속하는 한 쌍의 상보형 트랜지스터(Q1,Q2)를 포함하는 것을 특징으로 하는 동조 시스템.
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