JPH08330509A - 電子回路装置およびその製造方法 - Google Patents

電子回路装置およびその製造方法

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JPH08330509A
JPH08330509A JP7133973A JP13397395A JPH08330509A JP H08330509 A JPH08330509 A JP H08330509A JP 7133973 A JP7133973 A JP 7133973A JP 13397395 A JP13397395 A JP 13397395A JP H08330509 A JPH08330509 A JP H08330509A
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Abstract

(57)【要約】 【目的】高集積化され、実装性に優れた表面実装用電子
回路装置およびその製造方法を提供する。 【構成】配線基板１の凹部９にチップ部品４や半導体素
子５を実装し、封止樹脂７により、その表面が配線基板
の主面からの凹曲面となるように形成する。この後、配
線基板１の反対面において、枠８の取り付けやワイヤー
ボンディング法による半導体素子、その他電子部品の実
装をおこなって、枠内を封止樹脂７′で表面を少なくと
も略中央部において平坦になるように封止する。配線基
板の両面の封止部はほぼ同じ寸法とし、同じ樹脂で封止
するのが好ましい。これにより、薄形で両面に半導体素
子を実装した表面吸着性に優れ反りの少ない実装性の良
い電子回路装置が実現される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、配線基板上に電子部品
は実装した電子回路装置およびその製造方法に関する。
【０００２】
【従来の技術】従来の電子回路装置は、製造工程あるい
は装置の外形的制限により、図５（ａ），（ｂ）に示す
ように、配線基板１またはセラミック基板１６に電子部
品内蔵用の凹部９を設け、半導体素子等を実装し、様々
な寸法の凹部に汎用的に対応できるように液状で硬化処
理によって硬化される封止樹脂を凹部内に吐出して、そ
の封止表面を凹部に収めて封止するようにしていた。そ
してこの場合、封止表面の盛り上がりや吐出量のばらつ
きによる液面の上昇を考慮し、封止される電子部品の高
さに比べて大きく余裕をもって凹部の深さを設けてい
た。このため、封止表面は凹部周囲の配線基板から凹部
側部において段差を有する形状となり、その段差の大き
さにはばらつきが生じていた。
【０００３】この従来の電子回路装置において、高密度
化のため配線基板の凹部とは反対面に、半導体素子を最
も容易な接続方法としてワイヤーボンディング法を用い
て実装する場合、図５（ａ）に示したように、配線基板
は安定してワイヤーボンディングを実施するために硬質
なセラミック基板１６を用いる必要があった（例えば特
開平３−２１１７６３参照）。
【０００４】また、ガラス−エポキシ基材プリント回路
基板等の有機系基材基板を配線基板１に使用したもの
は、図５（ｂ）に示すように、配線基板の凹部を有する
主面上に表面実装用の外部接続電極を持ったハイブリッ
ドＩＣとして、実装基板との熱膨張差が少ないことから
接続信頼性が良いため用いられるが、配線基板の凹部の
反対面には、半導体素子は無く、チップ部品４′やモー
ルド部品１５が搭載されている。これらの搭載部品は、
それ自体単体で充分な信頼性は有するように作られてお
り、露出して用いられている（例えば、特開平５−２５
９３７２参照）。
【０００５】
【発明が解決しようとする課題】これら従来の電子回路
装置では、凹部深さが深くなるため、配線基板が厚くな
ってしまっていた。また、封止樹脂の表面形状は余り考
慮されず、その表面の中程で盛り上がって高くなったり
することがあるため、配線基板主面との工程の位置関係
がつかみ難く、外観による良否の判断が容易でなかっ
た。
【０００６】そして、低コストで軽量な電子回路装置と
して、有機系基材の配線基板を用いる場合、凹部が樹脂
封止された後も封止樹脂面と配線基板主面との間に大き
く段差を生じ、またその大きさがばらつくため、配線基
板の凹部の反対面にワイヤーボンディングによる半導体
素子実装をおこなうとしても、配線基板表面が荷重が加
わると、沈み込むため、安定したワイヤーボンディング
が実施できず、半導体素子を品質良く低コストでこの面
に実装することは困難であり、半導体素子を多く使って
の高密度化が容易にできなかった。
【０００７】さらに、電子回路装置を表面実装部品とし
て実装基板に搭載する場合、部品搭載機において、ノズ
ルにより外部接続電極とは反対の面を吸着される。しか
し、この面には電子部品が露出して搭載されているた
め、この電子部品を避けて配線基板の平坦な表面を吸着
する必要が有り、表面実装部品の中央部を吸着しなけれ
ばならない汎用ノズルで吸着する場合には、配線基板の
略中央部は広く露出させておくか、それができない場合
には、複数の点をバランスをとって吸着する専用ノズル
を製作して使用しなければならない。前者の電子回路装
置としての対応は、電子部品の実装面積を減じ、高密度
化が困難になり、後者のノズルの対応では費用や時間が
多く必要という問題が有った。
【０００８】加えて、電子回路装置を大きなものとした
場合、配線基板と封止樹脂の熱膨張の違いから生じる反
りが、室温あるいは実装部品としてはんだ付けされる際
の温度において大きく発生し、所望の寸法に収まらなか
ったり、外部接続電極が実装基板より大きく浮いて正常
な接続が成されないといった問題が生じていた。
【０００９】
【課題を解決するための手段】本発明の電子回路装置
は、電子部品と、この電子部品の少なくとも一部を内蔵
して実装するための凹部が一主面に設けられた電子部品
が実装される配線基板と、凹部内に実装された電子部品
を覆う封止樹脂とを有する電子回路装置において、封止
樹脂はその表面が配線基板の凹部が設けられた主面から
の滑らから凹曲面を成して形成されていることを特徴と
する。
【００１０】本発明の製造方法は、熱硬化性液状樹脂を
前記凹部に満たすに若干足りない量凹部内に吐出し、前
記凹部内で流動させ前記樹脂表面が表面張力により前記
凹部開口端から凹曲面を形成するようにし、その状態で
前記樹脂を硬化しておこなわれる。
【００１１】また、本発明の電子回路装置は、前記配線
基板をガラス−エポキシ等の有機系絶縁材を基材とした
ものにおいて、前記配線基板の前記凹部の反対面に半導
体素子が固着され、ワイヤーボンディング法で電子的接
続がとられている。そしてその製造は、前記凹部の封止
を、前記配線基板の前記凹部の反対面に実装される前記
半導体素子の実装以前に実施しておこなわれている。
【００１２】さらに、本発明の電子回路装置は、前記配
線基板の前記凹部が設けられた主面上に外部接続電極を
有したものについて、前記配線基板の前記凹部の反対主
面にその少なくとも略中央部上において表面が平坦に形
成された前記電子部品の少なくとも一部を覆う樹脂封止
部分を有している。加えて、好ましくは、前記凹部と前
記反対主面における樹脂封止部分は、互いに前記配線基
板を挟んで正対して位置し、封止寸法および樹脂封止の
物性をほぼ同じにして封止されている。その製造は、前
記凹部の封止を前述の凹部内封止方法にて実施し、前記
反対面の封止は、枠を設け、前記凹部に用いた封止樹脂
を、前記枠内に満たすに必要な量前記枠内に吐出し、前
記枠内で流動させ表面を水平にした後、硬化をしておこ
なわれる。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例の電子回路装置の断面
図である。また、図２（ａ）〜（ｄ）は、その製造方法
の工程を示した断面図である。この電子回路装置は、一
方の主面に外部接続電極３が配線２のパターンの一部と
して形成され、同主面に電子部品搭載用凹部９が設けら
れた配線基板１に、まず凹部９内においてその底面にチ
ップ部品４やボンディングワイヤー６で電気的接続をと
って半導体素子５を実装し、封止樹脂７でその封止表面
が外部接続電極３のある配線基板１の主面から連続した
凹曲面となるように封止されている。また、その反対面
において枠８およびチップ部品４′およびボンディング
ワイヤー６′で電気的接続をとって半導体素子５′の実
装をおこない、そして枠内を少なくともその略中央部の
封止表面が平坦になるように封止樹脂７′で封止されて
いる。
【００１４】ここで配線基板１は比較的安価で、取扱い
が容易で、表面実装部品として用いた場合実装基板と同
材質で接続部にストレスを受けにくいため接続信頼性に
優れたガラス−エポキシ材プリント配線板が用いられる
ことが多い。そして、凹部９の底部における配線基板１
の厚みは０．１ｍｍから１ｍｍ程度であり、凹部９の深
さは、その内部に搭載される電子部品またはボンディン
グワイヤー６の最大高さより０．１ｍｍから０．５ｍｍ
程度高くなるようにとられている。
【００１５】また、配線基板１の両側にある封止部、つ
まり凹部９と枠８の内部はほぼ同じ寸法に設計され、そ
れぞれを封止する封止樹脂７と封止樹脂７′を同じにし
て、封止樹脂と配線基板との熱膨張の差によって電子回
路装置が反るのを配線基板１の表裏でバランスをとって
防いでいる。封止樹脂７および７′としては、例えば半
導体素子封止用の液性熱硬化型エポキシ系樹脂で、比較
的低粘度でチクソ性に乏しく室温で或いは加熱等による
処理により充分に流動して液表面が表面張力により滑ら
かな曲面を形成し、硬化後はワイヤーボンディング温度
においても充分な曲げ弾性率が、例えば１００ｋｇ／ｍ
ｍ2 以上を有しているものを用いる。
【００１６】凹部９における封止樹脂７による封止は、
凹部９を満たすには足りず、且つ内蔵部品を封止するに
は充分な量の樹脂を凹部９に吐出し、加熱等をして樹脂
の粘度を充分に低下させて流動させ、表面張力による凹
曲面を形成させた後、熱硬化を実施して成される。この
際、速やかに且つ確実に凹部９の開口端から凹曲面を形
成させるため、図２（ｂ）に示したように凹部９内の周
辺部から吐出をおこなうのが良い。なお、樹脂吐出量の
ばらつきは封止樹脂７表面の凹曲面底部の高さの位置の
違いとして現われるが、常に凹曲面端は凹部９の開口端
に接している。そして、滑らかな凹曲面となっていれ
ば、凹曲面端が最も高くなっているので、封止樹脂７が
凹部の外側へ突出していないことの確認は容易に目視外
観でできる。
【００１７】一方、枠８内における封止樹脂７′のその
略中央部を平坦とする封止は、枠８内を満たすに充分な
量の樹脂を枠８内に吐出し、同様に流動させた後、硬化
することによって容易に成される。また、配線基板１の
凹部９の反対面における半導体素子５′のワイヤーボン
ディグは、荷重によって変形し難い形状および材料で凹
部９が封止された後、実施されるので、通常の平板状の
配線基板上で実施するときと同様の条件で安定しておこ
なわれる。
【００１８】図３は本発明の第２の実施例を示す断面図
である。この実施例の電子回路装置は、第１の実施例の
封止樹脂７′および枠８による封止に替えてトランスフ
ァーモールド樹脂１４でトランスファーモールド封止を
おこなって製造し、最後に実装容易化のためはんだ１３
を外部接続電極３上に盛っている。配線基板１の両面に
半導体素子５および５′、他チップ部品等を実装して高
密度化を実現している。
【００１９】図４は本発明の第３の実施例を断面図であ
る。この実施例の電子回路装置においては、凹部９の反
対面の配線基板１上に半導体素子は実装されず、チップ
部品４′やモールド部品１５のみが実装されており、そ
して実装時のノズルによる吸着を容易にするため、その
略中央部のみ枠８を用いてモールド部品１５のみが覆わ
れる形で封止樹脂７′により表面が平坦に封止されてい
る。この面は全体を封止してもかまわないが、本来封止
せずとも個々の部品の信頼性は確保されているので材料
の使用量を減じ安価なものとするため部分的な封止がお
こなわれている。
【００２０】
【発明の効果】以上説明したように本発明は、配線基板
の一方の主面に設けられた電子部品内蔵用凹部の封止
を、その表面が配線基板主面からの凹曲面を形成するよ
うに封止をおこなったので、従来は０．５ｍｍ以上内蔵
電子部品の高さに対して設けていた凹部深さの余裕を
０．５ｍｍ以下にすることができ、外観による封止高さ
チェックが容易にでき、同構造の配線基板を使用した電
子回路装置の厚さを薄く、確実に製造することができる
という効果を有する。
【００２１】また、凹部の封止形状が、外力に対して抗
し易い形状であるため、有機系基材の配線基板を用い
て、その凹部反対面に容易に安定なワイヤーボンディン
グを実施することができる。さらに半導体素子を両面に
実装することができ、高密度で信頼性に優れ、安価で軽
量な電子回路装置を容易に実現できる。
【００２２】そして、配線基板の凹部反対面において
も、少なくともその略中央部において表面を平坦に封止
したので容易に吸着ノズルで実装が実施でき、好ましく
は両側の封止寸法をほぼ同じにすることにより、例えば
３０ｍｍ角の電子回路装置において０．２ｍｍ生じるこ
とのある反りが０．０５ｍｍ以下の反りに低減でき、所
望の寸法内に収めたり実装不良を減じることができると
いう効果を有する。
【図面の簡単な説明】
【図１】本発明の第１の実施例の断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施例の製造
方法の工程図である。
【図３】本発明の第２の実施例の断面図である。
【図４】本発明の第３の実施例の断面図である。
【図５】（ａ），（ｂ）は従来例の断面図である。
【符号の説明】
１ 配線基板 ３ 外部接続電極 ４，４′ チップ部品 ５，５′ 半導体素子 ６，６′ ボンディングワイヤ ７，７′ 封止樹脂 ８ 枠 ９ 凹部 １６ セラミック基板

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子等の電子部品と、前記電子部
    品の少なくとも一部を内蔵して実装するための凹部が一
    主面に設けられた前記電子部品を実装する配線基板と、
    前記凹部内に実装された電子部品を覆う封止樹脂とを有
    する電子回路装置において、前記封止樹脂はその表面が
    前記配線基板の前記凹部が設けられた主面からの滑らか
    な凹曲面を成して形成されていることを特徴とする電子
    回路装置。
  2. 【請求項２】 前記封止樹脂による封止は、熱硬化性液
    状樹脂を前記凹部を満たすに若干足りない量を前記凹部
    内に吐出し、前記凹部内で流動させ前記樹脂表面が表面
    張力により前記凹部開口端から凹曲面を形成するように
    し、その状態で前記樹脂を硬化することを特徴とする請
    求項１記載の電子回路装置の製造方法。
  3. 【請求項３】 前記配線基板はガラスエポキシ等の有機
    系絶縁材を基材とし、前記配線基板の前記凹部の反対面
    に半導体素子が固着され、ワイヤーボンディング法で電
    気的接続がとられていることを特徴とする請求項１記載
    の電子回路装置。
  4. 【請求項４】 前記凹部の封止は、前記配線基板の前記
    凹部の反対面に実装される前記半導体素子を実装する以
    前に実施することを特徴とする請求項３記載の電子回路
    装置の製造方法。
  5. 【請求項５】 前記配線基板の前記凹部が設けられた主
    面上に外部接続電極を有し、反対主面にその少なくとも
    略中央部上において表面が平坦に形成された前記電子部
    品の少なくとも一部を覆う樹脂封止部分を有することを
    特徴とする請求項１または請求項３記載の電子回路装
    置。
  6. 【請求項６】 前記凹部と前記反対主面における樹脂封
    止部分は、互いに前記配線基板を挟んで正対して位置
    し、封止寸法および封止樹脂の物性をほぼ同じにして封
    止されたことを特徴とする請求項５記載の電子回路装
    置。
  7. 【請求項７】 前記凹部の封止を請求項４記載方法で実
    施し、前記反対面において、枠を設け、前記凹部に用い
    た樹脂と同じ樹脂を前記枠内を満たすに必要な量を前記
    枠内に吐出し、前記枠内で流動させ表面を水平にした
    後、硬化したことを特徴とする請求項５または請求項６
    記載の電子回路装置の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174421A (ja) * 1997-08-30 1999-03-16 Mitsui High Tec Inc 複合型半導体装置
US6630727B1 (en) 1998-03-03 2003-10-07 Infineon Technologies Ag Modularly expandable multi-layered semiconductor component

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6476486B1 (en) * 1997-10-30 2002-11-05 Agilent Technologies, Inc. Ball grid array package with supplemental electronic component
RU2190284C2 (ru) * 1998-07-07 2002-09-27 Закрытое акционерное общество "Техно-ТМ" Двусторонний электронный прибор
JP2001210755A (ja) * 2000-01-28 2001-08-03 Nec Corp 半導体装置用基板および半導体装置の製造方法
US6678167B1 (en) * 2000-02-04 2004-01-13 Agere Systems Inc High performance multi-chip IC package
US7102892B2 (en) * 2000-03-13 2006-09-05 Legacy Electronics, Inc. Modular integrated circuit chip carrier
US6713854B1 (en) 2000-10-16 2004-03-30 Legacy Electronics, Inc Electronic circuit module with a carrier having a mounting pad array
US6949822B2 (en) * 2000-03-17 2005-09-27 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
TWI248384B (en) * 2000-06-12 2006-02-01 Hitachi Ltd Electronic device
US7347007B2 (en) * 2000-06-16 2008-03-25 Maguire Stephen B Low pressure high capacity dryer for resins and other granular and powdery materials
JP2002026187A (ja) * 2000-07-07 2002-01-25 Sony Corp 半導体パッケージ及び半導体パッケージの製造方法
US6468361B1 (en) * 2000-08-09 2002-10-22 St Assembly Test Service Ltd. PBGA singulated substrate for model melamine cleaning
US7337522B2 (en) * 2000-10-16 2008-03-04 Legacy Electronics, Inc. Method and apparatus for fabricating a circuit board with a three dimensional surface mounted array of semiconductor chips
EP1378152A4 (en) * 2001-03-14 2006-02-01 Legacy Electronics Inc METHOD AND DEVICE FOR PREPARING A PCB WITH A THREE-DIMENSIONAL ARRAY OF SEMICONDUCTOR CHIPS USED ON THE SURFACE
JP2002368028A (ja) * 2001-06-13 2002-12-20 Nec Corp 半導体パッケージ及びその製造方法
US6495912B1 (en) * 2001-09-17 2002-12-17 Megic Corporation Structure of ceramic package with integrated passive devices
JP3890947B2 (ja) * 2001-10-17 2007-03-07 松下電器産業株式会社 高周波半導体装置
US6916682B2 (en) * 2001-11-08 2005-07-12 Freescale Semiconductor, Inc. Semiconductor package device for use with multiple integrated circuits in a stacked configuration and method of formation and testing
US6908453B2 (en) * 2002-01-15 2005-06-21 3M Innovative Properties Company Microneedle devices and methods of manufacture
EP1394857A3 (en) * 2002-08-28 2004-04-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US6818978B1 (en) * 2002-11-19 2004-11-16 Asat Ltd. Ball grid array package with shielding
US7071545B1 (en) 2002-12-20 2006-07-04 Asat Ltd. Shielded integrated circuit package
JP2004288834A (ja) * 2003-03-20 2004-10-14 Fujitsu Ltd 電子部品の実装方法、実装構造及びパッケージ基板
JP4042785B2 (ja) * 2004-02-13 2008-02-06 株式会社村田製作所 電子部品及びその製造方法
JP2007523771A (ja) * 2004-02-23 2007-08-23 スリーエム イノベイティブ プロパティズ カンパニー マイクロニードルアレイの成形方法
US7290315B2 (en) * 2004-10-21 2007-11-06 Intel Corporation Method for making a passive device structure
KR100640335B1 (ko) * 2004-10-28 2006-10-30 삼성전자주식회사 랜드 그리드 어레이 모듈
KR100638655B1 (ko) * 2004-12-03 2006-10-30 삼성전기주식회사 집적된 고주파 능력을 구비한 다중 칩 모듈
WO2006076381A2 (en) * 2005-01-12 2006-07-20 Legacy Electronics, Inc. Radial circuit board, system, and methods
US20060220177A1 (en) * 2005-03-31 2006-10-05 Palanduz Cengiz A Reduced porosity high-k thin film mixed grains for thin film capacitor applications
US7629269B2 (en) * 2005-03-31 2009-12-08 Intel Corporation High-k thin film grain size control
US7375412B1 (en) * 2005-03-31 2008-05-20 Intel Corporation iTFC with optimized C(T)
US7453144B2 (en) * 2005-06-29 2008-11-18 Intel Corporation Thin film capacitors and methods of making the same
US7663214B2 (en) * 2005-07-25 2010-02-16 Kingston Technology Corporation High-capacity memory card and method of making the same
KR100782774B1 (ko) * 2006-05-25 2007-12-05 삼성전기주식회사 Ｓｉｐ 모듈
KR101409839B1 (ko) * 2007-05-23 2014-06-26 삼성전자주식회사 반도체 패키지
JP2009081325A (ja) * 2007-09-27 2009-04-16 Sanyo Electric Co Ltd 回路装置
TWI402952B (zh) * 2007-09-27 2013-07-21 Sanyo Electric Co 電路裝置及其製造方法
TW200915970A (en) * 2007-09-27 2009-04-01 Sanyo Electric Co Circuit device, circuit module and outdoor equipment
JP4934559B2 (ja) * 2007-09-27 2012-05-16 オンセミコンダクター・トレーディング・リミテッド 回路装置およびその製造方法
JP4969388B2 (ja) * 2007-09-27 2012-07-04 オンセミコンダクター・トレーディング・リミテッド 回路モジュール
JP5197175B2 (ja) * 2008-06-16 2013-05-15 キヤノン株式会社 インクジェット記録ヘッドおよびその製造方法
DE102008040676A1 (de) * 2008-07-24 2010-01-28 Robert Bosch Gmbh Abdichtrahmen sowie Verfahren zum Abdecken eines Bauteils
JP5579982B2 (ja) * 2008-12-15 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の中間構造体及び中間構造体の製造方法
US8071893B2 (en) 2009-03-04 2011-12-06 Apple Inc. Methods and apparatus for shielding circuitry from interference
KR101179386B1 (ko) 2010-04-08 2012-09-03 성균관대학교산학협력단 패키지 기판의 제조방법
CN103904047B (zh) * 2012-12-24 2016-12-28 佳邦科技股份有限公司 多功能半导体封装结构及其制作方法
US8853844B2 (en) * 2013-02-07 2014-10-07 Inpaq Technology Co., Ltd. Multifunction semiconductor package structure and method of manufacturing the same
KR20150053592A (ko) * 2013-11-08 2015-05-18 삼성전기주식회사 전자 소자 모듈 및 그 제조 방법
CN103824821B (zh) * 2014-03-11 2016-04-06 湖南进芯电子科技有限公司 一种塑料密闭封装的开关电源模块及其制备方法
US10319674B2 (en) * 2014-10-29 2019-06-11 Infineon Technologies Americas Corp. Packaged assembly for high density power applications
US20170365826A1 (en) * 2016-06-20 2017-12-21 Black & Decker Inc. Battery packs and methods for manufacturing battery packs
WO2018004690A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Piezoelectric package-integrated pressure sensing devices
JP7004003B2 (ja) * 2017-11-02 2022-01-21 株式会社村田製作所 回路モジュール

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS594642U (ja) * 1982-07-02 1984-01-12 日本電気株式会社 混成集積回路基板封止体
JPS6212948U (ja) * 1985-07-09 1987-01-26

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS554990A (en) * 1978-06-27 1980-01-14 Nec Corp Composite integrated circuit device
US4633573A (en) * 1982-10-12 1987-01-06 Aegis, Inc. Microcircuit package and sealing method
JPS59164241A (ja) * 1983-03-04 1984-09-17 Shin Meiwa Ind Co Ltd 異種物運搬車
JPH061582B2 (ja) * 1985-07-10 1994-01-05 株式会社日立製作所 磁気記録再生装置
US5219795A (en) * 1989-02-07 1993-06-15 Fujitsu Limited Dual in-line packaging and method of producing the same
JP3071438B2 (ja) * 1990-01-16 2000-07-31 日本電気株式会社 混成集積回路
JPH04256344A (ja) * 1991-02-08 1992-09-11 Nec Corp 混成集積回路装置
JPH05259372A (ja) * 1992-01-14 1993-10-08 Sony Corp ハイブリッドｉｃ
US5422514A (en) * 1993-05-11 1995-06-06 Micromodule Systems, Inc. Packaging and interconnect system for integrated circuits
DE4405710A1 (de) * 1994-02-23 1995-08-24 Bosch Gmbh Robert Vorrichtung mit einer Trägerplatte und Verfahren zum Aufbringen eines Passivierungsgels
JPH07297575A (ja) * 1994-04-21 1995-11-10 Mitsubishi Electric Corp パワーモジュール装置
JPH0878574A (ja) * 1994-09-08 1996-03-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS594642U (ja) * 1982-07-02 1984-01-12 日本電気株式会社 混成集積回路基板封止体
JPS6212948U (ja) * 1985-07-09 1987-01-26

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174421A (ja) * 1997-08-30 1999-03-16 Mitsui High Tec Inc 複合型半導体装置
US6630727B1 (en) 1998-03-03 2003-10-07 Infineon Technologies Ag Modularly expandable multi-layered semiconductor component

Also Published As

Publication number Publication date
JP2725637B2 (ja) 1998-03-11
US6072122A (en) 2000-06-06
US5795799A (en) 1998-08-18

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