JPH08214541A - チョッパ型レギュレータ回路およびチョッパ型レギュレータｉｃ - Google Patents

チョッパ型レギュレータ回路およびチョッパ型レギュレータｉｃ

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JPH08214541A
JPH08214541A JP7237985A JP23798595A JPH08214541A JP H08214541 A JPH08214541 A JP H08214541A JP 7237985 A JP7237985 A JP 7237985A JP 23798595 A JP23798595 A JP 23798595A JP H08214541 A JPH08214541 A JP H08214541A
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友広 鈴木
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Abstract

(57)【要約】 【課題】 ＰＮＰトランジスタからなる出力トランジス
タを備えた従来のチョッパ型レギュレータ回路は、前記
出力トランジスタの出力をＧＮＤへと流しており、駆動
部の損失となっていた。 【課題解決手段】 ＰＮＰトランジスタからなる出力ト
ランジスタ１８と、該出力トランジスタ１８のスイッチ
ングを制御する制御部とを備え、基準電圧と出力電圧と
の電圧差に基づいて前記出力トランジスタ１８のスイッ
チングを制御することにより、出力電圧を安定化するチ
ョッパ型レギュレータ回路において、前記出力トランジ
スタ１８のベースと接続され、該出力トランジスタ１８
に流れるベース電流を出力するベース電流出力端子ＩＢ
と、前記出力トランジスタ１８のベースと前記ベース電
流出力端子ＩＢとの間に接続される定電流回路１９とを
設けてなることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基準電圧と出力電
圧との電圧差に基づいて、ＰＮＰトランジスタである出
力トランジスタのスイッチングを制御することにより、
出力電圧を安定化するチョッパ型レギュレータ回路およ
びチョッパ型レギュレータＩＣに関する。
【０００２】
【従来の技術】電子機器等に必要となる安定化された直
流電圧を得るには、一般にレギュレータ回路が用いられ
ている。このレギュレータ回路の一種として、入力電圧
より低い出力電圧を得る降圧型レギュレータ回路があ
り、この降圧型レギュレータ回路には２種のタイプがあ
る。
【０００３】第１のタイプは、ドロッパ方式と呼ばれる
レギュレータ回路であって、発生するノイズが小さく、
設計が容易であるという利点があり、入力電圧と出力電
圧との差（電圧差）が比較的小さいところに用いられ
る。
【０００４】第２のタイプは、チョッパ方式と呼ばれる
レギュレータ回路であって、入力電圧と出力電圧との差
が大きい場合に効率が良いという利点がある。
【０００５】以下、該チョッパ方式のレギュレータ回路
について、具体的に説明する。
【０００６】図８は電圧モードのパルス幅制御を行うチ
ョッパ型レギュレータ回路の電気的構成を示すブロック
図である。図中、１３はチョッパ型レギュレータ回路で
ある。
【０００７】該レギュレータ回路１３は、基準電圧回路
１、誤差増幅器２、発振器３、ＰＷＭ（Ｐｕｌｓｅ Ｗ
ｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ）コンパレータ４、Ｐ
ＮＰトランジスタであるドライブトランジスタ５、およ
びＮＰＮトランジスタである出力トランジスタ６により
構成されてなり、電圧モードのパルス幅制御を行って出
力電圧を安定化するものである。
【０００８】なお、該レギュレータ回路１３は、キャッ
チダイオード７、コイル８、２つの抵抗９，１０からな
る分圧回路、および出力コンデンサ１１が不可欠の要素
として外付けされ、これらがなければ出力電圧が得られ
ないものである（図中、１２は負荷を示している）。
【０００９】以下に、このレギュレータ回路１３の動作
を説明する。図９は主要信号の波形を示す図である。図
中、（ａ）は入力電圧ＶINの電圧波形である。
【００１０】まず、入力端子ＩＮに入力電圧ＶINが印加
されるとレギュレータ回路１３の動作が起動され、出力
電圧Ｖ0 に接続されている抵抗９，１０の分圧回路によ
って該出力電圧Ｖ0 が分圧され、該分圧された分圧電圧
が端子ＡＤＪにフィードバックされる。該端子ＡＤＪは
誤差増幅器２の反転入力に接続されており、誤差増幅器
２は前記分圧電圧と基準電圧回路１から出力された基準
電圧との電圧差を増幅してなる誤差信号（差電圧）が出
力される。この誤差信号を、図９（ｂ）に示す電圧波形
Ｗ１，Ｗ２のうち、電圧波形Ｗ１として示す。
【００１１】一方、ＰＷＭコンパレータ４においては、
発振器３から出力された電圧波形Ｗ２と、誤差信号から
なる電圧波形Ｗ１とが比較される。ここで、発振器３か
ら出力された電圧波形Ｗ２が誤差増幅器２から出力され
た電圧波形Ｗ１より高くなるとＰＷＭコンパレータ４の
出力がＨレベルとなり、逆に電圧波形Ｗ２が電圧波形Ｗ
１より低くなるとＰＷＭコンパレータ４の出力がＬレベ
ルとなる。このためＰＷＭコンパレータ４からは、図９
（ｃ）により示す波形信号が出力される。この信号は、
ドライブトランジスタ５を介して出力トランジスタ６の
スイッチングを制御する。即ち、Ｈレベル時に出力トラ
ンジスタ６をオフさせ、Ｌレベル時に出力トランジスタ
６をオンさせる。
【００１２】これにより、抵抗９，１０の分圧回路、基
準電圧回路１の基準電圧により決まる出力電圧Ｖ0 に制
御される。
【００１３】以下、詳細に説明すると、上記スイッチン
グにおいて、出力トランジスタ６がオン状態であると
き、入力端子ＩＮ、出力トランジスタ６、およびコイル
８を介して、電流が負荷１２に供給される。また、出力
トランジスタ６がオフ状態であるとき、出力トランジス
タ６がオン状態である期間にコイル８に蓄えられたエネ
ルギーによって生じる電流がキャッチダイオード７を介
して負荷１２に供給される。
【００１４】上記動作において、出力トランジスタ６に
流れる電流波形を図９（ｄ）に、キャッチダイオード７
に流れる電流波形を図９（ｅ）に、コイル８に流れる電
流波形を図９（ｆ）に示す。ここで、負荷１２に流れる
出力電流は、コイル８に流れる電流の平均値Ｗ３＜図９
（ｆ）参照＞の電流が供給されることとなる。
【００１５】ここで、出力トランジスタ６のオン状態と
なる期間をｔ１、オフ状態となる期間をｔ２とし、出力
トランジスタ６のオン時間／周期（デューティ）をＤと
して、Ｄ＝ｔ１／（ｔ１＋ｔ２）により示すとすると、
値Ｄは、下式 Ｄ＝（Ｖ0 ＋ＶF ） ／（ＶIN−ＶCE(sat) ＋ＶF
） 但し、Ｖ0 ；出力電圧 ＶF ；キャッチダイオード７の順方向電圧 ＶIN ；入力電圧 ＶCE(sat) ；出力トランジスタ６のコレクタ−エミッ
タ間電圧 として示される。つまり出力電圧、キャッチダイオード
７の順方向電圧、入力電圧、出力トランジスタ６のコレ
クタ−エミッタ間電圧により、期間ｔ１，ｔ２が決定さ
れる。
【００１６】図１０は電流モードのパルス幅制御を行う
チョッパ型レギュレータ回路の電気的構成を示すブロッ
ク図である。図中、１６はチョッパ型レギュレータ回路
である。なお、図１０におけるブロックのうち、図８に
示したブロックと構成が同一であるブロックには、図８
において付与した符号と同一符号を付与している。
【００１７】該レギュレータ回路１６は、基準電圧回路
１、誤差増幅器２、発振器３、ＰＷＭコンパレータ４、
フリップフロップ１４、電流検出増幅器１５、電流検出
用抵抗１７、ドライブトランジスタ５、および出力トラ
ンジスタ６にて構成されてなり、電流モードのパルス幅
制御を行って出力電圧を安定化するものである。また、
図８に示す構成と同一の外付け部品が接続される。
【００１８】以下に、このレギュレータ回路１６の動作
を説明する。図１１は主要信号の波形を示す図である。
図中（ａ）は入力電圧ＶINの電圧波形である。
【００１９】まず、入力端子ＩＮに入力電圧ＶINが印加
されるとレギュレータ回路１６の動作が起動され、出力
電圧Ｖ0 に接続されている抵抗９，１０の分圧回路によ
って該出力電圧Ｖ0 が分圧され、該分圧された分圧電圧
が端子ＡＤＪを介して誤差増幅器２へフィードバックさ
れる。そして、前記分圧電圧と基準電圧回路１から出力
された基準電圧との電圧差が増幅されて誤差増幅器２か
ら誤差信号（差電圧）として出力される。この誤差信号
を、図１１（ｂ）示す電圧波形Ｗ４，Ｗ５のうち、電圧
波形Ｗ４として示す。
【００２０】そして、出力トランジスタ６に流れる電流
を電流検出用抵抗１７により検出し、電流検出増幅器１
５により前記電流を電圧変換して増幅された電圧が出力
され、該電流検出増幅器１５の出力を示す電圧波形Ｗ５
と誤差信号を示す電圧波形Ｗ４とがＰＷＭコンパレータ
４によって比較される。ここで、誤差増幅器２の出力電
圧より電流検出増幅器１５の出力電圧が高くなると、Ｐ
ＷＭコンパレータ４の出力がＨレベル＜図１１（ｃ）参
照＞となり、フリップフロップ１４をリセットする。こ
のリセットによってドライブトランジスタ５と出力トラ
ンジスタ６とはオフとなる。そしてオフ状態は、発振器
３から、フリップフロップ１４をセットするためのパル
ス＜図１１（ｄ）参照＞が送出されるまで続き、送出さ
れたたときオン状態に反転する。図１１（ｅ）は、フリ
ップフロップ１４の出力波形を示す。
【００２１】上記したように、電流モードのパルス幅制
御のチョッパ型レギュレータ回路１６は、電流検出用抵
抗１７に流れる電流を監視することによって、抵抗９，
１０の分圧回路、基準電圧により決まる出力電圧Ｖ0 に
制御される。
【００２２】以下、詳細に説明すると、上記スイッチン
グにおいて、出力トランジスタ６がオン状態であると
き、入力端子ＩＮ、出力トランジスタ６、およびコイル
８を介して、電流が負荷１２に供給される。また、出力
トランジスタ６がオフ状態であるとき、出力トランジス
タ６がオン状態である期間にコイル８に蓄えられたエネ
ルギーによって生じる電流がキャッチダイオード７を介
して負荷１２に供給される。
【００２３】なお、図１１（ｆ），（ｇ），（ｈ）は、
上記した電流モードによる制御時の主要電流波形を示し
ており、（ｆ）は出力トランジスタ６に流れる電流波
形、（ｇ）はキャッチダイオード７に流れる電流波形、
（ｈ）はコイル８に流れる電流波形を示している。そし
て負荷１２に流れる出力電流は、コイル８に流れる電流
の平均値Ｗ６＜図１１（ｈ）参照＞の電流が供給され
る。
【００２４】これら２種のレギュレータ回路の特徴を述
べると、電圧モードパルス幅制御のレギュレータ回路１
３の方が構成が簡単であるが、出力電圧Ｖ0 が変動した
後になってパルス幅が変化する構成であるため、入力電
圧ＶINの変動への追従に遅れが生じるという欠点があ
る。
【００２５】一方、電流モードパルス幅制御のレギュレ
ータ回路１６は、出力電圧Ｖ0 に変動が生じる以前にお
いて、入力電圧ＶINの変動に対応するパルス幅の変化が
生じるので、入力電圧ＶINの変動に対する追従は良い
が、回路構成が複雑になっている。
【００２６】上記した２種のレギュレータ回路の他に、
電圧モードパルス幅制御のチョッパ型レギュレータ回路
における出力トランジスタを、ＮＰＮトランジスタから
ＰＮＰトランジスタに変更したチョッパ型レギュレータ
回路がある。
【００２７】図１２は該チョッパ型レギュレータ回路の
電気的構成を示すブロック図である。図中、２０はチョ
ッパ型レギュレータ回路を示す。なお、図１２における
ブロックのうち、図８に示したブロックと構成が同一で
あるブロックについては、図８において付与した符号と
同一符号を付与している。
【００２８】該レギュレータ回路２０は、基準電圧回路
１、誤差増幅器２、発振器３、ＰＷＭコンパレータ４、
出力ＰＮＰ形トランジスタ１８、定電流回路１９′によ
り構成されている。また、図８に示す構成と同一の外付
け部品が接続される。
【００２９】以下に、このレギュレータ回路の動作を説
明する。
【００３０】まず、入力端子ＩＮに入力電圧ＶINが印加
されるとレギュレータ回路２０の動作が起動され、出力
電圧Ｖ0 に接続されている抵抗９，１０の分圧回路によ
って該出力電圧Ｖ0 が分圧され、該分圧された分圧電圧
が端子ＡＤＪにフィードバックされる。端子ＡＤＪは、
誤差増幅器２の反転入力に接続されており、誤差増幅器
２は、前記分圧電圧と基準電圧回路１から出力された基
準電圧との電圧差を増幅してなる誤差信号が出力され
る。
【００３１】一方、ＰＷＭコンパレータ４においては、
発振器３から出力された電圧と誤差増幅器２から出力さ
れた分圧電圧とを比較し、Ｈレベル又はＬレベルの信号
が出力される。この信号に基づき定電流回路１９′によ
り出力トランジスタ１８のベース電流を引き込み出力ト
ランジスタ１８を駆動する。
【００３２】該出力トランジスタ１８がオンしている時
は、端子ＩＮ、出力トランジスタ１８、コイル８へと順
次電流が流れ負荷１２に電流が供給される。そして、出
力トランジスタ１８がオフ時には、オン時にコイル８に
蓄えられたエネルギーによって生じる電流がキャッチダ
イオード７を介して負荷に供給される。
【００３３】
【発明が解決しようとする課題】上記した３つのチョッ
パ型レギュレータ回路のうち、出力トランジスタにＮＰ
Ｎトランジスタを用いた構成では、エミッタフォロアと
なっているため、オン状態におけるコレクタ−エミッタ
間の電圧降下が、ＰＮＰトランジスタのコレクタ−エミ
ッタ間の電圧降下より大きくなる。そのため出力トラン
ジスタ６による損失が大きく、レギュレータ回路として
の効率が低下するという問題を生じていた。
【００３４】一方、図１２に示したように、出力トラン
ジスタ１８にＰＮＰトランジスタを用いた構成では、オ
ン状態におけるコレクタ−エミッタ間の電圧降下が小さ
いことから、出力トランジスタ１８の損失が少なく、レ
ギュレータ回路としての効率が高くなるという特性を有
する。
【００３５】しかしながら、出力トランジスタ１８がＰ
ＮＰトランジスタであることに伴う欠点がある。この欠
点について以下に説明する。
【００３６】出力トランジスタ１８がオン状態となると
き、定電流回路１９′が出力トランジスタ１８のベース
電流を引き込む。このベース電流は、定電流回路１９′
を経てＧＮＤへと流れる。該ベース電流は、通常、出力
電流の大小に関わりなく一定となっており、数１０ｍＡ
程度流れる。また、該チョッパ型レギュレータ回路は、
一般に、入力電圧ＶINと出力電圧Ｖ0 との電圧差が大き
いところに用いられるため、高い入力電圧ＶINが入力端
子ＩＮに印加される。このため、ＮＰＮトランジスタを
出力トランジスタに用いたチョッパ型レギュレータ回路
と比べたときには、 出力トランジスタ１８のベース電流×入力電圧ＶIN×デ
ューティ として示される駆動損失が大きい。また、この駆動損失
は、負荷１２が軽い重いにかかわらずベース電流はオン
時に一定であるため、出力電流と効率との関係を着目す
ると、図７の破線Ｂでもって示すように、特に軽負荷時
（低出力電流域）の効率の低下を招くという問題を生じ
ていた。
【００３７】本発明は、上記課題に鑑み、出力トランジ
スタにＰＮＰトランジスタを用いた構成において、前記
出力トランジスタのベースと接続され、該出力トランジ
スタに流れるベース電流を出力するベース電流出力端子
を設けることにより、該ベース電流出力端子と負荷とを
接続することによって従来ＧＮＤへと流していた前記出
力トランジスタのベース電流を直接負荷に供給すること
ができ、効率の向上が図れるチョッパ型レギュレータ回
路およびチョッパ型レギュレータＩＣを提供することを
目的とするものである。
【００３８】
【課題を解決するための手段】本発明の請求項１記載の
チョッパ型レギュレータ回路は、ＰＮＰトランジスタか
らなる出力トランジスタと、該出力トランジスタのスイ
ッチングを制御する制御部とを備え、基準電圧と出力電
圧との電圧差に基づいて前記出力トランジスタのスイッ
チングを制御することにより、出力電圧を安定化するチ
ョッパ型レギュレータ回路において、前記出力トランジ
スタのベースと接続され、該出力トランジスタに流れる
ベース電流を出力するベース電流出力端子を設けてなる
ことを特徴とするものである。
【００３９】また、本発明の請求項２記載のチョッパ型
レギュレータ回路は、前記出力トランジスタのベースと
前記ベース電流出力端子との間に定電流回路を設けてな
ることを特徴とするものである。
【００４０】さらに、本発明の請求項３記載のチョッパ
型レギュレータＩＣは、前記出力トランジスタと前記制
御部とを集積して１チップ化してなる半導体チップ又は
前記出力トランジスタと前記制御部をそれぞれ１チップ
化してなる半導体チップと、該半導体チップが搭載され
前記ベース電流出力端子を備えてなる金属フレームと、
前記半導体チップを封止する外装用樹脂とを有してなる
ことを特徴とするものである。
【００４１】上記構成によれば、本発明の請求項１記載
のチョッパ型レギュレータ回路は、出力トランジスタの
ベースと接続され、該出力トランジスタに流れるベース
電流を出力するベース電流出力端子を設けてなる構成な
ので、前記出力トランジスタに流れるベース電流を外部
に取り出すことが可能となり、該ベース電流出力端子と
チョッパ型レギュレータ回路に接続される負荷とを接続
することによって前記出力トランジスタのベース電流を
直接負荷に供給することができ、これにより駆動部の損
失を小さくすることができ、効率の向上を図ることがで
きる。
【００４２】また、本発明の請求項２記載のチョッパ型
レギュレータ回路は、前記出力トランジスタのベースと
前記ベース電流出力端子との間に定電流回路を設けてな
る構成なので、出力トランジスタがオン状態となると
き、該出力トランジスタのベース電流を引き込み、この
ベース電流を入力電圧の高低に変わりなく一定にするこ
とが可能である。
【００４３】さらに、本発明の請求項３記載のチョッパ
型レギュレータＩＣは、前記出力トランジスタと前記制
御部とを集積して１チップ化してなる半導体チップ又は
前記出力トランジスタと前記制御部をそれぞれ１チップ
化してなる半導体チップと、該半導体チップが搭載され
前記ベース電流出力端子を備えてなる金属フレームと、
前記半導体チップを封止する外装用樹脂とを有してなる
構成なので、上記チョッパ型レギュレータ回路を１パッ
ケージにすることができ、小型化を図ることができる。
【００４４】
【発明の実施の形態】以下に、本発明の第一実施例につ
いて図面を参照しつつ説明する。
【００４５】図１は、電圧モードパルス幅制御のチョッ
パ型レギュレータ回路の一実施例の電気的構成を示すブ
ロック図である。図中、３１はチョッパ型レギュレータ
回路である。なお、同図においては、図１２に示すブロ
ックと構成が同一となるブロックには、図１２において
付与した符号と同一符号を付与している。
【００４６】該レギュレータ回路３１は、基準電圧回路
１、誤差増幅器２、発振器３、ＰＷＭコンパレータ４、
ＰＮＰトランジスタである出力トランジスタ１８、定電
流回路１９により構成されており、電圧モードのパルス
幅制御を行って出力電圧を安定化するものである。な
お、レギュレータ回路３１には、キャッチダイオード
７、コイル８、２つの抵抗９，１０からなる分圧回路、
および出力コンデンサ１１が不可欠の要素として外付け
され、これらがないと出力電圧が得られない（１２は負
荷を示している）。
【００４７】前記基準電圧回路１は、入力端子ＩＮに与
えられる入力電圧ＶINに対する係数、および温度係数が
極めて微少な、安定化された所定電圧である基準電圧を
生成するブロックとなっている。そして生成した基準電
圧を誤差増幅器２の非反転入力に送出する。
【００４８】また、前記誤差増幅器２は、反転入力に接
続された端子ＡＤＪに導かれる電圧（分圧電圧）と基準
電圧との電圧差を増幅し、誤差信号として出力するブロ
ックとなっている。そして、誤差信号をＰＷＭコンパレ
ータ４の非反転入力に送出する。
【００４９】発振器３は、定電流の積分回路等によって
構成され、波を生成するブロックとなっている。そして
生成した波をＰＷＭコンパレータ４の反転入力に送出す
る。
【００５０】ＰＷＭコンパレータ４は、発振器３によっ
て生成された波と誤差信号との比較を行うブロックとな
っている。
【００５１】出力トランジスタ１８はオン時のコレクタ
−エミッタ間の電圧を小さくし、コレクタ損失を低減す
るため、ＰＮＰ形トランジスタとなっている。そして、
入力端子ＩＮに導かれる電流をスイッチングすると共
に、スイッチングした電流を出力端子ＯＵＴに送出す
る。
【００５２】定電流回路１９は、出力トランジスタ１８
がオン状態となるとき、該出力トランジスタ１８のベー
ス電流を引き込み、このベース電流を入力電圧の高低に
変わりなく一定値となるように制御するブロックとなっ
ている。さらに、このベース電流をベース電流出力端子
ＩＢに導く構成となっている。
【００５３】出力端子ＯＵＴにカソードが接続され、ア
ノードが接地されたキャッチダイオード７は、出力トラ
ンジスタ１８がオフ状態であるとき、コイル８と負荷１
２との間に閉回路を形成するためのダイオードである。
そして、このダイオードには、コイル８に蓄えられたエ
ネルギーによって生じる電流が流れる。
【００５４】コイル８は、出力トランジスタ１８のスイ
ッチング時に、エネルギーの蓄積と放出とを行うブロッ
クであり、キャッチダイオード７および出力コンデンサ
１１と対となることによって、スイッチングされた電圧
を直流に変換する。
【００５５】２つの抵抗９，１０からなる分圧回路は、
負荷１２に与える電圧を設定するためのブロックであ
り、端子ＡＤＪに送出すべき分圧電圧を生成する。
【００５６】前記ベース電流出力端子ＩＢは、負荷１２
に直接接続されており、前記定電流回路２０にて引き込
まれたベース電流を負荷１２に供給する。
【００５７】なお、同図において、３１により示された
ブロックは、チョッパ型レギュレータＩＣのパッケージ
内に封止されるブロックとなっており、封止のための構
造については、後に詳述する。
【００５８】以下に、このレギュレータ回路３１の動作
を説明する。
【００５９】まず、入力端子ＩＮに入力電圧ＶINが印加
されるとレギュレータ回路３１の動作が起動され、出力
端子ＯＵＴに接続されている抵抗９，１０の分圧回路に
よって出力電圧Ｖ0 が分圧され、該分圧された分圧電圧
が端子ＡＤＪにフィードバックされる。端子ＡＤＪは誤
差増幅器２の反転入力に接続されており、誤差増幅器２
は前記分圧電圧と基準電圧回路１から出力された基準電
圧との電圧差を増幅してなる誤差信号（差電圧）が出力
される。
【００６０】一方、ＰＷＭコンパレータ４においては、
発振器３から出力された電圧と誤差増幅器２から出力さ
れた差電圧とを比較し、発振器３からの電圧が前記差電
圧より高い又は低いによりＨレベル又はＬレベルの信号
が出力される。この信号に基づき定電流回路１９により
出力トランジスタ１８のベース電流を引き込み出力トラ
ンジスタ１８を駆動（スイッチング制御）する。即ち、
Ｈレベル時に出力トランジスタ１８をオフさせ、Ｌレベ
ル時に出力トランジスタ１８をオンさせる。
【００６１】ここで、出力トランジスタ１８がオンして
いる時（ＰＷＭコンパレータ４の出力がＬレベルの時）
は、端子ＩＮ、出力トランジスタ１８、コイル８へと順
次電流が流れ負荷１２に電流が供給されるとともに、該
出力トランジスタ１８のベース電流が定電流回路１９を
介してベース電流出力端子ＩＢへと流れ負荷１２に供給
される。そして、出力トランジスタ１８がオフ時（ＰＷ
Ｍコンパレータ４の出力がＨレベルの時）には、オン時
にコイル８に蓄えられたエネルギーにより生じる電流が
キャッチダイオード７を介して負荷１２に供給される。
【００６２】本実施例の定電流回路１９の回路構成およ
びその動作について、以下図２にしたがって具体的に説
明する。図２は定電流回路１９の回路構成を説明するた
めの図である。
【００６３】該定電流回路１９は、ＰＮＰ形トランジス
タ６１，６２、ＮＰＮ形トランジスタ６３，６４，６
５、抵抗６７及び電圧源６６から構成されなり、前記電
圧源６６はレギュレータ内部で作られる電圧源（例え
ば、バンドギャップリファレンス）である。
【００６４】前記抵抗６７及び電圧源６６は出力トラン
ジスタ１８のベース電流を定電流にするための基準電流
を作るのに必要なものであり、この基準電流は以下のよ
うになる。
【００６５】基準電流（Ｉ）＝（Ｖ−ＶBE）／Ｒ Ｖ ：電圧源６６の電圧 ＶBE：トランジスタ６４のベース−エミッタ間電圧 Ｒ ：抵抗６７ よって、Ｉ1 はＮＰＮ型トランジスタ６３，６４のカレ
ントミラーにより、 Ｉ1 ＝（Ｔｒ６３のエミッタ面積／Ｔｒ６４のエミッタ
面積）×Ｉ となり、出力トランジスタ１８のベース電流ＩB はＰＮ
Ｐ型トランジスタ６１，６２のカレントミラーにより、 ＩB ＝（Ｔｒ６２のエミッタ面積／Ｔｒ６１のエミッタ
面積）×Ｉ1 となり、定電流となる。
【００６６】以下、動作を説明すると、ＰＷＭコンパレ
ータ４より出力される信号に基づきＮＰＮ形トランジス
タ６５をオン／オフさせ、出力ＰＮＰ形トランジスタ１
８をオン／オフさせる。通常、ＮＰＮ形トランジスタ６
５がオン時には出力トランジスタ１８がオフし、ＮＰＮ
形トランジスタ６５がオフ時には出力トランジスタ１８
がオンする。該出力トランジスタ１８がオン時には、該
出力トランジスタ１８のベース電流はＰＮＰ形トランジ
スタ６２を通ってベース電流出力端子ＩＢへと流れ、負
荷１２へと流れる。
【００６７】即ち、ＰＷＭコンパレータ４の出力がＬレ
ベルになるとＮＰＮ形トランジスタ６５がオフし、ＮＰ
Ｎ形トランジスタ６４に電流が流れる。
【００６８】ＮＰＮ形トランジスタ６３，６４はカレン
トミラー構成となっており、ＮＰＮ形トランジスタ６３
に流れる電流はＮＰＮ形トランジスタ６３とＮＰＮ形ト
ランジスタ６４とのエミッタ面積の比の電流が流れ、Ｐ
ＮＰ形トランジスタ６１にも同じ電流が流れる。
【００６９】また、ＰＮＰ形トランジスタ６１，６２も
カレントミラー構成となっており、ＰＮＰ形トランジス
タ６２に流れる電流はＰＮＰ形トランジスタ６１とＰＮ
Ｐ形トランジスタ６２とのエミッタ面積の比の電流が流
れる。ここで、ＰＮＰ形トランジスタ６１のエミッタ面
積に対するＰＮＰ形トランジスタ６２の面積を十分に大
きくすることにより、定電流回路１９の損失を少なくす
ることができる。前記エミッタ面積の比としては、例え
ばトランジスタ６１：トランジスタ６２＝１：５０とす
る。
【００７０】該定電流回路１９により、出力トランジス
タ１８のベース電流を入力電圧の高低に変わりなく定電
流でドライブするものである。また、ベース電流の必要
以上の損失を防止することができる。
【００７１】このように、本実施例のレギュレータ回路
３１は、出力トランジスタのオン時に該出力トランジス
タ１８のベース電流がベース電流出力端子ＩＢへと流れ
負荷１２に供給されるため、例えば入力電圧（ＶIN）＝
２４Ｖ、出力電圧（Ｖ0 ）＝１２Ｖ、出力トランジスタ
１８のベース電流を５０ｍＡとした場合に、該レギュレ
ータ回路３１の損失は以下のようになる。
【００７２】 損失（Ｍ1 ）＝出力トランジスタの損失＋制御部損失＋ベース電流の損失 ＝ＶCE(sat)×ＩC×Ｄ＋ＶIN×ＩQ＋（ＶIN−Ｖ0）×ＩB×Ｄ ＝ＶCE(sat)×ＩC×Ｄ＋ＶIN×ＩQ＋（24−12）×0.05×0.52 ＝ＶCE(sat)×ＩC×Ｄ＋ＶIN×ＩQ＋０．３１２ ここで、 Ｄ＝（Ｖ0 ＋Ｖf ）／（ＶIN−ＶCE(sat)＋ＶF ） Ｖ0 ：出力電圧 ＶF ：キャッチダイオード７の順方向電圧≒０．５Ｖ ＶIN：入力電圧 ＶCE(sat)：出力トランジスタ１８のコレクタ−エミッ
タ間電圧降下≒0.5V ＩC ：出力トランジスタ１８のコレクタ電流 ＩQ ：消費電流 ＩB ：出力トランジスタ１８のベース電流≒５０ｍＡ また、図１２に示す従来のレギュレータ回路２０の損失
は以下のようになる。
【００７３】 損失（Ｍ2 ）＝出力トランジスタの損失＋制御部損失＋ベース電流の損失 ＝ＶCE(sat)×ＩC ×Ｄ＋ＶIN×ＩQ ＋ＶIN×ＩB ×Ｄ ＝ＶCE(sat)×ＩC ×Ｄ＋ＶIN×ＩQ ＋24×0.05×0.52 ＝ＶCE(sat)×ＩC ×Ｄ＋ＶIN×ＩQ ＋０．６２４ 上記より、本実施例のレギュレータ回路３１は、図１２
に示す従来のレギュレータ回路２０に比較して、出力ト
ランジスタ１８の損失、制御部損失は同じであるが出力
トランジスタ１８のベース電流による損失が０．６２４
（Ｗ）−０．３１２（Ｗ）＝０．３１２（Ｗ）小さくな
る。また、出力トランジスタ１８にＰＮＰ形トランジス
タを用いていることによりコレクタ−エミッタ間の電圧
降下を小さくできる。これらにより、出力トランジスタ
１８の損失を小さくできるため、図７に示す実線Ａのよ
うに効率が向上する。
【００７４】次に、本発明の第二実施例について、以下
図３にしたがって説明する。
【００７５】図３は電流モードのパルス幅制御を行うチ
ョッパ型レギュレータ回路の電気的構成を示すブロック
図である。図中、３２はチョッパ型レギュレータ回路で
ある。なお、同図においては、図１２に示すブロックと
構成が同一となるブロックには、図１２において付与し
た符号と同一符号を付与している。
【００７６】該レギュレータ回路３２は、基準電圧回路
１、誤差増幅器２、発振器３、ＰＷＭコンパレータ４、
ＰＮＰトランジスタである出力トランジスタ６、フリッ
プフロップ１４、電流検出増幅器１５、電流検出用抵抗
１７、定電流回路１９により構成されてなる。また、図
１に示す構成と同一の外付け部品が接続される。
【００７７】以下に、このレギュレータ３２の動作を説
明する。
【００７８】まず、入力端子ＩＮに入力電圧ＶINが印加
されるとレギュレータ回路３２の動作が起動され、出力
端子ＯＵＴに接続されている抵抗９，１０の分圧回路に
よって出力電圧Ｖ0 が分圧され、該分圧された分圧電圧
が端子ＡＤＪにフィードバックされる。端子ＡＤＪは誤
差増幅器２の反転入力に接続されており、誤差増幅器２
は前記分圧電圧と基準電圧回路１から出力された基準電
圧との電圧差を増幅してなる誤差信号（差電圧）が出力
される。
【００７９】一方、ＰＷＭコンパレータ４においては、
出力トランジスタ１８に流れる電流を電流検出抵抗１７
により検出し、電流検出増幅器１５により前記電流を電
圧変換して増幅された電圧と誤差増幅器２から出力され
た差電圧とを比較し、ＰＷＭコンパレータ４よりセット
信号が出力される。そして、誤差増幅器２にて出力され
た差電圧より電流検出増幅器１５の電圧が高くなるとＰ
ＷＭコンパレータ４の出力がＨレベルとなり、フリップ
フロップ１４をリセットする。該フリップフリップ１４
がリセットされると出力トランジスタ１８がオフし、発
振器３によりフリップフロップにセット信号が入るまで
出力トランジスタ１８はオフし続ける。出力トランジス
タ１８がオン時は、該出力トランジスタ１８のベース電
流は定電流回路１９を介してベース電流出力端子ＩＢへ
と流れ、負荷１２へ供給される。
【００８０】この信号に基づき定電流回路１９により出
力トランジスタ１８のベース電流を引き込み出力トラン
ジスタ１８を駆動する。この時、該出力トランジスタ１
８のベース電流は定電流回路１９を介してベース電流出
力端子ＩＢへと流れ負荷１２に供給される。
【００８１】出力トランジスタ１８がオンしている時
は、端子ＩＮ、出力トランジスタ１８、コイル８へと順
次電流が流れ負荷１２に電流が供給されるとともに、出
力トランジスタ１８のベース電流が定電流回路１９を介
してベース電流出力端子ＩＢへと流れ負荷１２に供給さ
れる。そして、出力トランジスタ１８がオフ時には、オ
ン時にコイル８に蓄えられたエネルギーにより生じる電
流がキャッチダイオード７を介して負荷１２に供給され
る。
【００８２】本実施例の定電流回路１９は、上記第一実
施例と同一の回路構成からなり、図４にその接続状態を
示す。該定電流回路１９の動作について、上記第一実施
例と相違する点のみ説明する。
【００８３】該定電流回路１９は、フリップフロップ１
４の出力信号に基づきＮＰＮ形トランジスタ６５をオン
／オフさせ、出力トランジスタ１８をオン／オフさせ
る。
【００８４】即ち、フリップフロップ１４の出力がＬレ
ベルになるとＮＰＮ形トランジスタ６５がオフし、出力
トランジスタ１８がオンする。また、フリップフロップ
１４の出力がＨレベルになるとＮＰＮトランジスタがオ
ンし、出力トランジスタ１８がオフする。
【００８５】このように、電流モードパルス幅制御のチ
ョッパ型レギュレータ回路においても、上述した電圧モ
ードパルス幅制御のチョッパ型レギュレータ回路同様、
出力トランジスタ１８のベース電流がベース電流出力端
子ＩＢへと流れ負荷１２へ供給されるため、出力電圧
（Ｖ0 ）×出力トランジスタ１８のベース電流（ＩB ）
×デューティ（Ｄ）分だけ損失を小さくすることができ
ると共に、出力トランジスタ１８にＰＮＰ形を用いコレ
クタ−エミッタ間の電圧降下を小さくすることにより、
出力トランジスタ１８の損失が小さくでき、効率が向上
する。
【００８６】上記第一実施例及び第二実施例のような回
路構成を有するチョッパ型レギュレータ回路は、例えば
以下に示すような内部構成によってチョッパ型レギュレ
ータＩＣとして集積化される。
【００８７】該チョッパ型レギュレータＩＣ３９は、図
５（ａ），（ｂ）に示すように、トランジスタ部４１と
制御部４２とを１チップ化してなる半導体チップ４０を
有しており、前記トランジスタ部４１は上記した出力ト
ランジスタ１８が構成され、前記制御部４２は上記した
出力トランジスタ１８を除く上記の部品及び回路が集積
されたものである。
【００８８】上記半導体チップ４０は、ハンダからなる
接合部４３で金属フレーム４４上にダイボンディングに
より固着されている。
【００８９】金属フレーム４４は、一端側の部位が長く
延びてアウターリードフレーム４５が形成されており、
この部分がグランド端子ＧＮＤとなっている。また、同
図において、アウターリードフレーム４５の右側には入
力端子ＩＮとなるアウターリードフレーム４６、出力端
子ＯＵＴとなるアウターリードフレーム４７、ベース電
流端子ＩＢとなるアウターリードフレーム４８、フィー
ドバック端子ＡＤＪとなるアウターリードフレーム４９
が前記アウターリードフレーム４５と平行に設けられて
いる。
【００９０】前記トランジスタ部４１は、エミッタとな
るコンタクト部４１ａがアウターリードフレーム４６に
接続され、コレクタとなるコンタクト部４１ｂがアウタ
ーリードフレーム４７に接続されている。
【００９１】前記制御部４２は、ベース用のコンタクト
部４２ａがアウターリードフレーム４８に接続され、接
地用コンタクト部４２ｃが金属フレーム４４に接続さ
れ、フィードバック用コンタクト部４２ｂがアウターリ
ードフレーム４９に接続されている。
【００９２】上記の各接続は、金属ワイヤ５０でワイヤ
ボンディングされており、各チップ４１，４２、金属フ
レーム４４はアウターリードフレーム４５〜４９の一端
部と共にパッケージ５１により被覆されている。このパ
ッケージ５１は、エポキシ樹脂等の外装用樹脂からなっ
ており、トランスファーモールド等の工程により形成さ
れている。
【００９３】該チョッパ型レギュレータＩＣ３９によれ
ば、上記チョッパ型レギュレータ回路を１パッケージに
することができ、小型化が図れる。また、出力トランジ
スタからなるトランジスタ部４１と制御部４２とを半導
体チップ４０として１チップに集積化してなるので、部
品点数削減およびコスト低減が可能である。
【００９４】上記第一実施例及び第二実施例のような回
路構成を有するチョッパ型レギュレータＩＣの他の内部
構成を以下に説明する。
【００９５】該チョッパ型レギュレータＩＣ３９′は、
図６（ａ），（ｂ）に示すように、トランジスタチップ
５２とＩＣチップ５３とを有する２チップ構成のチョッ
パ型レギュレータＩＣ３９′からなり、前記トランジス
タチップ５２は上記した出力形トランジスタ１８が１チ
ップ化されたものであり、前記ＩＣチップ５３は上記し
た出力トランジスタ１８を除く上記の素子及び回路が集
積されて１チップ化されたものである。
【００９６】前記トランジスタチップ５２は、ハンダか
らなる接合部４３で金属フレーム４４上にダイボンディ
ングにより固着されており、前記ＩＣチップ４３は、絶
縁ペースト５４で金属フレーム４４上にダイボンディン
グにより固着されている。
【００９７】金属フレーム４４は、一端側の部位が長く
延びてアウターリードフレーム５５が形成されており、
この部分が出力端子ＯＵＴとなっている。また、同図に
おいて、アウターリードフレーム５５の右側には入力端
子ＩＮとなるアウターリードフレーム５６、ベース電流
端子ＩＢとなるアウターリードフレーム５７、グランド
端子ＧＮＤとなるアウターリードフレーム５８、フィー
ドバック端子ＡＤＪとなるアウターリードフレーム５９
が前記アウターリードフレーム５５と平行に設けられて
いる。
【００９８】前記トランジスタチップ５２は、エミッタ
となるコンタクト部５２ａがアウターリードフレーム５
６に接続され、ベースとなるコンタクト部５２ｂがＩＣ
チップ５３の制御回路用コンタクト部５３ｄと接続さ
れ、コレクタ電極はハンダ４３により固着されてアウタ
ーリードフレーム５５に接続されている。
【００９９】前記ＩＣチップ５３は、入力用のコンタク
ト部５３ｅがアウターリードフレーム５６に接続され、
接地用のコンタクト部５３ｂがアウターリードフレーム
５８に接続され、ベース電流用コンタクト部５３ａがア
ウターリードフレーム５７に接続され、フィルドバック
用コンタクト部５３ｃがアウターリードフレーム５９に
接続されている。
【０１００】上記の各接続は、金属ワイヤ５０でワイヤ
ボンディングされており、各チップ５２，５３、金属フ
レーム４４はアウターリードフレーム５５〜５９の一端
部と共にパッケージ５１により被覆されている。このパ
ッケージ５１は、エポキシ樹脂等の外装用樹脂からなっ
ており、トランスファーモールド等の工程により形成さ
れている。
【０１０１】該チョッパ型レギュレータＩＣ３９′によ
れば、上記実施例同様、上記チョッパ型レギュレータ回
路を１パッケージにすることができ、小型化が図れる。
【０１０２】
【発明の効果】以上説明したように、本発明の請求項１
記載のチョッパ型レギュレータによれば、出力トランジ
スタのベースと接続され、該出力トランジスタに流れる
ベース電流を出力するベース電流出力端子を設けてなる
構成なので、従来ＧＮＤへと流していた前記出力トラン
ジスタに流れるベース電流を外部に取り出すことが可能
となり、該ベース電流出力端子とチョッパ型レギュレー
タ回路に接続される負荷とを接続することによって前記
出力トランジスタのベース電流を直接負荷に供給するこ
とができ、これにより駆動部の損失を小さくすることが
でき、効率の向上が図れる。
【０１０３】また、本発明の請求項２記載のチョッパ型
レギュレータ回路によれば、前記出力トランジスタのベ
ースと前記ベース電流出力端子との間に定電流回路を設
けてなる構成なので、出力トランジスタがオン状態とな
るとき、該出力トランジスタのベース電流を引き込み、
このベース電流を入力電圧の高低に変わりなく一定にす
ることが可能となる。これにより、ベース電流の必要以
上の損失を防止することができる。
【０１０４】さらに、本発明の請求項３記載のチョッパ
型レギュレータＩＣによれば、前記出力トランジスタと
前記制御部とを集積して１チップ化してなる半導体チッ
プ又は前記出力トランジスタと前記制御部をそれぞれ１
チップ化してなる半導体チップと、該半導体チップが搭
載され前記ベース電流出力端子を備えてなる金属フレー
ムと、前記半導体チップを封止する外装用樹脂とを有し
てなる構成なので、上記チョッパ型レギュレータ回路を
１パッケージにすることができ、小型化が図れる。
【図面の簡単な説明】
【図１】本発明の第一実施例よりなるチョッパ型レギュ
レータの一実施例の電気的構成を示すブロック図であ
る。
【図２】図１に示す定電流回路の具体的な回路構成を説
明するための図である。
【図３】本発明の第二実施例よりなるチョッパ型レギュ
レータの一実施例の電気的構成を示すブロック図であ
る。
【図４】図３に示す定電流回路の具体的な回路構成を説
明するための図である。
【図５】本発明のチョッパ型レギュレータＩＣの構造図
である。
【図６】他のチョッパ型レギュレータＩＣの構造図であ
る。
【図７】チョッパ型レギュレータにおける出力電流と効
率との関係を示す説明図である。
【図８】従来の電圧モードパルス幅制御のチョッパ型レ
ギュレータの電気的構成を示すブロック図である。
【図９】図８に示すチョッパ型レギュレータの主要信号
の波形を示す説明図である。
【図１０】従来の電流モードパルス幅制御のチョッパ型
レギュレータの電気的構成を示すブロック図である。
【図１１】図１０に示すチョッパ型レギュレータの主要
信号の波形を示す説明図である。
【図１２】従来の他の電圧モードパルス幅制御のチョッ
パ型レギュレータの電気的構成を示すブロック図であ
る。
【符号の説明】
１ 基準電圧回路 ２ 誤差増幅器 ３ 発振器 ４ ＰＷＭコンパレータ ５ ドライブトランジスタ ７ キャッチダイオード ８ コイル ９，１０ 抵抗 １１ 出力コンデンサ １２ 負荷 １４ フリップフロップ １５ 電流検出増幅器 １７ 電流検出用抵抗 １８ 出力トランジスタ １９ 定電流回路 ３１，３２ チョッパ型レギュレータ回路 ３９，３９′ チョッパ型レギュレータＩＣ ４０ 半導体チップ ４１ トランジスタ部 ４２ 制御部 ４４ 金属フレーム ４５，５８，ＧＮＤ 接地端子 ４６，５６，ＩＮ 入力端子 ４７，５５，ＯＵＴ 出力端子 ４８，５７，ＩＢ ベース電流出力端子 ４９，５９，ＡＤＪ フィードバック端子 ５１ 外装用樹脂（パッケージ） ５２ トランジスタチップ ５３ ＩＣチップ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ＰＮＰトランジスタからなる出力トラン
    ジスタと、該出力トランジスタのスイッチングを制御す
    る制御部とを備え、基準電圧と出力電圧との電圧差に基
    づいて前記出力トランジスタのスイッチングを制御する
    ことにより、出力電圧を安定化するチョッパ型レギュレ
    ータ回路において、 前記出力トランジスタのベースと接続され、該出力トラ
    ンジスタに流れるベース電流を出力するベース電流出力
    端子を設けてなることを特徴とするチョッパ型レギュレ
    ータ回路。
  2. 【請求項２】 前記出力トランジスタのベースと前記ベ
    ース電流出力端子との間に定電流回路を設けてなること
    を特徴とする請求項１記載のチョッパ型レギュレータ回
    路。
  3. 【請求項３】 前記出力トランジスタと前記制御部とを
    集積して１チップ化してなる半導体チップ又は前記出力
    トランジスタと前記制御部をそれぞれ１チップ化してな
    る半導体チップと、該半導体チップが搭載され前記ベー
    ス電流出力端子を備えてなる金属フレームと、前記半導
    体チップを封止する外装用樹脂とを有してなることを特
    徴とするチョッパ型レギュレータＩＣ。
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