JPS61218253A - パルスダイヤル回路網 - Google Patents
パルスダイヤル回路網Info
- Publication number
- JPS61218253A JPS61218253A JP5904185A JP5904185A JPS61218253A JP S61218253 A JPS61218253 A JP S61218253A JP 5904185 A JP5904185 A JP 5904185A JP 5904185 A JP5904185 A JP 5904185A JP S61218253 A JPS61218253 A JP S61218253A
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- pulse dial
- base
- circuit
- analog switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は電話機におけるパルスダイヤル回路網に関する
。
。
（従来の技術）
第２図は電話機に内蔵される従来のパルスダイヤル回路
網の構成図である。図において、第１の線路端子Ｌ１′
と第２の線路端子Ｌ２’は図示しない電話回線に接続さ
れる。パルスダイヤル回路１は第１の抵抗Ｒ１とコンデ
ンサＣ１の直列回路を介して線路側よシミ力が供給され
る。
網の構成図である。図において、第１の線路端子Ｌ１′
と第２の線路端子Ｌ２’は図示しない電話回線に接続さ
れる。パルスダイヤル回路１は第１の抵抗Ｒ１とコンデ
ンサＣ１の直列回路を介して線路側よシミ力が供給され
る。
パルスダイヤル回路部の制御出力信号は第３の抵抗Ｒ３
を介してＰＮＰトランジスタＴＲ１のベース端子に入力
される。ＰＮＰ トランジスタＴＲ１のコレクタは第４
の抵抗Ｒ４を介してＰＮＰトランジスタＴＲｚのベース
端子に入力さレル。ＰＮＰトランジスタＴＲｚのエミッ
タとコレクタは第１の線路端子Ｌｌ’と通話回路網の正
電源側に接続される端子Ｌｌにそれぞれ接続され、また
、第２の抵抗Ｒ２はＰＮＰトランジスタＴＲ２のエミッ
タとベース間に接続されている。
を介してＰＮＰトランジスタＴＲ１のベース端子に入力
される。ＰＮＰ トランジスタＴＲ１のコレクタは第４
の抵抗Ｒ４を介してＰＮＰトランジスタＴＲｚのベース
端子に入力さレル。ＰＮＰトランジスタＴＲｚのエミッ
タとコレクタは第１の線路端子Ｌｌ’と通話回路網の正
電源側に接続される端子Ｌｌにそれぞれ接続され、また
、第２の抵抗Ｒ２はＰＮＰトランジスタＴＲ２のエミッ
タとベース間に接続されている。
パルスダイヤル回路ｌの制御出力信号が高レベルのとき
、ＮＰＮトランジスタＴＲ１はオンするのでＰＮＰトラ
ンジスタＴＲｚもオンして端子Ｌ１と端子Ｌ２間に接続
されている通話回路網に通話電流を供給するか、または
メーク状態となる。
、ＮＰＮトランジスタＴＲ１はオンするのでＰＮＰトラ
ンジスタＴＲｚもオンして端子Ｌ１と端子Ｌ２間に接続
されている通話回路網に通話電流を供給するか、または
メーク状態となる。
一方、パルスダイヤル回路ｌの制御出力信号が低レベル
のとき、ＮＰＮおよびＰＮＰトランジスタＴＲＩ 、Ｔ
Ｒｚはオフするので、通話電流が断たれるか、ま九はブ
レーク状態となる。
のとき、ＮＰＮおよびＰＮＰトランジスタＴＲＩ 、Ｔ
Ｒｚはオフするので、通話電流が断たれるか、ま九はブ
レーク状態となる。
（発明が解決しようとする問題点）
上記回路網ではＮＰＮトランジスタＴＲ２のコレクター
ベース間、もしくは線路端子Ｌ１′側からＮＰＮトラン
ジスタＴＲｔのベースヘノリーク電流ま友はＮＰＮトラ
ンジスタＴＲＩのベースへの雑音による誤動作を防止す
る目的から第３の抵抗の値を小さくしている。そのため
低直流抵抗の通話回路網を接続した場合にはＰＮＰトラ
ンジスタＴＲ２の導通時、パルスダイヤル回路の消費電
流が大きくなシパルスダイヤル回路の必要な最低電圧を
確保できないという問題があつｔｏ 本発明の目的は第３の抵抗の値を大きくシ几場合でもリ
ーク、雑音等による誤動作を防止することによ）低直流
抵抗の通話回路網を接続できるパルスダイヤル回路網を
提供することにある。
ベース間、もしくは線路端子Ｌ１′側からＮＰＮトラン
ジスタＴＲｔのベースヘノリーク電流ま友はＮＰＮトラ
ンジスタＴＲＩのベースへの雑音による誤動作を防止す
る目的から第３の抵抗の値を小さくしている。そのため
低直流抵抗の通話回路網を接続した場合にはＰＮＰトラ
ンジスタＴＲ２の導通時、パルスダイヤル回路の消費電
流が大きくなシパルスダイヤル回路の必要な最低電圧を
確保できないという問題があつｔｏ 本発明の目的は第３の抵抗の値を大きくシ几場合でもリ
ーク、雑音等による誤動作を防止することによ）低直流
抵抗の通話回路網を接続できるパルスダイヤル回路網を
提供することにある。
（問題点を解決するための手段）
前記目的を達成する几めに本発明によるパルスダイヤル
回路網は第１と第２の線路端子間に挿入されている第１
の抵抗とコンデンサの直列回路と、前記第１の抵抗とコ
ンデンサの接続点と第２の線路端子間に接続され、電力
が供給されるパルスダイヤル回路と、前記パルスダイヤ
ル回路の出力端子に一端が接続された第３の抵抗と、前
記第３の抵抗の他端と第２の線路端子にベースとエミッ
タがそれぞれ接続されたＮＰＮトランジスタと、前記第
１の線路端子とエミッタが接続されたＰＮＰトランジス
タと、前記ＰＮＰトランジスタのエミッタとベース間に
接続された第２の抵抗と、前記ＰＮＰトランジスタのベ
ースと前記ＮＰＮトランジスタのコレクタ間に接続され
た第４の抵抗と、前記ＰＮＰトランジスタのコレクタに
接続された、通話回路網の正電源側に接続されるべき正
電諒鴻子と、前記ＮＰＮ トランジスタのエミッタに接
続された、通話回路網の負電源側に接続されるべき負電
源端子とからなるパルスダイヤル回路網において、前記
ＮＰＮトランジスタのベースと第２の線路端子間にアナ
ログスイッチを挿入し、このアナログスイッチの制御端
子を論理反転素子を介して前記パルスダイヤル回路の出
力端子に接続し、前記パルスダイヤル回路の出力が高レ
ベルのとき前記アナログスイッチを導通させ、低レベル
のとき前記アナログスイッチを断とするように構成され
ている。
回路網は第１と第２の線路端子間に挿入されている第１
の抵抗とコンデンサの直列回路と、前記第１の抵抗とコ
ンデンサの接続点と第２の線路端子間に接続され、電力
が供給されるパルスダイヤル回路と、前記パルスダイヤ
ル回路の出力端子に一端が接続された第３の抵抗と、前
記第３の抵抗の他端と第２の線路端子にベースとエミッ
タがそれぞれ接続されたＮＰＮトランジスタと、前記第
１の線路端子とエミッタが接続されたＰＮＰトランジス
タと、前記ＰＮＰトランジスタのエミッタとベース間に
接続された第２の抵抗と、前記ＰＮＰトランジスタのベ
ースと前記ＮＰＮトランジスタのコレクタ間に接続され
た第４の抵抗と、前記ＰＮＰトランジスタのコレクタに
接続された、通話回路網の正電源側に接続されるべき正
電諒鴻子と、前記ＮＰＮ トランジスタのエミッタに接
続された、通話回路網の負電源側に接続されるべき負電
源端子とからなるパルスダイヤル回路網において、前記
ＮＰＮトランジスタのベースと第２の線路端子間にアナ
ログスイッチを挿入し、このアナログスイッチの制御端
子を論理反転素子を介して前記パルスダイヤル回路の出
力端子に接続し、前記パルスダイヤル回路の出力が高レ
ベルのとき前記アナログスイッチを導通させ、低レベル
のとき前記アナログスイッチを断とするように構成され
ている。
（実施例］
以下、図面を参照して本発明をさらに詳しく説明する。
第１図は本発明によるパルスダイヤル回路網の実施例を
示す回路図である。
示す回路図である。
図において、第２図と同じ回路部品には同じ符号を用い
ている。線路端子Ｌｌ’とＬ２’の間に抵抗器Ｒ１とコ
ンデンサＣ１が直列に接続され、抵抗器Ｒ１とコンデン
サＣ１の接続点よシパルスダイヤル回路１に電流が供給
される。パルスダイヤル回路１のパルスダイヤル制御信
号が高レベルのとき、この信″＠は０ＭＯ８論理反転素
子ＩＮＶ１で反転され、ＣＭＯＳアナログスイッチＡＳ
ＷＩをオフする。マ几、パルスダイヤル制御信号は抵抗
器Ｒ３を介してＮＰＮトランジスタＴ′ｆＬｌをオンさ
せる。これによシ線路端子Ｌｌ’よｆｉＰＮＰトランジ
スタＴＲ２のエミッタ・ベース間に電流が通じ、ＰＮＰ
トランジスタＴＲｚが導通するので、通話回路網２に
電流が供給され通話ま友はメーク状態となる。
ている。線路端子Ｌｌ’とＬ２’の間に抵抗器Ｒ１とコ
ンデンサＣ１が直列に接続され、抵抗器Ｒ１とコンデン
サＣ１の接続点よシパルスダイヤル回路１に電流が供給
される。パルスダイヤル回路１のパルスダイヤル制御信
号が高レベルのとき、この信″＠は０ＭＯ８論理反転素
子ＩＮＶ１で反転され、ＣＭＯＳアナログスイッチＡＳ
ＷＩをオフする。マ几、パルスダイヤル制御信号は抵抗
器Ｒ３を介してＮＰＮトランジスタＴ′ｆＬｌをオンさ
せる。これによシ線路端子Ｌｌ’よｆｉＰＮＰトランジ
スタＴＲ２のエミッタ・ベース間に電流が通じ、ＰＮＰ
トランジスタＴＲｚが導通するので、通話回路網２に
電流が供給され通話ま友はメーク状態となる。
一方、パルスダイヤル制御信号が低レベルのとき、この
信号は０ＭＯ８論理反転素子ＩＮＶＩで反転され、０Ｍ
０ＳアナログスイツチＡＳＷ１をオンする。これによｊ
ｌＮＰＮ トランジスタＴＲｔのベースＵＯＭＯＳアナ
ログスイッチＡＳＷＩの入出力端子を通じて第２の線路
端子Ｌ２′に側路され、ＮＰＮトランジスタＴＲ１がオ
フし、さらにＰＮＰ トランジスタＴＲｚもオフしブレ
ーク状態となる。ブレーク状態でこのようにＮＰＮトラ
ンジスタＴＲｔのベースが側路されている九め第３の抵
抗Ｒ３の値にかがわ夛なくリーク電流および雑音による
トランジスタＴＲＩの誤動作を防止することができる。
信号は０ＭＯ８論理反転素子ＩＮＶＩで反転され、０Ｍ
０ＳアナログスイツチＡＳＷ１をオンする。これによｊ
ｌＮＰＮ トランジスタＴＲｔのベースＵＯＭＯＳアナ
ログスイッチＡＳＷＩの入出力端子を通じて第２の線路
端子Ｌ２′に側路され、ＮＰＮトランジスタＴＲ１がオ
フし、さらにＰＮＰ トランジスタＴＲｚもオフしブレ
ーク状態となる。ブレーク状態でこのようにＮＰＮトラ
ンジスタＴＲｔのベースが側路されている九め第３の抵
抗Ｒ３の値にかがわ夛なくリーク電流および雑音による
トランジスタＴＲＩの誤動作を防止することができる。
し九がって第３の抵抗器Ｒ３の値を大きくすることが可
能となるためパルスダイヤル回路１の消費電流を減少さ
せることができる。このことはパルスダイヤル回路網内
でパルスダイヤル回路ｌの電流電圧を充分確保できる九
め低直流抵抗の通話回路に接続できる。
能となるためパルスダイヤル回路１の消費電流を減少さ
せることができる。このことはパルスダイヤル回路網内
でパルスダイヤル回路ｌの電流電圧を充分確保できる九
め低直流抵抗の通話回路に接続できる。
（発明の効果］
本発明は以上、詳しく説明し友ようにＮＰＮトランジス
タのベースにＣＭＯＳアナログスイッチによる側路回路
を付加することによシ、パルスダイヤル回路の制御端子
とＮＰＮトランジスタのベース間に挿入されている抵抗
器の値を大きくでき、低消費電流のパルスダイヤル回路
を実現できるので、低直流抵抗の通話回路に接続できる
という効果がある。
タのベースにＣＭＯＳアナログスイッチによる側路回路
を付加することによシ、パルスダイヤル回路の制御端子
とＮＰＮトランジスタのベース間に挿入されている抵抗
器の値を大きくでき、低消費電流のパルスダイヤル回路
を実現できるので、低直流抵抗の通話回路に接続できる
という効果がある。
第１図は本発明によるパルスダイヤル回路網の実施例を
示す回路図、第２図は従来のパルスダイヤル回路網の回
路図である。 ｌ・・・パルスダイヤル回路 ２・・・通話回路網 Ｌｌ’・・・第１の線路端子 Ｌ２’・・・第２の線路端子 Ｌｌ・・・正電源端子 Ｌ２・・・負電源端子Ｒ１、
Ｒ２，Ｒ３、Ｒ４・・・抵抗 ＴＲＩ、ＴＲ，２・・・トランジスタ ＩＮＶＩ・・・論理反転素子 Ａ Ｓ Ｗ １・・・アナログスイッチ素子特許出願人
日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図 才２図
示す回路図、第２図は従来のパルスダイヤル回路網の回
路図である。 ｌ・・・パルスダイヤル回路 ２・・・通話回路網 Ｌｌ’・・・第１の線路端子 Ｌ２’・・・第２の線路端子 Ｌｌ・・・正電源端子 Ｌ２・・・負電源端子Ｒ１、
Ｒ２，Ｒ３、Ｒ４・・・抵抗 ＴＲＩ、ＴＲ，２・・・トランジスタ ＩＮＶＩ・・・論理反転素子 Ａ Ｓ Ｗ １・・・アナログスイッチ素子特許出願人
日本電気株式会社 代理人 弁理士 井 ノ ロ 壽才１図 才２図
Claims (1)
- 第１と第２の線路端子間に挿入されている第１の抵抗と
コンデンサの直列回路と、前記第１の抵抗とコンデンサ
の接続点と第２の線路端子間に接続され、電力が供給さ
れるパルスダイヤル回路と、前記パルスダイヤル回路の
出力端子に一端が接続された第３の抵抗と、前記第３の
抵抗の他端と第２の線路端子にベースとエミッタがそれ
ぞれ接続されたＮＰＮトランジスタと、前記第１の線路
端子とエミッタが接続されたＰＮＰトランジスタと、前
記ＰＮＰトランジスタのエミッタとベース間に接続され
た第２の抵抗と、前記ＰＮＰトランジスタのベースと前
記ＮＰＮトランジスタのコレクタ間に接続された第４の
抵抗と、前記ＰＮＰトランジスタのコレクタに接続され
た、通話回路網の正電源側に接続されるべき正電源端子
と、前記ＮＰＮトランジスタのエミッタに接続された、
通話回路網の負電源側に接続されるべき負電源端子とか
らなるパルスダイヤル回路網において、前記ＮＰＮトラ
ンジスタのベースと第２の線路端子間にアナログスイッ
チを挿入し、このアナログスイッチの制御端子を論理反
転素子を介して前記パルスダイヤル回路の出力端子に接
続し、前記パルスダイヤル回路の出力が高レベルのとき
前記アナログスイッチを導通させ、低レベルのとき前記
アナログスイッチを断とするように構成したことを特徴
とするパルスダイヤル回路網。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5904185A JPS61218253A (ja) | 1985-03-22 | 1985-03-22 | パルスダイヤル回路網 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5904185A JPS61218253A (ja) | 1985-03-22 | 1985-03-22 | パルスダイヤル回路網 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61218253A true JPS61218253A (ja) | 1986-09-27 |
Family
ID=13101820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5904185A Pending JPS61218253A (ja) | 1985-03-22 | 1985-03-22 | パルスダイヤル回路網 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61218253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715399A3 (en) * | 1994-11-28 | 1997-10-22 | Sharp Kk | Switching regulator circuit and switching regulator integrated circuit |
-
1985
- 1985-03-22 JP JP5904185A patent/JPS61218253A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0715399A3 (en) * | 1994-11-28 | 1997-10-22 | Sharp Kk | Switching regulator circuit and switching regulator integrated circuit |
| US5838147A (en) * | 1994-11-28 | 1998-11-17 | Sharp Kabushiki Kaisha | IC wherein a chopper-type buck regulator PNP switch supplies base current to the load |
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