Изобретение относитс к автоматике и вычислительной технике и предназначено дл реализации логических узлов, обеспечивающих сдвиг сигналов . Известно устройство согласовани логических элементов с коаксиальной линией задержки, содержащее входной логический элемент, выход которого через первый резистор подключен к выводу второго резистора, соединенного другим выводом с шиной питани и к входу коаксиальной линии, выход которой подключен к входу выходного логического элемента ij , Недостатком этого устройства вл етс отсутствие согласовани по вы . ходу коаксиальной линии. Наиболее близким к изобретению по технической сущности вл етс устройство согласовани логических элементов с линуей задержки, содержа щее первый резистор, подключенный ме ду шиной основного источника питани и выходом входного логического элемента , соединенного с входом линии задержки , второй резистор, подключенный од ним выводом к концу линии задержки и к входу выходного логического элемента , а другим - к нулевой шине if Недостатком известного устройства вл етс низка помехоустойчивость, вызванна неполным согласованием линии задержки, из-за разброса парамет ров линии задержки и резисторов, и н личи отраженных сигналов в линии. Цель изобретени - повышение помехоустойчивости устройства. Поставленна цель достигаетс тем что в устройство согласовани логических элементов с линией задержки, содержащее первый резистор, подключенный между шиной основного источника питани и выходом входного логического элемента, второй резистор подключенный одним выводом к концу линии задержки и к входу выходного логического элемента, и общую шину, введены дополнительный источник питани , два транзистора разного типа проводимости, третий резистор, при этом другой вывод второго резистора подключен к шине основного источника питани , эмиттер первого транзистора соединен с выходом входного логического элемента, коллектор второго тракзистора подключен к входу линии задерж ки,перва шина дополнительного источника питани подключена к третьему резистору, другой вывод которого соединен с коллектором первого транзистора и эмиттером второго транзистора, а втора шина дополнительного источника питани - к базам обоих транзисторов и общей шине. На фиг. 1 приведена электрическа схема предлагаемого устройства; на фиг. 2 - диаграммы, по сн ющие его работу . Устройство согласовани логических элементов с линией задержки содержит первый 1 и второй 2 резисторы, первый транзистор 3 (о-п-р типа), коллектор которого соединен с эмиттером второго транзистора А (h-p-n типа) и с одним выводом третьего резистора 5, а эмиттер соединен с выходом входного логического элемента 6 и одним выводом первого резистора 1. Качлектор транзистора А соединен с входом линии 7 задержки, выход которой соединен с входом выходного логического элемента 8 и одним выч водом второго резистора 2, другой вывод Которого соединен с другим выводом первого резистора 1 и с шиной 9 источника питани , базы обоих транзисторов 3 и 4 соединены между собой и подключены к общей шине 10 и второй шине дополнительного источника 11 питани , перва шина которого соединена с другим выводом третьего резистора 5. Дп обеспечени работоспособности схемы должны выполн тьс определенные требовани к значению резисторов 1 и 5 и напр жению дополнительного источника 11 питани . По величине резистор 5 должен соответствовать волновому сопротивлению линии задержки, что необходимо дл ее согласовани по входу. Во врем передачи сигнала через линию задержки данный резистор подключаетс к ее началу через открытый транзистор 4, сопротивление которого в режиме насьвцени очень мало. Дл обеспечени режима насьш1ени этого транзистора напр жение дополнительного источника питани 11 должно быть больше напр жени питани логических элементов. Резистором 1 задаетс величина тока эмиттера транзистора 3, работаК Кего в режиме насьпцени . В таком режиме транзистор находитс при- выпЬлнении следующего услови : о (MiKHVRz-o6 1 - -с где R, - сопротивление резистора 1 , Е, - напр жение питани , поступающее на шИну 9; Eg - напр жение питани дополнительного источника 11; соответственно напр жение насыщени и коэффициент усилени транзистора 3; Rg - сопротивление резистора 5. Устройство согласовани работает следующим образом. В исходном состо нии на выходе логического элемента 6 удерживаетс уровень логической 1, в результате чего транзистор 3 открыт за счет протекани тока эмиттера от цины 9 питани через резистор 1. Ток коллек тора этого транзистора протекает через резистор 5 к дополнительному источнику питани 11. Транзистор 3 работает в режиме насыщени , благодар чему на его коллекторе устанавливаетс напр жение, близкое к нулевому, удерживающее транзистор 4 в закрытом состо нии. При этом на вход элемента 8 поступает сигнал логической 1, близкий к напр жени питани (фиг. 2). При по влении на выходе логического элемента 6 логического О тра зистор 3 закрываетс , в св зи с чем через резистор 5 начинает протекать ток от эмиттера транзистора 4, вызыва его открывание. На коллекторе этого транзистора, работающего такж в режиме насыщени , устанавливаетс низкое напр жение, соответствующее UK и,6 - и,,, где L,J и R,, - соответственно вхо ное напр жение и н пр жение насьщени на коллекторе тран зистора 4. Ток коллектора транзистора 4 опр дел етс резистором 2, соответствую щим волновому сопротивлению линии з держки. При использовании линии задержки с волновьм сопротивлением 600 Ом ток коллектора при напр жении литани 5 В равн етс примерно 8 мА. При таком токе коллектора выпускаемые промышленностью транзистор имеют и Ке менее 0,6 В, а U не более 0,2 В. В предлагаемой схеме на эмиттере транзистора 4 относител но нулевой шины, 10 действует отрицательное напр жение, поэтому и напр жение на его коллекторе в открытом состо нии также отрицательное и имеет величину не менее 0,4 В (). В св зи с этим уровень логического О на выходе транзистора 4 и входе элемента 8 удерживаетс на уровне минус 0,4 В.. Таким образом, в предлагаемой схеме допустима амплитуда помех на уровне логических 1 и О соответственно составл ют &UJJ Е„,н-и;; 4,5 - 2,4 2,1 В , /. Ui7, 0,8 - (-0,4) 1,2В, Фактическое же максимальное значение помех из-за наличи отраженных сигналов в линии задержки находитс в пределах 1 В (20% от амплитуды сигнала ) , что ниже допустимого значени как на уровне логической 1,так и на уровне логического О.Это говорито том, что в предлагаемом устройстве помехоусГтойчивость вл етс гарантированной В качестве известного рассматривают устройство, где уровень логической 1 при неблагопри тных сочетани х параметров элементов составл ет с . о Айн iMoicc г(ин где Е - минимальное напр жение пи тани (58-10% 4,5 В); мо«с м симальное значение первого резистора; ..atc 00 м + 5% 493 Ом; ,,..,„ минимальные значение второго резистора, 6800 м - 5% 646 Ом, Подставив исходные данные в формулу (1), получим 2,5 В. Уровень логического О U на вхо де выходного логического элемента определ етс статическим уровнем логического О на выходе входного логического элемента. По техническим услови м на логические элементы ТТЛ 1) 0,4 В (максимальное значение). Допустимый нижний уровень логической 1 (иДо ) и максимальный уровень логического О ( ) , при которых обеспечиваетс устойчива работа элементов ТТЛ, составл ют соответственно 2,4. В и 0,8 В (ТУ на микросхемы 133 ЛАЗ И6/И63,.088.023 ТУ7). Поэтому допустимый уровень помех на входе элемента, подключаемого к линии задержки, в рассматриваемой схеме составл ет