JPH0789331B2 - タイマ回路 - Google Patents
タイマ回路Info
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- JPH0789331B2 JPH0789331B2 JP61136671A JP13667186A JPH0789331B2 JP H0789331 B2 JPH0789331 B2 JP H0789331B2 JP 61136671 A JP61136671 A JP 61136671A JP 13667186 A JP13667186 A JP 13667186A JP H0789331 B2 JPH0789331 B2 JP H0789331B2
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- JP
- Japan
- Prior art keywords
- power
- terminal
- capacitor
- clear
- signal
- Prior art date
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- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/14—Error detection or correction of the data by redundancy in operation
- G06F11/1402—Saving, restoring, recovering or retrying
- G06F11/1415—Saving, restoring, recovering or retrying at system level
- G06F11/1441—Resetting or repowering
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Pulse Circuits (AREA)
- Electronic Switches (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はタイマ回路に関し、特にマイクロコンピュータ
などでプログラム暴走の検出に用いられるウォッチドッ
グタイマ回路に関するものである。
などでプログラム暴走の検出に用いられるウォッチドッ
グタイマ回路に関するものである。
ウォッチングタイマ回路は、制御回路における暴走の発
生の防止を目的とするもので、これにより制御回路が一
つの系としての回路動作を確実になし得るようにしたも
のである。この回路は従来から電話機の受話器外しに対
するハウリング発生回路などにも用いられており、対象
とする制御系によって種々の異なる回路構造のものが使
用される。
生の防止を目的とするもので、これにより制御回路が一
つの系としての回路動作を確実になし得るようにしたも
のである。この回路は従来から電話機の受話器外しに対
するハウリング発生回路などにも用いられており、対象
とする制御系によって種々の異なる回路構造のものが使
用される。
最近、マイクロコンピュータが急激に発達し広く普及し
始めているが、このような情報処理装置が共通に抱える
問題点は、何んらかの外部要因によってプログラムの暴
走がおこったり無限ループに情報処理機能が陥ったりす
る事故が往々にして発生することである。プログラムの
暴走検出や無限ループからの脱出のためにウォッチドッ
グタイム回路が用いられている。
始めているが、このような情報処理装置が共通に抱える
問題点は、何んらかの外部要因によってプログラムの暴
走がおこったり無限ループに情報処理機能が陥ったりす
る事故が往々にして発生することである。プログラムの
暴走検出や無限ループからの脱出のためにウォッチドッ
グタイム回路が用いられている。
従来、このようなウォッチドッグタイマ回路は、リセッ
ト機能付カウンタで構成されていた。すなわち、このカ
ウンタはクロック信号を計数し、プログラムによって周
期的にリセットされる。プログラムによるカウンタのリ
セット動作はカウンタの計数値がオーバーフローしない
内に行なわれる。したがって、プログラムが正常に実行
されておれば、カウンタからのオーバーフロー信号は得
られない。一方、プログラムの暴走が生じたり処理機能
が無限ループに陥ったりすると、カウンタの周期的なリ
セットが行なわれず、この結果カウンタはオーバーフロ
ー信号を発生する。このオーバーフロー信号を用いて、
例えばプログラムカウンタを正常状態にリセットする。
かくして、プログラムの暴走は停止され無限ループから
脱出される。
ト機能付カウンタで構成されていた。すなわち、このカ
ウンタはクロック信号を計数し、プログラムによって周
期的にリセットされる。プログラムによるカウンタのリ
セット動作はカウンタの計数値がオーバーフローしない
内に行なわれる。したがって、プログラムが正常に実行
されておれば、カウンタからのオーバーフロー信号は得
られない。一方、プログラムの暴走が生じたり処理機能
が無限ループに陥ったりすると、カウンタの周期的なリ
セットが行なわれず、この結果カウンタはオーバーフロ
ー信号を発生する。このオーバーフロー信号を用いて、
例えばプログラムカウンタを正常状態にリセットする。
かくして、プログラムの暴走は停止され無限ループから
脱出される。
しかしながら、このリセット機能付カウンタは、マイク
ロ・コンピュータ程度のものでも12ビットを超える回路
規模を必要とする。このため、かかるウォッチドッグタ
イマ回路を備えた１チップマイクロコンピュータでは半
導体チップが大きく、しかも消費電力が大きい。
ロ・コンピュータ程度のものでも12ビットを超える回路
規模を必要とする。このため、かかるウォッチドッグタ
イマ回路を備えた１チップマイクロコンピュータでは半
導体チップが大きく、しかも消費電力が大きい。
本発明の目的は、簡素化された回路構成であり、電力消
費を抑えたタイマ回路を提供することにある。
費を抑えたタイマ回路を提供することにある。
本発明によるタイマ回路は、容量と、この容量を周期的
に充電する手段と、前記容量を放電する手段と、前記容
量の端子間電圧を検出し制御信号を発生する手段とを含
む。
に充電する手段と、前記容量を放電する手段と、前記容
量の端子間電圧を検出し制御信号を発生する手段とを含
む。
マイクロコンピュータにおいては、容量は、その端子間
電圧が制御信号発生手段の検出レベルに達する前にプロ
グラムによって周期的に充電される。従って、プログラ
ムが正常に実行されておれば、制御信号の発生はない。
一方、プログラムの暴走が生じたり無限ループに陥った
場合には、容量の充電は停止し、容量は放電され続け
る。この結果、制御信号が発生し、例えばプログラマブ
ルカウンタが初期状態にリセットされる。かくして、プ
ログラムは正常に実行され始める。
電圧が制御信号発生手段の検出レベルに達する前にプロ
グラムによって周期的に充電される。従って、プログラ
ムが正常に実行されておれば、制御信号の発生はない。
一方、プログラムの暴走が生じたり無限ループに陥った
場合には、容量の充電は停止し、容量は放電され続け
る。この結果、制御信号が発生し、例えばプログラマブ
ルカウンタが初期状態にリセットされる。かくして、プ
ログラムは正常に実行され始める。
次に、図面を参照して本発明の実施例を詳細に説明す
る。
る。
第１図に本発明の一実施例としてのウォッチドッグタイ
マ回路内蔵のマイクロコンピュータを示す。読出し専用
メモリ（ROM）４には動作仕様を制御するプログラムが
収納されており、プログラムカウンタ３によって順にア
ドレスされる。ROM4から読出された情報はインストラク
ションデコーダ５に内部バス12を介して供給される。デ
コーダ５はROM4からのデータが何の命令であるかを解読
し、その結果をタイミング信号発生器６に供給する。発
生器６は解読された命令に従って内部回路が動作するよ
うに所定のタイミング信号を発生する。読出し書込み可
能メモリ（RAM）８には、処理すべきデータや処理され
たデータ等が格納されており、内部バス12を介して供給
されるアドレス信号に応答してアドレスデコーダ７はRA
M8の所定アドレスをアクセスする。論理演算ユニット
（ALU）９は、データの加減算の論理演算を行ない、そ
の結果をアキュムレータ10に供給される。アキュムレー
タ10のデータは内部バス12を介してRAM8やALU9へ供給さ
れる。入出力ポート11も内部バス12に双方性結合され、
図示しない制御対象機器からのデータをバス12に転送し
たり、バス12のデータを制御対象機器に転送したりす
る。
マ回路内蔵のマイクロコンピュータを示す。読出し専用
メモリ（ROM）４には動作仕様を制御するプログラムが
収納されており、プログラムカウンタ３によって順にア
ドレスされる。ROM4から読出された情報はインストラク
ションデコーダ５に内部バス12を介して供給される。デ
コーダ５はROM4からのデータが何の命令であるかを解読
し、その結果をタイミング信号発生器６に供給する。発
生器６は解読された命令に従って内部回路が動作するよ
うに所定のタイミング信号を発生する。読出し書込み可
能メモリ（RAM）８には、処理すべきデータや処理され
たデータ等が格納されており、内部バス12を介して供給
されるアドレス信号に応答してアドレスデコーダ７はRA
M8の所定アドレスをアクセスする。論理演算ユニット
（ALU）９は、データの加減算の論理演算を行ない、そ
の結果をアキュムレータ10に供給される。アキュムレー
タ10のデータは内部バス12を介してRAM8やALU9へ供給さ
れる。入出力ポート11も内部バス12に双方性結合され、
図示しない制御対象機器からのデータをバス12に転送し
たり、バス12のデータを制御対象機器に転送したりす
る。
以上の構成は、従来からあるマイクロコンピュータと同
じであるが、本実施例では、さらに新規な構成のウォッ
チドッグタイマ回路を備えている。このタイマ回路は、
コンデンサC1、ＰチャンネルおよびＮチャンネルMOSト
ラジスタQ1およびQ2、比較器１、基準電圧源２、ならび
にワンショットパルス発生器13を有する。トランジスタ
Q1は節点Ｎと電源電圧VDDの供給点との間に接続され、
トランジスタQ2およびコンデンサC1は節点Ｎと接地点と
の間に並列接続されている。節点Ｎは比較器１の反転入
力端子に接続され、その非反転入力端子には基準電圧源
２からの基準電圧V0が供給されている。比較器１の出力
はパルス発生器13へ供給され、その出力はリセットパル
スRSとしてプログラムカウンタ３のリセット端子Ｒへ供
給される。トランジスタQ1およびQ2は信号IDDで制御さ
れる。信号IDDがロウレベルをとるとき、トランジスタQ
1は導通してコンデンサC1を充電する。信号IDDがハイレ
ベルのときはトランジスタQ2が導通してコンデンサC1を
放電する。この信号IDDはインストラクションデコーダ
５から発生され、したがって、ROM4から読出された命令
がある特定の命令のときロウレベルをとる。この命令と
しては、一連のプログラムにおいてしばしば使用され、
また、この命令を実行してもその直前の命令の実行によ
って得た信号状態を何ら変化させない命令、すなわち、
NOOP（又はNOP）命令を用いるのか都合がよい。
じであるが、本実施例では、さらに新規な構成のウォッ
チドッグタイマ回路を備えている。このタイマ回路は、
コンデンサC1、ＰチャンネルおよびＮチャンネルMOSト
ラジスタQ1およびQ2、比較器１、基準電圧源２、ならび
にワンショットパルス発生器13を有する。トランジスタ
Q1は節点Ｎと電源電圧VDDの供給点との間に接続され、
トランジスタQ2およびコンデンサC1は節点Ｎと接地点と
の間に並列接続されている。節点Ｎは比較器１の反転入
力端子に接続され、その非反転入力端子には基準電圧源
２からの基準電圧V0が供給されている。比較器１の出力
はパルス発生器13へ供給され、その出力はリセットパル
スRSとしてプログラムカウンタ３のリセット端子Ｒへ供
給される。トランジスタQ1およびQ2は信号IDDで制御さ
れる。信号IDDがロウレベルをとるとき、トランジスタQ
1は導通してコンデンサC1を充電する。信号IDDがハイレ
ベルのときはトランジスタQ2が導通してコンデンサC1を
放電する。この信号IDDはインストラクションデコーダ
５から発生され、したがって、ROM4から読出された命令
がある特定の命令のときロウレベルをとる。この命令と
しては、一連のプログラムにおいてしばしば使用され、
また、この命令を実行してもその直前の命令の実行によ
って得た信号状態を何ら変化させない命令、すなわち、
NOOP（又はNOP）命令を用いるのか都合がよい。
第２図に、信号IDD、節点Ｎの電圧VN、比較器１の出力
電圧VCおよびリセットパルスRSの電圧波形を示す。プロ
グラムカウンタ３がNOOP命令が格納されているROM4のア
ドレスをアクセスすると、デコーダ５は信号IDDをロウ
レベルにする。これによって、トランジスタQ1は導通し
コンデンサC1は充電される。トランジスタQ1は比較的大
きな電流能力を有するので、NOOP命令の期間中にコンデ
ンサC1はほぼ電源電圧VDDまで充電される。プログラム
カウンタ３の計数値が一つ進みそれによってアクセスさ
れた命令はNOOP命令と異なるので、信号IDDはハイレベ
ルに反転してトランジスタQ2が導通する。かくして、コ
ンデンサC1は放電される。コンデンサC1の放電は、プロ
グラムカウンタ３の計数値が進んで次のNOOP命令が実行
されるまで続くが、トランジスタQ2の電流能力はかなり
小さく設定されているので、その放電はゆっくりと行な
われる。NOOP命令の実行により、コンデンサC1は再びV
DDレベルまで充電され、同命令の終了後コンデンサC1は
ゆるやかに放電されていく。このように、NOOP命令が実
行されるたびにコンデンサC1は充電され、それ以外の命
令を実行しているときはコンデンサC1は放電される。し
たがって、コンデンサC1の端子間電圧は第２図でVNとし
て示される。コンデンサC1の端子間電圧VNが電圧源２の
基準電圧V0よりも小さくならないうちにNOOP命令が実行
されるようにプログラムが組まれている。したがって、
プログラムが正常に実行されている限り、電圧VNは基準
電圧V0よりも小さくならない。電圧VNおよびV0を受ける
比較器１の出力VCはそれ故ロウレベルを保持しており、
リセットパルスPSは発生されない。
電圧VCおよびリセットパルスRSの電圧波形を示す。プロ
グラムカウンタ３がNOOP命令が格納されているROM4のア
ドレスをアクセスすると、デコーダ５は信号IDDをロウ
レベルにする。これによって、トランジスタQ1は導通し
コンデンサC1は充電される。トランジスタQ1は比較的大
きな電流能力を有するので、NOOP命令の期間中にコンデ
ンサC1はほぼ電源電圧VDDまで充電される。プログラム
カウンタ３の計数値が一つ進みそれによってアクセスさ
れた命令はNOOP命令と異なるので、信号IDDはハイレベ
ルに反転してトランジスタQ2が導通する。かくして、コ
ンデンサC1は放電される。コンデンサC1の放電は、プロ
グラムカウンタ３の計数値が進んで次のNOOP命令が実行
されるまで続くが、トランジスタQ2の電流能力はかなり
小さく設定されているので、その放電はゆっくりと行な
われる。NOOP命令の実行により、コンデンサC1は再びV
DDレベルまで充電され、同命令の終了後コンデンサC1は
ゆるやかに放電されていく。このように、NOOP命令が実
行されるたびにコンデンサC1は充電され、それ以外の命
令を実行しているときはコンデンサC1は放電される。し
たがって、コンデンサC1の端子間電圧は第２図でVNとし
て示される。コンデンサC1の端子間電圧VNが電圧源２の
基準電圧V0よりも小さくならないうちにNOOP命令が実行
されるようにプログラムが組まれている。したがって、
プログラムが正常に実行されている限り、電圧VNは基準
電圧V0よりも小さくならない。電圧VNおよびV0を受ける
比較器１の出力VCはそれ故ロウレベルを保持しており、
リセットパルスPSは発生されない。
ところが、プログラムの暴走あるいは無限ループに演算
処理動作が陥ったとすると、NOOP命令の実行によってコ
ンデンサC1が充電される動作が第２図で点線で示すよう
に行なわれなくなり、コンデンサC1は放電され続けるこ
とになる。コンデンサC1の端子間電圧VNはついてに基準
電圧よりも小さくなる。この結果、比較器１の出力VCは
ロウレベルからハイレベルへ反転する。すなわち、プロ
グラムの暴走あるいは無限ループでの処理動作発生が検
出される。パルス発生器13は第２図に示すごとく出力VC
のロウレベルからハイレベルへの変化に応答してワンシ
ョット状のリセットパルスPSを発生する。このリセット
パルスRSはプログラムカウンタ２のリセット端子Ｒに供
給され、カウンタ２を初期状態にリセットする。すなわ
ち、本マイクロコンピュータはプログラムの暴走状態又
は無限ループでの動作からプログラムの初期状態へ復帰
される。リセットパルスPSがなくなると、プログラムカ
ウンタ２は計数を開始し、プログラムが実行される。NO
OP命令が実行された時点で、コンデンサC1はほぼVDDレ
ベルまで充電され、比較器１の出力VCはロウレベルへ反
転する。
処理動作が陥ったとすると、NOOP命令の実行によってコ
ンデンサC1が充電される動作が第２図で点線で示すよう
に行なわれなくなり、コンデンサC1は放電され続けるこ
とになる。コンデンサC1の端子間電圧VNはついてに基準
電圧よりも小さくなる。この結果、比較器１の出力VCは
ロウレベルからハイレベルへ反転する。すなわち、プロ
グラムの暴走あるいは無限ループでの処理動作発生が検
出される。パルス発生器13は第２図に示すごとく出力VC
のロウレベルからハイレベルへの変化に応答してワンシ
ョット状のリセットパルスPSを発生する。このリセット
パルスRSはプログラムカウンタ２のリセット端子Ｒに供
給され、カウンタ２を初期状態にリセットする。すなわ
ち、本マイクロコンピュータはプログラムの暴走状態又
は無限ループでの動作からプログラムの初期状態へ復帰
される。リセットパルスPSがなくなると、プログラムカ
ウンタ２は計数を開始し、プログラムが実行される。NO
OP命令が実行された時点で、コンデンサC1はほぼVDDレ
ベルまで充電され、比較器１の出力VCはロウレベルへ反
転する。
このように、コンデンサC1をある特定の命令（本実施例
ではNOP命令）で周期的（この周期は固定でなくプログ
ラムによって第２図のごとく多少変動する）に充電し、
コンデンサC1の充電電圧を検出することにより、プログ
ラムの暴走および無限ループでの動作が検出されかつそ
の状態からぬけ出すことができる。しかも、その構成素
子数は、リセット付カウンタを用いていた従来のものよ
りもはるかに少なく、ウォッチドッグタイマ回路が半導
体ペレット上で占有する面積は小さく、大幅な電力消費
をもたらす。
ではNOP命令）で周期的（この周期は固定でなくプログ
ラムによって第２図のごとく多少変動する）に充電し、
コンデンサC1の充電電圧を検出することにより、プログ
ラムの暴走および無限ループでの動作が検出されかつそ
の状態からぬけ出すことができる。しかも、その構成素
子数は、リセット付カウンタを用いていた従来のものよ
りもはるかに少なく、ウォッチドッグタイマ回路が半導
体ペレット上で占有する面積は小さく、大幅な電力消費
をもたらす。
マイクロコンピュータの中には、コンデンサを用いたパ
ワーオンクリア機能、すなわち、電源投入時においてコ
ンデンサの充電電圧が零であることを利用して内部回路
を初期状態にセットする機能を有するものがある。本発
明では、パワーオンクリア機能のためのコンデンサをウ
ォッチドッグタイマ回路のためのコンデンサとしても使
用し得る。その構成例が本発明の第２の実施例として第
３図に示されている。なお、第１図と同一構成部は同じ
番号で示して再度の説明を省略する。
ワーオンクリア機能、すなわち、電源投入時においてコ
ンデンサの充電電圧が零であることを利用して内部回路
を初期状態にセットする機能を有するものがある。本発
明では、パワーオンクリア機能のためのコンデンサをウ
ォッチドッグタイマ回路のためのコンデンサとしても使
用し得る。その構成例が本発明の第２の実施例として第
３図に示されている。なお、第１図と同一構成部は同じ
番号で示して再度の説明を省略する。
第３図に示したマイクロコンピュータはパワーオンクリ
ア端子20を有し、同端子20と接地点との間にコンデンサ
C2が接続されている。トランジスタQ1およびQ2は、第１
図でも示したように、信号IDDによってコンデンサC2の
充放電を制御する。ＰチャンネルMOSトランジスタQ3が
トランジスタQ1に並列接続されており、このゲートに
は、シュミットトリガ回路21の出力VSをインバータ23に
よって反転した信号CCが供給されている。端子20での電
圧、すなわち、コンデンサC2の端子間電圧V20はシュミ
ットトリガ回路21に供給され、同回路21の出力VSはオー
ルクリア回路22に供給される。
ア端子20を有し、同端子20と接地点との間にコンデンサ
C2が接続されている。トランジスタQ1およびQ2は、第１
図でも示したように、信号IDDによってコンデンサC2の
充放電を制御する。ＰチャンネルMOSトランジスタQ3が
トランジスタQ1に並列接続されており、このゲートに
は、シュミットトリガ回路21の出力VSをインバータ23に
よって反転した信号CCが供給されている。端子20での電
圧、すなわち、コンデンサC2の端子間電圧V20はシュミ
ットトリガ回路21に供給され、同回路21の出力VSはオー
ルクリア回路22に供給される。
電源投入時点では、第４図に示すように、コンデンサC2
の電荷、したがって電圧V20は零であるので、シュミッ
トトリガ回路21はハイレベルの出力VSを発生する。これ
に応答して、オールクリア回路22は所定のパルス幅のオ
ールクリア信号ACを発生する。この信号ACはプログラム
カウンタ２および入出力ポート11、場合によってはアド
レスデコーダ７およびアキュムレータ10に供給され、こ
れらを所定の初期状態にセットする。出力VSがハイレベ
ルであるので信号CCはロウレベルをとる。したがって、
トランジスタQ3は導通しコンデンサC2を充電する。シュ
ミットトリガ回路21は高閾値VTHをとっているので、所
定パルス幅のオールクリア信号ACがなくなっても充電さ
れ続ける。信号ACがなくなると、プログラムカウンタ２
は計数を開始し、プログラムが実行され始める。第１図
で説明したように、NOOP命令以外の命令実行時はトラン
ジスタQ2は導通状態となるが、トランジスタQ3はQ2より
もかなり高い電流能力をもっているので、コンデンサC2
は充電され続ける。コンデンサC2の充電が高閾値VTHレ
ベルまで進むと、シュミットトリガ回路21はロウレベル
の出力VSを発生し、トランジスタQ3は遮断状態となる。
トランジスタQ2はコンデンサC2を放電するが、シュミッ
トトリガ回路21は低閾値VTLをとっているので、その出
力VSはハイレベルを保持する。
の電荷、したがって電圧V20は零であるので、シュミッ
トトリガ回路21はハイレベルの出力VSを発生する。これ
に応答して、オールクリア回路22は所定のパルス幅のオ
ールクリア信号ACを発生する。この信号ACはプログラム
カウンタ２および入出力ポート11、場合によってはアド
レスデコーダ７およびアキュムレータ10に供給され、こ
れらを所定の初期状態にセットする。出力VSがハイレベ
ルであるので信号CCはロウレベルをとる。したがって、
トランジスタQ3は導通しコンデンサC2を充電する。シュ
ミットトリガ回路21は高閾値VTHをとっているので、所
定パルス幅のオールクリア信号ACがなくなっても充電さ
れ続ける。信号ACがなくなると、プログラムカウンタ２
は計数を開始し、プログラムが実行され始める。第１図
で説明したように、NOOP命令以外の命令実行時はトラン
ジスタQ2は導通状態となるが、トランジスタQ3はQ2より
もかなり高い電流能力をもっているので、コンデンサC2
は充電され続ける。コンデンサC2の充電が高閾値VTHレ
ベルまで進むと、シュミットトリガ回路21はロウレベル
の出力VSを発生し、トランジスタQ3は遮断状態となる。
トランジスタQ2はコンデンサC2を放電するが、シュミッ
トトリガ回路21は低閾値VTLをとっているので、その出
力VSはハイレベルを保持する。
プログラムが進み、NOOP命令が実行されると、トランジ
スタQ1が導通しコンデンサC2をVDDレベルまで充電す
る。NOOP命令が終了するとトランジスタQ2はコンデンサ
C2を放電させる。NOOP命令は、コンデンサC2の電圧V20
がシュミットトリガ回路21の低閾値VTLレベルよりも小
さくならないうちに実行されるようなプログラムが組ん
である。したがって、プログラムが正常に実行されてい
るかぎり、シュミットトリガ回路21の出力VSはロウレベ
ルを保持している。
スタQ1が導通しコンデンサC2をVDDレベルまで充電す
る。NOOP命令が終了するとトランジスタQ2はコンデンサ
C2を放電させる。NOOP命令は、コンデンサC2の電圧V20
がシュミットトリガ回路21の低閾値VTLレベルよりも小
さくならないうちに実行されるようなプログラムが組ん
である。したがって、プログラムが正常に実行されてい
るかぎり、シュミットトリガ回路21の出力VSはロウレベ
ルを保持している。
プログラムの暴走あるいは無限ループでの動作が生じる
と、コンデンサC2への充電動作（第４図に点線で表示）
が行なわれず、この結果、トランジスタQ2はコンデンサ
C2をついにはシュミットトリガ回路の低閾値VTLまで放
電する。シュミットトリガ回路21はかくしてハイレベル
の出力VSを発生し、オールクリア信号ACが発生される。
これによって、プログラムカウンタ２等が初期状態にセ
ットされ、プログラムが初期状態から実行され始める。
すなわち、プログラムの暴走あるいは無限ループでの動
作から正常なプログラムの実行へ復帰される。
と、コンデンサC2への充電動作（第４図に点線で表示）
が行なわれず、この結果、トランジスタQ2はコンデンサ
C2をついにはシュミットトリガ回路の低閾値VTLまで放
電する。シュミットトリガ回路21はかくしてハイレベル
の出力VSを発生し、オールクリア信号ACが発生される。
これによって、プログラムカウンタ２等が初期状態にセ
ットされ、プログラムが初期状態から実行され始める。
すなわち、プログラムの暴走あるいは無限ループでの動
作から正常なプログラムの実行へ復帰される。
このように、本実施例では、パワーオンクリア機能のた
めにもともと備えられていたコンデンサC2をウォッチド
ッグタイマ機能のためのコンデンサとしても利用してい
る。
めにもともと備えられていたコンデンサC2をウォッチド
ッグタイマ機能のためのコンデンサとしても利用してい
る。
トランジスタQ3の機能をトランジスタQ1に兼ねさせるこ
とも可能だろうし、コンデンサC2のレベル検出にシュミ
ットトリガ回路以外の構成もあり得る。その一構成例を
本発明の第３の実施例として第５図に示す。なお、第５
図では、ウォッチドッグタイマ回路およびオールクリア
回路を示し、第３図で示した他のブロックは省略してい
る。
とも可能だろうし、コンデンサC2のレベル検出にシュミ
ットトリガ回路以外の構成もあり得る。その一構成例を
本発明の第３の実施例として第５図に示す。なお、第５
図では、ウォッチドッグタイマ回路およびオールクリア
回路を示し、第３図で示した他のブロックは省略してい
る。
第５図において、信号IDDはトランジスタQ2のゲートとN
AND回路37の一方の入力端子とに供給される。NAND回路3
7の出力がインバータ38を介してトランジスタQ1のゲー
トに供給される。端子20は二つのインバータ30および31
を介して二つのＤ形フリップフロップ回路（Ｄ−F/F）3
3および34のリセット端子に接続されている。インバ
ータ31の出力がロウレベルのときこれらＤ−F/F33,34は
リセットされる。Ｄ−F/F33のデータ端子Ｄは電源に接
続され、その出力端子ＱはＤ−F/F34のデータ入力端子
Ｄに接続されている。Ｄ−F/F34の出力はインバータ35
を通してオールクリア信号ACとなると共にＳ−Ｒフリッ
プフロップ回路（Ｓ−RF/F）36のセット入力となる。Ｄ
−F/F33,34のクロック端子ψにはクロック信号CLKが供
給されている。Ｓ−RF/F36のリセット端子Ｒには、プロ
グラムカウンタ３（第３図）の３ビット目の出力PC3が
供給されており、その反転出力端子はNAND回路37の他
方の入力端子に供給されている。
AND回路37の一方の入力端子とに供給される。NAND回路3
7の出力がインバータ38を介してトランジスタQ1のゲー
トに供給される。端子20は二つのインバータ30および31
を介して二つのＤ形フリップフロップ回路（Ｄ−F/F）3
3および34のリセット端子に接続されている。インバ
ータ31の出力がロウレベルのときこれらＤ−F/F33,34は
リセットされる。Ｄ−F/F33のデータ端子Ｄは電源に接
続され、その出力端子ＱはＤ−F/F34のデータ入力端子
Ｄに接続されている。Ｄ−F/F34の出力はインバータ35
を通してオールクリア信号ACとなると共にＳ−Ｒフリッ
プフロップ回路（Ｓ−RF/F）36のセット入力となる。Ｄ
−F/F33,34のクロック端子ψにはクロック信号CLKが供
給されている。Ｓ−RF/F36のリセット端子Ｒには、プロ
グラムカウンタ３（第３図）の３ビット目の出力PC3が
供給されており、その反転出力端子はNAND回路37の他
方の入力端子に供給されている。
第６図に各部の電圧波形を示すように、電源投入時コン
デンサC2の電荷は零であるから、インバータ31の出力VR
はロウレベルをとり、Ｄ−F/F33および34はリセットさ
れる。したがって、オールクリア信号ACはハイレベルを
とり、第３図に示すとおりプログラムカウンタ3,入出力
ポート11等が所定の初期状態に設定される。Ｓ−RF/F36
はセットされてその反転出力VFはロウレベルをとり、イ
ンバータ38の出力VQもロウレベルをとってトランジスタ
Q1が導通する。これによって、コンデンサC2が充電さ
れ、その充電レベルがインバータ30の閾値VTをこえると
信号VRはハイレベルに反転する。Ｄ−F/F33および34の
リセットは解除され、これらは、クロック信号CLKに同
期してＤ−F/F33のデータ入力端子Ｄのレベル、すなわ
ちハイレベルをシフトする。オールクリア信号ACはかく
してロウレベルに反転し、プログラムカウンタ３（第３
図）が作動し始めてプログラムが実行される。インスト
ラクションデコーダ５（第３図）はハイレベルの信号ID
Dの出力してトランジスタQ2を導通させるが、Ｓ−RF/F3
6によってトランジスタQ1導通状態に保持され、またト
ランジスタQ2の電流能力はトランジスタQ1に比してかな
り小さいので、コンデンサC2はVDDよりも少し小さいレ
ベルにまで充電される。プログラムカウンタ３の計数が
進みその３ビット目にハイレベルが現われると信号PC3
がハイレベルとなり、Ｓ−RF/F36はリセット状態とな
る。これにより、トランジスタQ1は遮断状態となり、コ
ンデンサC2はトランジスタQ2でゆっくり放電され電圧V
20は下降する。プログラムはさらに進み、NOOP命令が実
行されると、信号IDDはロウレベルをとり、トランジス
タQ1が導通してコンデンサC2をほぼVDDレベルまで充電
する。NOOP命令が終了すると、トランジスタQ2はコンデ
ンサC2を放電する。
デンサC2の電荷は零であるから、インバータ31の出力VR
はロウレベルをとり、Ｄ−F/F33および34はリセットさ
れる。したがって、オールクリア信号ACはハイレベルを
とり、第３図に示すとおりプログラムカウンタ3,入出力
ポート11等が所定の初期状態に設定される。Ｓ−RF/F36
はセットされてその反転出力VFはロウレベルをとり、イ
ンバータ38の出力VQもロウレベルをとってトランジスタ
Q1が導通する。これによって、コンデンサC2が充電さ
れ、その充電レベルがインバータ30の閾値VTをこえると
信号VRはハイレベルに反転する。Ｄ−F/F33および34の
リセットは解除され、これらは、クロック信号CLKに同
期してＤ−F/F33のデータ入力端子Ｄのレベル、すなわ
ちハイレベルをシフトする。オールクリア信号ACはかく
してロウレベルに反転し、プログラムカウンタ３（第３
図）が作動し始めてプログラムが実行される。インスト
ラクションデコーダ５（第３図）はハイレベルの信号ID
Dの出力してトランジスタQ2を導通させるが、Ｓ−RF/F3
6によってトランジスタQ1導通状態に保持され、またト
ランジスタQ2の電流能力はトランジスタQ1に比してかな
り小さいので、コンデンサC2はVDDよりも少し小さいレ
ベルにまで充電される。プログラムカウンタ３の計数が
進みその３ビット目にハイレベルが現われると信号PC3
がハイレベルとなり、Ｓ−RF/F36はリセット状態とな
る。これにより、トランジスタQ1は遮断状態となり、コ
ンデンサC2はトランジスタQ2でゆっくり放電され電圧V
20は下降する。プログラムはさらに進み、NOOP命令が実
行されると、信号IDDはロウレベルをとり、トランジス
タQ1が導通してコンデンサC2をほぼVDDレベルまで充電
する。NOOP命令が終了すると、トランジスタQ2はコンデ
ンサC2を放電する。
プログラムの暴走あるいは無限ループでの動作が発生す
ると、コンデンサC2の充電が停止し、コンデンサC2の電
圧V20はついにはインバータ30の閾値VTよりも小さくな
る。この結果、信号VRがロウレベルとなり、Ｄ−F/F33
および34をリセットしてオールクリア信号ACをハイレベ
ルにする。プログラムカウンタ３（第３図）等が初期状
態にリセットされ、Ｓ−RF/F36はセットされてトランジ
スタQ1を導通させる。信号VRは直ちにハイレベルとな
り、Ｄ−F/F33および34のリセットを解除する。以後
は、前述の回路動作が実行されていく。
ると、コンデンサC2の充電が停止し、コンデンサC2の電
圧V20はついにはインバータ30の閾値VTよりも小さくな
る。この結果、信号VRがロウレベルとなり、Ｄ−F/F33
および34をリセットしてオールクリア信号ACをハイレベ
ルにする。プログラムカウンタ３（第３図）等が初期状
態にリセットされ、Ｓ−RF/F36はセットされてトランジ
スタQ1を導通させる。信号VRは直ちにハイレベルとな
り、Ｄ−F/F33および34のリセットを解除する。以後
は、前述の回路動作が実行されていく。
このように、本実施例においては、パワーオンクリア機
能用コンデンサC2を用いて、プログラムの暴走あるいは
無限ループでの動作を検出し、かかる状態から正常動作
への復帰をオールクリア回路を利用して行なっている。
能用コンデンサC2を用いて、プログラムの暴走あるいは
無限ループでの動作を検出し、かかる状態から正常動作
への復帰をオールクリア回路を利用して行なっている。
なお、上記実施例では、コンデンサの充電をNOOP命令の
実行で行なったが、他の少なくとも一つの命令の実行で
行なってもよいことは無論である。コンデンサの端子間
電圧は他の構成のレベル検出回路を使用し得る。
実行で行なったが、他の少なくとも一つの命令の実行で
行なってもよいことは無論である。コンデンサの端子間
電圧は他の構成のレベル検出回路を使用し得る。
以上詳細に説明したように、本発明はリセット付カウン
タを用いた従来回路に比し僅少の回路素子による簡単な
回路構成のウォッチドッグ・タイマ回路を提供し得る。
従って、チップ形状および消費電力を増大させずに半導
体装置内に組込むことが可能である。更に、容量または
放電回路抵抗を適宜選定して時定数を変えることによ
り、制御系の暴走検出時間を任意に設定することも可能
である。特にマイクロ・コンピュータのオール・クリア
端子に容量を外付けした回路構成を用いれば、オール・
クリア機能を積極的に利用することができ、暴走検出か
ら動作復帰までの回路機能をきわめて簡便回路で効率的
に付与し得る。
タを用いた従来回路に比し僅少の回路素子による簡単な
回路構成のウォッチドッグ・タイマ回路を提供し得る。
従って、チップ形状および消費電力を増大させずに半導
体装置内に組込むことが可能である。更に、容量または
放電回路抵抗を適宜選定して時定数を変えることによ
り、制御系の暴走検出時間を任意に設定することも可能
である。特にマイクロ・コンピュータのオール・クリア
端子に容量を外付けした回路構成を用いれば、オール・
クリア機能を積極的に利用することができ、暴走検出か
ら動作復帰までの回路機能をきわめて簡便回路で効率的
に付与し得る。
第１図は本発明の一実施例を示す回路ブロック図、第２
図は第１図の動作を説明するためのタイミングチャー
ト、第３図は本発明の他の実施例を示す回路ブロック
図、第４図は第３図の動作を説明するためのタイミング
チャート、第５図は本発明のさらに他の実施例を示す回
路図、第６図は第５図の動作を説明するためのタイミン
グチャートである。
図は第１図の動作を説明するためのタイミングチャー
ト、第３図は本発明の他の実施例を示す回路ブロック
図、第４図は第３図の動作を説明するためのタイミング
チャート、第５図は本発明のさらに他の実施例を示す回
路図、第６図は第５図の動作を説明するためのタイミン
グチャートである。
Claims (5)
- 【請求項１】一端が基準電位端子に接続され他端がパワ
ーオンクリア端子に接続されたコンデンサと、電源投入
時に前記パワーオンクリア端子が所定の閾値よりも小さ
い電圧レベルをとっていることに応答してパワーオンク
リア信号を第１の所定期間発生する信号発生手段と、電
源端子と前記パワーオンクリア端子との間に設けられ前
記パワーオンクリア信号に応答して前記コンデンサを第
２の所定期間充電し前記パワーオンクリア端子の電圧レ
ベルを前記所定の閾値よりも高くする充電手段とを備え
るマイクロコンピュータにおけるウォッチドッグタイマ
回路としてのタイマ回路において、前記電源端子と前記
パワーオンクリア端子との間に接続された第１トランジ
スタと、前記パワーオンクリア端子と前記基準電位端子
との間に接続された第２トランジスタと、所定の命令を
実行する毎に前記第１および第２トランジスタをそれぞ
れ第３の所定期間導通および非導通せしめて前記コンデ
ンサを充電しそれ以外の期間では前記第１および第２ト
ランジスタをそれぞれ非導通および導通せしめて前記パ
ワーオンクリア端子および前記基準電圧端子間に前記コ
ンデンサの放電経路を形成させる手段とを有し、前記所
定の命令が周期的に実行されなくなったときに前記信号
発生手段に前記パワーオンクリア信号を発生させ、前記
信号発生手段はシュミットトリガ回路を有し、前記シュ
ミットトリガ回路は前記所定の閾値を低閾値とし、前記
パワーオンクリア端子の電圧レベルが前記シュミットト
リガ回路の高閾値に達すると前記充電手段による前記コ
ンデンサの充電が停止することを特徴とするタイマ回
路。 - 【請求項２】前記充電手段は、前記電源端子と前記パワ
ーオンクリア端子との間に接続されゲートに前記シュミ
ットトリガ回路の出力が供給された前記第１トランジス
タと同一導電チャンネル型の第３トランジスタを有する
ことを特徴とする特許請求の範囲第１項記載のタイマ回
路。 - 【請求項３】一端が基準電位端子に接続され他端がパワ
ーオンクリア端子に接続されたコンデンサと、電源投入
時に前記パワーオンクリア端子が所定の閾値よりも小さ
い電圧レベルをとっていることに応答してパワーオンク
リア信号を第１の所定期間発生する信号発生手段と、電
源端子と前記パワーオンクリア端子との間に設けられ前
記パワーオンクリア信号に応答して前記コンデンサを第
２の所定期間充電し前記パワーオンクリア端子の電圧レ
ベルを前記所定の閾値よりも高くする充電手段とを備え
るマイクロコンピュータにおけるウォッチドッグタイマ
回路としてのタイマ回路において、前記電源端子と前記
パワーオンクリア端子との間に接続された第１トランジ
スタと、前記パワーオンクリア端子と前記基準電位端子
との間に接続された第２トランジスタと、所定の命令を
実行する毎に前記第１および第２トランジスタをそれぞ
れ第３の所定期間導通および非導通せしめて前記コンデ
ンサを充電しそれ以外の期間では前記第１および第２ト
ランジスタをそれぞれ非導通および導通せしめて前記パ
ワーオンクリア端子および前記基準電圧端子間に前記コ
ンデンサの放電経路を形成させる手段とを有し、前記所
定の命令が周期的に実行されなくなったときに前記信号
発生手段に前記パワーオンクリア信号を発生させ、前記
信号発生手段はクロックをカウントするカウンタと、前
記パワーオンクリア端子の電圧レベルが前記所定の閾値
に達するまで前記カウンタをリセット状態とする手段
と、前記カウンタのリセット状態から前記カウンタが所
定数のクロックをカウントするまでの期間を前記第１の
所定期間として前記パワーオンクリア信号を発生する手
段とを有し、前記充電手段は前記カウンタのリセット状
態に応答して前記コンデンサの充電を開始し前記第２の
所定期間経過後に充電を停止することを特徴とするタイ
マ回路。 - 【請求項４】前記マイクロコンピュータは実行すべき命
令のアドレスを指定し前記パワーオンクリア信号により
リセット状態となるプログラムカウンタをさらに有し、
前記充電手段は前記プログラムカウンタの所定ビット目
の出力により前記コンデンサの充電を停止することを特
徴とする特許請求の範囲第３項記載のタイマ回路。 - 【請求項５】前記充電手段は、前記第１トランジスタを
用いて前記コンデンサを充電することを特徴とする特許
請求の範囲第１、第３又は第４項記載のタイマ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12667685 | 1985-06-11 | ||
| JP60-126676 | 1985-06-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290022A JPS6290022A (ja) | 1987-04-24 |
| JPH0789331B2 true JPH0789331B2 (ja) | 1995-09-27 |
Family
ID=14941098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61136671A Expired - Lifetime JPH0789331B2 (ja) | 1985-06-11 | 1986-06-11 | タイマ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4879647A (ja) |
| EP (1) | EP0205163B1 (ja) |
| JP (1) | JPH0789331B2 (ja) |
| DE (1) | DE3687015T2 (ja) |
Families Citing this family (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2197508A (en) * | 1986-11-03 | 1988-05-18 | Philips Electronic Associated | Data processing system with watchdog |
| GB2197507A (en) * | 1986-11-03 | 1988-05-18 | Philips Electronic Associated | Data processing system |
| JPH01137853A (ja) * | 1987-11-25 | 1989-05-30 | Toshiba Corp | 通信制御システム |
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-
1986
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Also Published As
| Publication number | Publication date |
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| JPS6290022A (ja) | 1987-04-24 |
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| EP0205163A2 (en) | 1986-12-17 |
| US4879647A (en) | 1989-11-07 |
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