JP2003536135A - ウォッチドッグ・タイマー回路および方法 - Google Patents

Abstract

(57)【要約】 ウォッチドッグ・タイマー構成は、テレビジョン信号処理装置などのシステムに、一貫して安定した動作を維持するための信頼性のある費用面で有効な手段を提供する点で有利である。少なくとも１つの実施形態によれば、ハードウェア・ウォッチドッグ・タイマー回路が規則的なパルスを集積回路（ＩＣ）におけるソフトウェア・タイマーから受信してそれ自体をリフレッシュする。ウォッチドッグ・タイマー回路がリフレッシュされない場合、ウォッチドッグ・タイマー回路が所定のロジック信号をＩＣのマスク不可能割込み（ＮＭＩ）端子に供給して、内部ＩＣウォッチドッグ・タイマーによって生成されるものと類似したリセットを生成する。

Description

【発明の詳細な説明】

【０００１】 （発明の背景） １．発明の分野 本発明は、一般に電子システムにおけるウォッチドッグ・タイマー回路の使用
法に関し、より詳細には、コンシューマ・エレクトロニクス（家庭用電化）製品
などのシステムに、一貫して安定した動作を維持するための信頼性のあるコスト
パフォーマンスの良い手段を提供するウォッチドッグ・タイマー構成に関する。

【０００２】 ２．関連技術の説明 マイクロプロセッサなどの集積回路（ＩＣ）によって制御されるアプリケーシ
ョンは、しばしば「ウォッチドッグ・タイマー（ｗａｔｃｈｄｏｇ ｔｉｍｅｒ
）」回路を含む。一般に、ウォッチドッグ・タイマー回路は、電子デバイスの動
作のステータス（状態）を監視（ｍｏｎｉｔｏｒ）且つ／または修正するように
機能する。ソフトウェアを含む集積回路を含むアプリケーションでは、ウォッチ
ドッグ・タイマーを使用してソフトウェア実行のステータスを監視することがで
きる。複雑なアプリケーションでは、ソフトウェアのあらゆる可能な変形形態（
ｖａｒｉａｔｉｏｎ）をテストすることが困難であり、ウォッチドッグ・タイマ
ーが、ソフトウェアが適切に実行できない状態を訂正するための効果的な手段を
提供する。例えば、電子番組ガイド（Ｅｌｅｃｔｒｏｎｉｃ Ｐｒｏｇｒａｍ
Ｇｕｉｄｅ：ＥＰＧ）データまたは他のタイプのデータなど、データを処理する
ためのマイクロプロセッサなどの集積回路（ＩＣ）を有する、テレビジョン信号
処理装置などのシステムは、ソフトウェアの複雑性に起因してウォッチドッグ・
タイマーを必要とする。詳細には、このようなシステムは、ソフトウェアの実行
において過渡現象（ｔｒａｎｓｉｅｎｔ）、ノイズまたは他のシステム異常の結
果生じる可能性のあるエラーからの回復を可能とするために、ウォッチドッグ・
タイマーを必要とする。このような異常の一例は、受像管表示デバイスを含むテ
レビジョン信号受信機における静電放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉ
ｓｃｈａｒｇｅ：ＥＳＤ）またはカイン−アーク過渡現象（Ｋｉｎｅ−Ａｒｃ
ｔｒａｎｓｉｅｎｔ）である。しかし、本発明はまた、表示デバイスを有するか
否かにかかわらず、様々なシステムに適用可能であり、本明細書で使用される「
テレビジョン信号受信機」、「テレビジョン・システム」、「テレビジョン信号
処理システム」または「テレビジョン信号処理装置」という語句は、様々なタイ
プの装置およびシステムを包含するように意図され、それだけに限定されるもの
ではないが、表示デバイスを含むテレビジョン・セットまたはモニタ、および、
セットトップ・ボックス（Ｓｅｔ−Ｔｏｐ Ｂｏｘ：ＳＴＢ）、ビデオ・テープ
・レコーダ（ＶＴＲ）、ＤＶＤ、ビデオ・ゲーム（ボックス）またはパーソナル
・ビデオ・レコーダ（Ｐｅｒｓｏｎａｌ Ｖｉｄｅｏ Ｒｅｃｏｒｄｅｒ：ＰＶ
Ｒ）などの表示デバイスを含まないシステムまたは装置も含まれる。このような
デバイスでは、アドレス・ビットが異常によって瞬間的に破損される可能性があ
り、これによりソフトウェアが強制的に、指定されていないアドレスにジャンプ
させられ、システムがロックアップ（異常停止）することがある。

【０００３】 従来のウォッチドッグ・タイマー回路には様々な問題が存在する。例えば、Ｉ
Ｃ内部のウォッチドッグ・タイマー回路が、カウントダウン・タイマーのある値
による競合条件によりランダムに開始する可能性があることが観察されている。
標準の市販ウォッチドッグ・タイマーは比較的高価になる傾向があり、コスト削
減設計には望ましくない。さらに、市販ウォッチドッグ・タイマーは、回路スペ
ースが制限されているため、ある種の設計には適当でない場合もある。加えて、
ウォッチドッグ・タイマー回路は様々な設計状況を処理するために十分な時定数
を有する必要がある。従って、これらおよび他の問題に対処するウォッチドッグ
・タイマー回路の必要性がある。

【０００４】 （発明の概要） 本発明は、第１および第２のウォッチドッグ・タイマーを含むテレビジョン信
号処理装置などの電子システムにおいて具体化されるマイクロプロセッサなどの
集積回路向けのウォッチドッグ・タイマー構成を提供する。第１のウォッチドッ
グ・タイマーは集積回路の内部に含まれ、集積回路の動作状態を監視するための
ものである。第１のウォッチドッグ・タイマーは少なくとも部分的にはソフトウ
ェアによって実現される。少なくとも１つの実施形態によれば、第２のウォッチ
ドッグ・タイマーは集積回路の外部のハードウェアを含む。本発明の一態様は、
第２のウォッチドッグ・タイマーが冗長性を提供することである。第２のウォッ
チドッグ・タイマーは、集積回路によって供給される電子信号に応答して集積回
路をリセットできるようにする。詳細には、第２のウォッチドッグ・タイマーは
、集積回路が電子信号を所定の期間に渡って第２のウォッチドッグ・タイマーに
供給できないとき、所定のロジック（論理）信号を集積回路の所定の端子（すな
わち、マスク不可能割込み（Ｎｏｎ−Ｍａｓｋａｂｌｅ Ｉｎｔｅｒｒｕｐｔ：
ＮＭＩ）端子）に印加することによって、集積回路をリセットできるようにする
。第２のウォッチドッグ・タイマーは、集積回路を、静電放電および／またはカ
イン−アーク過渡現象などの信号過渡現象（ｓｉｇｎａｌ ｔｒａｎｓｉｅｎｔ
）によって引き起こされる動作エラーまたは異常から保護するために有用である
。

【０００５】 別の実施形態によれば、ウォッチドッグ・タイマー構成は、集積回路の動作状
態を監視するための第１および第２のウォッチドッグ・タイマーを有する、マイ
クロプロセッサなどの集積回路を含む。第２のウォッチドッグ・タイマーは、第
１のウォッチドッグ・タイマーの所定の状態が検出されるとき、第１のウォッチ
ドッグ・タイマーをリセットする。この実施形態では、第１および第２のウォッ
チドッグ・タイマーは少なくとも部分的にはソフトウェアによって実現される。

【０００６】 本発明の上述および他の特徴および利点、およびそれらを達成する方法がより
明らかとなり、本発明は、以下の本発明の実施形態の説明を添付の図面と共に参
照することによって、よりよく理解されるであろう。

【０００７】 図面中では、類似の参照符号を使用して同じあるいは類似のタイプの構成要素
を表す。本明細書で述べた例示は本発明の好ましい実施形態を例示するが、この
ような例示はいかなる方法においても本発明の範囲を限定するものとして解釈さ
れるべきではない。

【０００８】 （発明の詳細な説明） ここで、図面、より詳細には図１を参照して、本発明の原理により構成される
ウォッチドッグ・タイマー回路の第１の実施形態を採用するシステムの概略図を
示す。図１では、テレビジョン信号処理装置などのシステム１０が、マイクロプ
ロセッサなどの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）２０
を含む。ＩＣ２０は、リセット端子、入力／出力（Ｉ／Ｏ）端子およびマスク不
可能割込み（ＮＭＩ）端子を含む。ＩＣ２０はまた少なくとも１つの内部ウォッ
チドッグ・タイマーも含み、これがＩＣ２０の動作状態を監視且つ／または訂正
する。この内部ウォッチドッグ・タイマーは通常、ＩＣ２０用の第１の（ｐｒｉ
ｍａｒｙ）ウォッチドッグ・タイマーとしての機能を果たし、例えばＩＣ２０内
のソフトウェア・ルーチンが適切に実行できない状況において、ＩＣ２０をリセ
ットできるようにする。一実施形態によれば、ＩＣ２０の内部ウォッチドッグ・
タイマーは２つのカウンタ（図示せず）を含む。一方のカウンタはＩＣ２０内の
ソフトウェアによって設定され、ウォッチドッグ・タイマーが満了する前の時間
量を制御し、ＩＣ２０をリセットする。一実施形態によれば、この第１のカウン
タは１００マイクロ秒の分解能を有する。また、第２のカウンタ（すなわち、プ
リスケーラ（ｐｒｅｓｃａｌｅｒ））もあり、これはシステム１０の４ＭＨｚク
ロックによって駆動され、４００から１までカウント・ダウンする。この第２の
カウンタが１に達する度に、第１のカウンタが減少され、第２のカウンタが始め
からもう一度開始する。ソフトウェアが直接第２のカウンタにアクセスするため
の手段がないので、第２のカウンタが２の値を有するときに、第１のカウンタが
ソフトウェアによってリセットされた場合、例えば、第１のカウンタはその後間
もなく、ウォッチドッグ・タイマーが満了したかのような動作態様を示し、ＩＣ
２０を再度リセットする。後述するように、本発明のすべての実施形態は、前述
したものなど、第１の内部ウォッチドッグ・タイマー（回路）を含む。

【０００９】 前述したものが２つのカウンタを含むなどの状態のため、第１の（ｐｒｉｍａ
ｒｙ）内部ウォッチドッグ・タイマーのみでは一貫した信頼性のあるシステム動
作には十分でない可能性があると言われている。従って、第２の（ｓｅｃｏｎｄ
ａｒｙ）ウォッチドッグ・タイマーが、第１のウォッチドッグ・タイマーと協調
して動作して信頼性を向上させることが望ましい。本発明は、このような第２の
ウォッチドッグ・タイマーのための４つの異なる実施形態を検討する。最初の３
つの実施形態はＩＣ２０の外部のハードウェアにおいて実現され、図１〜図３が
それぞれ参照される。第４の実施形態はＩＣ２０の内部におけるソフトウェアに
よる実現であり、図４を参照されたい。

【００１０】 図１に戻って参照すると、ＩＣ２０の外部の回路は、第２のハードウェア・ウ
ォッチドッグ・タイマー回路の第１の実施態様を表し、この回路は、前述した内
部ウォッチドッグ・タイマーと共に使用されてＩＣ２０の動作状態を監視するも
のである。この方法では、ＩＣ２０の内部ウォッチドッグ・タイマーおよび外部
ハードウェア・ウォッチドッグ・タイマーが、ＩＣ２０（および最終的にはシス
テム１０）の動作の完全性を保証するウォッチドッグ・タイマー構成を提供する
。図１の外部ウォッチドッグ・タイマー回路は５つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ
７およびＲ８、３つのコンデンサＣ１、Ｃ３およびＣ７、２つのダイオードＤ４
およびＤ５、２つのトランジスタＱ２およびＱ４、および１つの電源Ｖ３を含む
。これらの回路構成要素のための好ましい値を図１に例示する。

【００１１】 図１の動作の間、４０ミリ秒の方形波がＩＣ２０のＩ／Ｏ端子から出力される
。内部ソフトウェア・ループを使用してタイミングを生成することができ、様々
なソフトウェア・ルーチンのサンプルを定期的にサンプリングして、ＩＣ２０が
適切に動作中であるかどうかを決定することができる。Ｉ／Ｏ端子からの方形波
が高−低遷移においてコンデンサＣ１を充電し、エネルギーが低−高遷移におい
てコンデンサＣ３に転送される。通常の動作の間、トランジスタＱ２のベースに
接続されたコンデンサＣ３側が約５．３ボルトまで充電される。この状態下で、
トランジスタＱ２がターン・オフされ、抵抗Ｒ２がＩＣ２０のＮＭＩ端子を論理
ロー（低）状態に維持する。ＮＭＩ端子はエッジ・センシティブ（ｅｄｇｅ ｓ
ｅｎｓｉｔｉｖｅ）なので、ＮＭＩはアクティブではない。ソフトウェア・ルー
チンの１つが適切にウォッチドッグ・タイマー回路をリフレッシュ（ｒｅｆｒｅ
ｓｈ）していない場合、ＩＣ２０のＩ／Ｏ端子から出るパルスが停止する。この
出力は交流（ＡＣ）結合されているので、ウォッチドッグ・タイマー回路は、ウ
ォッチドッグ・タイマーにタイムアウトが起こるときに何の極性で出力が終了す
るかについては構わない。電荷がコンデンサＣ３に供給されることなく、抵抗Ｒ
１が最終的にコンデンサＣ３を放電する。トランジスタＱ２のベースにおける電
圧が２．７ボルトまでドロップしたとき（すなわち、３．３ボルトのエミッタよ
り０．６ボルト低い）、トランジスタＱ２がターン・オンし、低−高遷移が論理
ハイ（高）信号をＮＭＩ端子に供給する。ＮＭＩ端子へのこの入力によりＩＣ２
０内のソフトウェアがリセット・ベクトル（ｖｅｃｔｏｒ）へのジャンプを強い
られ、これが、次いでＩＣ２０を再初期化（すなわち、リセット）する。

【００１２】 コンデンサＣ３上の電圧が、ＡＣ電源ドロップアウト（ｄｒｏｐｏｕｔ）時間
の後に既知の値であるようにするため、トランジスタＱ４が設けられる。トラン
ジスタＱ４はＩＣ２０のリセット端子によってターン・オンされる。論理ロー（
低）状態がリセット端子において、あらゆるＡＣ電源ドロップアウト時間中に提
示される。この論理ロー（低）状態がトランジスタＱ４をターン・オンさせ、こ
れを飽和させ、これにより強制的にコンデンサＣ３中でゼロ・ボルトになるよう
にする。これにより、回路の初期状態が一定であることを保証する。リセット端
子を使用して、トランジスタＱ２のベースを直接論理ロー（低）状態にすること
ができるが、これはＩＣ２０のリセット機能の立上りおよび立下り時間に影響を
与え、ある状況においては受け入れ可能でない可能性がある。図１の回路はまた
少なくとも２つの独自の時定数（ｔｉｍｅ ｃｏｎｓｔａｎｔ）も設定する。Ｉ
Ｃ２０がＩ／Ｏ端子を初期化するまでに１秒を要する（且つ、コンデンサＣ３を
ゼロ・ボルトから０．６ボルトまで充電する時定数が約０．４秒である）と仮定
すると、ウォッチドッグ・タイマーのリセットは、システム１０（例えば、テレ
ビジョン信号処理装置）に電力が供給されてから約０．４秒後に生成される。ト
ランジスタＱ４が最初にコンデンサＣ３における電圧をゼロに設定しなければ、
実際の初期化が起こるまでに最大で３倍長い時間を要する可能性がある。これに
よりユーザがシステム１０を電源オンにする機能が遅延されるので、５００ミリ
秒未満の遅延が好ましい。ＩＣ２０のＩ／Ｏ端子が初期化された後、約１．４秒
（コンデンサＣ３および抵抗Ｒ１の約３倍の時定数）より長い任意の電圧降下（
ｄｒｏｐ）によって、実際のウォッチドッグ・タイマーにタイムアウトが生じる
。漏洩（ｌｅａｋａｇｅ）の問題を防止するため、コンデンサＣ３は、電解コン
デンサではなく多層チップ・コンデンサとして選択されることが好ましい。コン
デンサＣ７は、静電放電（ＥＳＤ）およびカイン−アーク過渡現象が不定にウォ
ッチドッグ・タイマーにタイムアウトを生じることを防止するために設けられる
。

【００１３】 図２を参照して、本発明の原理により構成されたウォッチドッグ・タイマー回
路構成の第２の実施形態を使用するシステムの概略図を例示する。図２の回路は
図１の回路の変形態様であり、全般的に同じ方法でＩＣ２０をリセットするよう
に動作する。加えて、図２の回路は、図１の回路と同じ回路構成要素の多数を使
用するが、それらの値は異なる場合がある。この実施形態における回路構成要素
のための好ましい値を図２に例示する。図１のように、図２におけるＩＣ２０も
上述した内部ウォッチドッグ・タイマーを含み、これがＩＣ２０の動作状態を監
視する。従って、図２のハードウェア回路は内部ウォッチドッグ・タイマーと協
調して動作し、図１の回路より長い時定数を提供するように設計される。コンピ
ュータのシミュレーションは、図１のダイオードＤ５の漏洩が著しくなる可能性
があり、且つ結果として、抵抗Ｒ１の最大値を２００Ｋオームに制限することが
好ましいことを示している。図２の回路はこの漏洩の問題に、図１のダイオード
Ｄ５をトランジスタＱ５のベース・エミッタ接合で置き換えることによって対処
する。小さい信号トランジスタのベース・エリアが通常のダイオードのものより
はるかに小さいので、飽和電流（本質的には漏洩電流）もはるかに低い。トラン
ジスタＱ５をダイオードＤ５の代わりに使用することによって、図２の回路は図
１の回路の時定数を２倍以上にすることができる。

【００１４】 図３を参照して、本発明の原理により構成されたウォッチドッグ・タイマー回
路構成の第３の実施形態を使用するシステムの概略図を示す。図２のように、図
３の回路は図１の回路のもう１つの変形態様であり、同じ回路構成要素の多数を
使用するが、それらの値は異なる場合がある。この実施形態における回路構成要
素のための好ましい値を図３に例示する。図３におけるＩＣ２０も上述した内部
ウォッチドッグ・タイマーを含み、これがＩＣ２０の動作状態を監視する。しか
し、図３の回路は図１の回路とは異なり、いくつかの追加の構成要素、すなわち
３つの抵抗Ｒ４、Ｒ１０およびＲ１１、１つのトランジスタＱ５および１つのダ
イオードＤ１７を含む。加えて、図３の回路は図１のダイオードＤ４およびＤ５
を使用しない。図３の回路は、さらに時定数を増大させるように設計されたもの
である。これは、トランジスタＱ２がターン・オンする前にコンデンサＣ３に充
電される電圧を増大することによって達成される。図３のダイオードＤ１７を追
加することによって、トランジスタＱ２におけるトリガ電圧が約１．４ボルトに
増大する（標準のトランジスタおよびダイオードを仮定する）。抵抗Ｒ４を追加
することによって、予測される電流が強制的にダイオードＤ１７を通過させられ
、その電圧が非常に一定して降下される。

【００１５】 図４を参照して、本発明の原理により構成されたウォッチドッグ・タイマー構
成の第４の実施形態の動作を例示する流れ図を示す。この第４の実施形態は、図
１〜図３におけるＩＣ２０など、ＩＣにおいて使用するために適したソフトウェ
アによる実現方法である。この方法では、図４に示したソフトウェア・ウォッチ
ドッグ・タイマーが、本明細書で上述したＩＣ２０の第１の内部ウォッチドッグ
・タイマーに対する第２の内部ウォッチドッグ・タイマーとしての機能を果たす
。第４の実施形態の一態様は、第１のウォッチドッグ・タイマーの第１のカウン
タを読み取り、いつこれが減少されるかを調べることを含む。第１のカウンタが
減少された後、これは、第１のウォッチドッグ・タイマーの第２のカウンタがち
ょうど一回転（ｒｏｌｌ ｏｖｅｒ）し、且つカウント・ダウンを再度４００か
ら開始したことを示す。第１のカウンタが減少された後、第２のソフトウェア・
ウォッチドッグ・タイマーは、第２のカウンタが再度カウント値２に達する前に
第１のカウンタをリフレッシュするために、制限された時間量（例示的実施形態
では、１００マイクロ秒未満のみ）を有する。不確定性がタイミングにおいて存
在しないようにするため、ＩＣ２０のすべての割込み（ｉｎｔｅｒｒｕｐｔ）が
、第１のカウンタがポーリングされている間に禁止される。割込みは、第１のカ
ウンタがリフレッシュされた後になるまで、再度許可（ｅｎａｂｌｅ）されない
。図４は、ソフトウェアにより実現される第２のウォッチドッグ・タイマーのこ
の動作を例示し、これを以下に記載する。

【００１６】 ステップ４１で、第２のウォッチドッグ・タイマーがＩＣ２０のすべての割込
みを禁止させる。次に、ステップ４２で、第１のウォッチドッグ・タイマーの第
１のカウンタが１回目に読み取られる。ステップ４３で、第１のカウンタが再度
読み取られる。次いで、ステップ４４で、第１のカウンタのカウント値がステッ
プ４２および４３における第１および第２の読み取りの間で変化しているかどう
かが判定される。カウント値が変化していなかった場合、プロセスの流れがステ
ップ４３に戻るようにループし、第１のカウンタが再度読み取られる。第１のカ
ウンタのカウント値が変化していた場合、プロセスの流れがステップ４５に進行
し、第１のカウンタがリフレッシュされる（すなわち、ゼロに初期化される）。
最後に、ステップ４６で、ＩＣ２０の割込みが再度許可される。

【００１７】 本明細書に記載したように、本発明は電子システムの安定した一貫性のある動
作を保証するウォッチドッグ・タイマー構成のためのいくつかの変形態様を提供
する点で有利である。本明細書でテレビジョン信号処理装置に関連して記載した
が、本発明は、ビデオ・カセット・レコーダ（ＶＣＲ）、デジタル衛星装置、デ
ジタル・ビデオ・ディスク（ＤＶＤ）プレイヤ、コンパクト・ディスク（ＣＤ）
プレイヤ、コンピュータまたは類似のシステムなどいかなるオーディオ、ビデオ
または他のコンシューマ・エレクトロニクス・デバイス（家電装置）にも適用可
能にすることができる。

【００１８】 本発明を、好ましい設計を有するものとして記載したが、本発明をさらに、こ
の開示の精神および範囲内で変更することができる。従って、本願は、その一般
原理を使用した本発明のいかなる変形態様、使用および／または適合をも包含す
るように意図される。さらに、本願は、本発明が関係し、且つ特許請求の範囲の
制限内に含まれる技術分野における既知あるいは慣例的な実現内に入るような、
本開示からの逸脱を包含するように意図される。

【図面の簡単な説明】

【図１】 本発明の原理により構成されたウォッチドッグ・タイマー構成の第１の実施形
態を使用するシステムの概略図である。

【図２】 本発明の原理により構成されたウォッチドッグ・タイマー構成の第２の実施形
態を使用するシステムの概略図である。

【図３】 本発明の原理により構成されたウォッチドッグ・タイマー構成の第３の実施形
態を使用するシステムの概略図である。

【図４】 本発明の原理により構成されたウォッチドッグ・タイマー構成の第４の実施形
態の動作を例示する流れ図である。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ，ＴＲ)，ＯＡ(ＢＦ ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ， ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，Ｇ Ｍ，ＫＥ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ， ＭＤ，ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ， ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，Ｂ Ｚ，ＣＡ，ＣＨ，ＣＮ，ＣＯ，ＣＲ，ＣＵ，ＣＺ，ＤＥ ，ＤＫ，ＤＭ，ＤＺ，ＥＣ，ＥＥ，ＥＳ，ＦＩ，ＧＢ， ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，Ｉ Ｎ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ， ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，Ｐ Ｌ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ， ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 ニエルツウイツク，マーク アラン アメリカ合衆国 インデイアナ州 ブラウ ンズバーグ ノース・901・イースト 5945 (72)発明者 テステイン，ウイリアム ジヨン アメリカ合衆国 インデイアナ州 インデ イアナポリス ウイノナ・ドライブ 6808 Ｆターム(参考） 5B042 GB05 JJ13 JJ21

Claims (25)

【特許請求の範囲】
1. 【請求項１】 ウォッチドッグ・タイマー回路であって、 集積回路の動作状態を監視するための第１のウォッチドッグ・タイマーを含む
   集積回路と、 前記集積回路の外部にある第２のウォッチドッグ・タイマーとを含み、前記第
   ２のウォッチドッグ・タイマーは、前記集積回路によって供給された電子信号の
   受信に応じて前記集積回路をリセットできるようにする、ウォッチドッグ・タイ
   マー回路。
2. 【請求項２】 前記第１のウォッチドッグ・タイマーが少なくとも部分的に
   はソフトウェアによって実現され、前記第２のウォッチドッグ・タイマーがハー
   ドウェアによって実現される、請求項１に記載のウォッチドッグ・タイマー回路
   。
3. 【請求項３】 前記集積回路がマイクロプロセッサを含む、請求項１に記載
   のウォッチドッグ・タイマー回路。
4. 【請求項４】 前記第１および第２のウォッチドッグ・タイマーがコンシュ
   ーマ・エレクトロニクス・デバイスにおいて実現される、請求項１に記載のウォ
   ッチドッグ・タイマー回路。
5. 【請求項５】 前記コンシューマ・エレクトロニクス・デバイスがテレビジ
   ョン信号処理装置を含む、請求項４に記載のウォッチドッグ・タイマー回路。
6. 【請求項６】 前記第２のウォッチドッグ・タイマーが前記集積回路を静電
   放電から保護する、請求項１に記載のウォッチドッグ・タイマー回路。
7. 【請求項７】 前記第２のウォッチドッグ・タイマーが前記集積回路をカイ
   ン−アーク過渡現象から保護する、請求項１に記載のウォッチドッグ・タイマー
   回路。
8. 【請求項８】 前記第２のウォッチドッグ・タイマーが、前記集積回路が前
   記電子信号を所定の期間に渡って前記第２のウォッチドッグ・タイマーに供給で
   きないことに応答して、前記集積回路をリセットできるようにする、請求項１に
   記載のウォッチドッグ・タイマー回路。
9. 【請求項９】 前記第２のウォッチドッグ・タイマーが、所定のロジック信
   号を前記集積回路の端子に印加することによって前記集積回路をリセットできる
   ようにする、請求項１に記載のウォッチドッグ・タイマー回路。
10. 【請求項１０】 前記集積回路の前記端子がマスク不可能割込み端子である
    、請求項９に記載のウォッチドッグ・タイマー回路。
11. 【請求項１１】 ウォッチドッグ・タイマー回路であって、 集積回路の動作状態を監視するための第１および第２のウォッチドッグ・タイ
    マーを含む集積回路を含み、前記第２のウォッチドッグ・タイマーは、前記第１
    のウォッチドッグ・タイマーの所定の状態に応答して前記第１のウォッチドッグ
    ・タイマーをリセットする、ウォッチドッグ・タイマー回路。
12. 【請求項１２】 前記第１および第２のウォッチドッグ・タイマーが少なく
    とも部分的にはソフトウェアによって実現される、請求項１１に記載のウォッチ
    ドッグ・タイマー回路。
13. 【請求項１３】 前記集積回路がマイクロプロセッサを含む、請求項１１に
    記載のウォッチドッグ・タイマー回路。
14. 【請求項１４】 前記第１および第２のウォッチドッグ・タイマーがコンシ
    ューマ・エレクトロニクス・デバイスにおいて実現される、請求項１１に記載の
    ウォッチドッグ・タイマー回路。
15. 【請求項１５】 前記コンシューマ・エレクトロニクス・デバイスがテレビ
    ジョン信号処理装置を含む、請求項１４に記載のウォッチドッグ・タイマー回路
    。
16. 【請求項１６】 集積回路向けのウォッチドッグ・タイマー機能を提供する
    ための方法であって、 前記集積回路の動作状態を監視するための第１のウォッチドッグ・タイマーを
    前記集積回路の内部に提供するステップと、 前記集積回路によって供給された電子信号に応答して前記集積回路をリセット
    できるようにするための第２のウォッチドッグ・タイマーを、前記集積回路の外
    部に提供するステップとを含む方法。
17. 【請求項１７】 前記第１のウォッチドッグ・タイマーが少なくとも部分的
    にはソフトウェアによって実現され、前記第２のウォッチドッグ・タイマーがハ
    ードウェアによって実現される、請求項１６に記載の方法。
18. 【請求項１８】 前記集積回路がマイクロプロセッサを含む、請求項１６に
    記載の方法。
19. 【請求項１９】 前記第１および第２のウォッチドッグ・タイマーがコンシ
    ューマ・エレクトロニクス・デバイスにおいて実現される、請求項１６に記載の
    方法。
20. 【請求項２０】 前記コンシューマ・エレクトロニクス・デバイスがテレビ
    ジョン信号処理装置を含む、請求項１９に記載の方法。
21. 【請求項２１】 前記第２のウォッチドッグ・タイマーが前記集積回路を静
    電放電から保護する、請求項１６に記載の方法。
22. 【請求項２２】 前記第２のウォッチドッグ・タイマーが前記集積回路をカ
    イン−アーク過渡現象から保護する、請求項１６に記載の方法。
23. 【請求項２３】 前記第２のウォッチドッグ・タイマーが、前記集積回路が
    前記電子信号を所定の期間に渡って前記第２のウォッチドッグ・タイマーに供給
    できないことに応答して、前記集積回路をリセットできるようにする、請求項１
    ６に記載の方法。
24. 【請求項２４】 前記第２のウォッチドッグ・タイマーが、所定のロジック
    信号を前記集積回路の端子に印加することによって前記集積回路をリセットでき
    るようにする、請求項１６に記載の方法。
25. 【請求項２５】 前記集積回路の前記端子がマスク不可能割込み端子である
    、請求項２４に記載の方法。