JPS58117062A - イニシヤル回路 - Google Patents
イニシヤル回路Info
- Publication number
- JPS58117062A JPS58117062A JP56214298A JP21429881A JPS58117062A JP S58117062 A JPS58117062 A JP S58117062A JP 56214298 A JP56214298 A JP 56214298A JP 21429881 A JP21429881 A JP 21429881A JP S58117062 A JPS58117062 A JP S58117062A
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- JP
- Japan
- Prior art keywords
- initial
- circuit
- output
- signal
- mpu10
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Retry When Errors Occur (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
この発明は、マイクロプロセッサ（以下ＭＰυと称す）
にハードウェアでイニシャライズ（初期化）を行う九め
のイニシャル囲路に関するものである。
にハードウェアでイニシャライズ（初期化）を行う九め
のイニシャル囲路に関するものである。
発明の技術的背景
従来、第１−のようにＭＰＵｌ０には、水晶発振＠１１
が接続され、Ｍｉ’ｔＪ１０は仁の水晶妬振器１１が作
るクロックに基づいて動作を行う、また、ＭＰＵ１０ハ
、一般的に、パワーオンリセット（イニシャライズ）さ
れて、動作を開始するようになされていて、このパワー
オンリセットの丸めにイニシャル端子ＩＮＩが設けられ
る。
が接続され、Ｍｉ’ｔＪ１０は仁の水晶妬振器１１が作
るクロックに基づいて動作を行う、また、ＭＰＵ１０ハ
、一般的に、パワーオンリセット（イニシャライズ）さ
れて、動作を開始するようになされていて、このパワー
オンリセットの丸めにイニシャル端子ＩＮＩが設けられ
る。
このイニシャル端子ＩＮＩＫは、抵抗１３とコンテンｔ
１４からなる時定数回路が設けられている。
１４からなる時定数回路が設けられている。
また、抵抗１３と並列にダイオード１５が接続されてい
て、ＭＰＵｌ０用の電源電圧＋ＶがＯｖに近い時には、
コンデンサ１４に蓄積されている電荷を電源電圧＋Ｖ儒
へ流出させ、電源電圧＋Ｖが所定の電圧に近い時には、
電源電圧＋■から抵抗を介して電荷をコンデンサ１４に
蓄積させるようにしである。
て、ＭＰＵｌ０用の電源電圧＋ＶがＯｖに近い時には、
コンデンサ１４に蓄積されている電荷を電源電圧＋Ｖ儒
へ流出させ、電源電圧＋Ｖが所定の電圧に近い時には、
電源電圧＋■から抵抗を介して電荷をコンデンサ１４に
蓄積させるようにしである。
従って、電源電圧＋■が立ち上がった歯切において鉱、
コンデンサ１４への電荷蓄積が行なわれ。
コンデンサ１４への電荷蓄積が行なわれ。
コンデンサ１４のプラス儒からイニシャル端子Ｉ’ＮＩ
へ到る信号１１１１２には”Ｌ′″レベルの信号が与え
られる。この結果、イニシャル端子ＩＮＩＫはアクティ
ブな信号が与えられることになるから、イニシャライズ
が行なわれる。
へ到る信号１１１１２には”Ｌ′″レベルの信号が与え
られる。この結果、イニシャル端子ＩＮＩＫはアクティ
ブな信号が与えられることになるから、イニシャライズ
が行なわれる。
１＋、電源電圧＋■が立ち上がってしまうと、コンデン
サ１４には、十分な電荷が蓄積され、従って信号線１２
には、′″ＨＨルベル号が与えられることになる。この
結果、イニシャライズは解除される。
サ１４には、十分な電荷が蓄積され、従って信号線１２
には、′″ＨＨルベル号が与えられることになる。この
結果、イニシャライズは解除される。
背景技術の問題点
しかしながら電源電圧中■は、常に理想的な立ち上がシ
特性を持っているとは限らないし、また定常状態で瞬断
することもある。このような電源電圧＋■の変化によっ
て、あるいは静電気勢の外ｌＬＫよって、ＭＰＵｌ０が
誤動作すると、イニシャル（ロ）路は、イニシャル動作
をなさず、ＭＰＵｌ０が誤動作を続けることがあった。
特性を持っているとは限らないし、また定常状態で瞬断
することもある。このような電源電圧＋■の変化によっ
て、あるいは静電気勢の外ｌＬＫよって、ＭＰＵｌ０が
誤動作すると、イニシャル（ロ）路は、イニシャル動作
をなさず、ＭＰＵｌ０が誤動作を続けることがあった。
発明の目的
本発明は、以上述べた欠点に１みなされたものである。
それ故、本発明の目的は、例えば、電源電圧の低下中静
電気等により、ＭＰＵが誤動作するであろうと予測され
る鳩舎および、誤動作していると検出され九場合に、Ｍ
ＰＵに対してイニシャライズｔ−打って、正常動作に復
帰させるイニシャル（ロ）路を提供することである。
電気等により、ＭＰＵが誤動作するであろうと予測され
る鳩舎および、誤動作していると検出され九場合に、Ｍ
ＰＵに対してイニシャライズｔ−打って、正常動作に復
帰させるイニシャル（ロ）路を提供することである。
発明の概要
そこで、本発明で杜、ＭＰＵが所定時間４６に所定の出
力を行うようにプログラム化しておき、この所定の出力
が得られ無いと龜は、ＭＰＵが誤動作しているのである
から、これを第１のイニシャル回路で検出し、イニシャ
ル信号を出力するようにする。
力を行うようにプログラム化しておき、この所定の出力
が得られ無いと龜は、ＭＰＵが誤動作しているのである
から、これを第１のイニシャル回路で検出し、イニシャ
ル信号を出力するようにする。
また、電源電圧＋ｖが所定値以下となることを検出し、
その時イニシャル信号を出力するＩｌｌのイニシャル回
路を設ける。
その時イニシャル信号を出力するＩｌｌのイニシャル回
路を設ける。
以上のｊＩｌｌ及び第２のイニシャル信号の論層和を作
って、その結果の出力なＭＰＵのイニシャル入力とすゐ
ことによって１本発明の目的な達成できる。
って、その結果の出力なＭＰＵのイニシャル入力とすゐ
ことによって１本発明の目的な達成できる。
発明の実施例
以下、図面を参照して本発明の詳細な説明する。
第２図は、本発明の実施例のブロック図である。
同図において、第１図と同一の符号を付しである要素は
、第１図と同様の構成である。
、第１図と同様の構成である。
ｎは、第１のイニシャル回路、冴は第２のイニシャル回
路を示す。Ｍ Ｐ Ｕ １０から第１のイニシャル囲路
ｎへは、クロック端子ＣＬＫから信号１１２Ｄを介して
、クロックが送出されるようになっている。ｔｔ％ＭＰ
Ｕｌ０からＩｌｌのイニシャル回路ｎへは、アドレスバ
ス（例えばＡＯ乃至Ａ１５０１６ビツトのパス）と、ア
ドレス切替線とを含むパス４が延びていて、ＭＰＵｌ０
は、所定の時間毎に所定の出力−ここでは、あるアドレ
ス−を出力すゐ、第１のイニシャル回路２２拡、所定の
時間毎に、所定の出力が得られ無ければ、信号線加を介
して得られ九クロックの分周出力を信号ｌｌＩ２３を介
して、アクティブ（”Ｈ”レベル）として出力するもの
である。
路を示す。Ｍ Ｐ Ｕ １０から第１のイニシャル囲路
ｎへは、クロック端子ＣＬＫから信号１１２Ｄを介して
、クロックが送出されるようになっている。ｔｔ％ＭＰ
Ｕｌ０からＩｌｌのイニシャル回路ｎへは、アドレスバ
ス（例えばＡＯ乃至Ａ１５０１６ビツトのパス）と、ア
ドレス切替線とを含むパス４が延びていて、ＭＰＵｌ０
は、所定の時間毎に所定の出力−ここでは、あるアドレ
ス−を出力すゐ、第１のイニシャル回路２２拡、所定の
時間毎に、所定の出力が得られ無ければ、信号線加を介
して得られ九クロックの分周出力を信号ｌｌＩ２３を介
して、アクティブ（”Ｈ”レベル）として出力するもの
である。
具体的には、Ｊｌｌｌのイニシャル囲路ｎは、例えば、
第３図のように構成される。即ち、信号線加を介してク
ロックを第１分ｗ４器（資）のり四ツク端子ＣＫＫ入力
し、所定の分周を行って出力端子Ｑから信号＠３１を介
して第２分周器あのクロック端子ＣＫＫ入力するように
構成し、１良、第２分周器あのクリヤ端子ＣＬにはアド
レスデコーダ諺の出力端子Ｑから信号線おを介してクリ
ヤ信号が与えられる構成となっている。更に、アドレス
デコーダ諺へは、パス４を介して、ＭＰＵｌ０からアド
レスが出力されるが、そのアドレス中所定の時間毎に出
力される所定のアドレスに基づき、アドレスデ゛コーダ
３２はその出力端子Ｑからアクティブな信号を信号線お
を介して、第２分周器Ｕのクリヤ端子ＣＬへ与える。従
って、もし、クリヤ信号が第２分周器Ｕのクリヤ端子Ｃ
Ｌヘアクチイブとして与えられなければ、第２分周層別
は、第１分ｗ器Ｉから信号線３１を介して与えられたク
ロックを分周して信号Ｉｌｌルから出力する。また、ク
リヤ信号が第２分周器調へアクティブとして与えられる
と、第２分周器誦の出力線アクティブとされ表い、つま
ｐ１第２分周器あの出力がアクティブ（”Ｈ″レベルと
なる前に、ＭＰＵｌ０が正常であれば、所定のアドレス
をアドレスデコーダ諺へ与え、アドレスデコーダ支から
アクティブなりリヤ信号が出力される。
第３図のように構成される。即ち、信号線加を介してク
ロックを第１分ｗ４器（資）のり四ツク端子ＣＫＫ入力
し、所定の分周を行って出力端子Ｑから信号＠３１を介
して第２分周器あのクロック端子ＣＫＫ入力するように
構成し、１良、第２分周器あのクリヤ端子ＣＬにはアド
レスデコーダ諺の出力端子Ｑから信号線おを介してクリ
ヤ信号が与えられる構成となっている。更に、アドレス
デコーダ諺へは、パス４を介して、ＭＰＵｌ０からアド
レスが出力されるが、そのアドレス中所定の時間毎に出
力される所定のアドレスに基づき、アドレスデ゛コーダ
３２はその出力端子Ｑからアクティブな信号を信号線お
を介して、第２分周器Ｕのクリヤ端子ＣＬへ与える。従
って、もし、クリヤ信号が第２分周器Ｕのクリヤ端子Ｃ
Ｌヘアクチイブとして与えられなければ、第２分周層別
は、第１分ｗ器Ｉから信号線３１を介して与えられたク
ロックを分周して信号Ｉｌｌルから出力する。また、ク
リヤ信号が第２分周器調へアクティブとして与えられる
と、第２分周器誦の出力線アクティブとされ表い、つま
ｐ１第２分周器あの出力がアクティブ（”Ｈ″レベルと
なる前に、ＭＰＵｌ０が正常であれば、所定のアドレス
をアドレスデコーダ諺へ与え、アドレスデコーダ支から
アクティブなりリヤ信号が出力される。
一方、第２のイニシャル回路冴は、ＭＰＵＩＵの電源電
圧を検出し、この電源電圧が所定値以下となると、出力
を信号［２５からアクティブ（′″Ｌ′″Ｌ′″レベル
送出するものである。
圧を検出し、この電源電圧が所定値以下となると、出力
を信号［２５からアクティブ（′″Ｌ′″Ｌ′″レベル
送出するものである。
異体的には、第２のイニシャル園路冴は１例えば、第４
図のように構成される。即ち、電源電圧−）−Ｖｃｃか
ら抵抗４１が駕び、この抵抗４】に定電圧ダイオード切
が接続されて、所定の電圧レベルを決定している。この
、定電圧ダイオード化で決定された所定電圧に、抵抗ｌ
を介して、トランジスタ４２０ベースへ与えられる。ト
ランジスタ社のエミッタには、電源電圧＋Ｖｃｃが与え
られ、）ツンジスタ４２のコレクタとグランドとの間に
は抵抗Ｉが１［される。トランジスタのコレクタからは
停電検出１１ｉｌ１５ｏがアンドグー）５１へ延びてい
て、アンドゲート５１の他方へはＭＰＵｌ０からのチッ
プセレクト信号が入力していて、アントゲ−）５１の出
力はメモリ（例、えば、ＣＭＯ＆−ＲＡＭ）のチップセ
レクトに与えられる。アントゲ−、ト５１は、ＲＡＭ内
容の停電時保鏝用のもので、停電となるとメモリのアク
セスが禁止される。
図のように構成される。即ち、電源電圧−）−Ｖｃｃか
ら抵抗４１が駕び、この抵抗４】に定電圧ダイオード切
が接続されて、所定の電圧レベルを決定している。この
、定電圧ダイオード化で決定された所定電圧に、抵抗ｌ
を介して、トランジスタ４２０ベースへ与えられる。ト
ランジスタ社のエミッタには、電源電圧＋Ｖｃｃが与え
られ、）ツンジスタ４２のコレクタとグランドとの間に
は抵抗Ｉが１［される。トランジスタのコレクタからは
停電検出１１ｉｌ１５ｏがアンドグー）５１へ延びてい
て、アンドゲート５１の他方へはＭＰＵｌ０からのチッ
プセレクト信号が入力していて、アントゲ−）５１の出
力はメモリ（例、えば、ＣＭＯ＆−ＲＡＭ）のチップセ
レクトに与えられる。アントゲ−、ト５１は、ＲＡＭ内
容の停電時保鏝用のもので、停電となるとメモリのアク
セスが禁止される。
また、トランジスタ４２のコレクタには、バッファ４５
が接続されていて、電流バッファの役割をは九している
。オた、バッファ６には、抵抗４７及びこれに並列にダ
イオード化と抵抗４９の直列回路が′Ｉｊｋ絖されてい
る。ダイオード化の７ノードとグランドとの間にはコン
デンサ栃が接続され、抵抗４７とコンデンサ４６とが、
ＭＰＵｌ０のイニシャル信号に十分長い時定数を与えて
いる。つｔシ、コンデンサ凝が充電されるときには、抵
抗４７のみが介在し、コンデンサ４６から電荷の放電が
行なわれるときには、抵抗４７の他にダイオード化、抵
抗４９が介在する。
が接続されていて、電流バッファの役割をは九している
。オた、バッファ６には、抵抗４７及びこれに並列にダ
イオード化と抵抗４９の直列回路が′Ｉｊｋ絖されてい
る。ダイオード化の７ノードとグランドとの間にはコン
デンサ栃が接続され、抵抗４７とコンデンサ４６とが、
ＭＰＵｌ０のイニシャル信号に十分長い時定数を与えて
いる。つｔシ、コンデンサ凝が充電されるときには、抵
抗４７のみが介在し、コンデンサ４６から電荷の放電が
行なわれるときには、抵抗４７の他にダイオード化、抵
抗４９が介在する。
以上のような構成の鯖２のイニシャル−［２４に＞Ｗテ
Ｆｉ、 ｔｌｌｌ電ｆＥ＋ Ｖｃｃ カ所足ｅ）ｉｌｌ
（Ｍ Ｐ Ｕ ｔ。
Ｆｉ、 ｔｌｌｌ電ｆＥ＋ Ｖｃｃ カ所足ｅ）ｉｌｌ
（Ｍ Ｐ Ｕ ｔ。
の動作ｔ−保証し帰る値）以上のと１には、トランジス
タ４２襦オンで６９．コレクタへゆ９ｊ５ ＋Ｖｃｃの
電圧が塊われる。
タ４２襦オンで６９．コレクタへゆ９ｊ５ ＋Ｖｃｃの
電圧が塊われる。
そして、−）−Ｖｃｃの電圧が低下してくると、抵抗４
３に電流が流れなくなり、トランジスタ４２はオフとな
る。従って、コンデンサ鋳に蓄えられていた電荷は抵抗
４７．ダイオード化、抵抗４９． ノ＜ソフア仙を介し
てグランドへ流出する。この良め、信号１１２５には′
″Ｌ”レベルの信号が現われ、出力（１号はアクティブ
となる。１また、十Ｖｃｃが上昇し所定の電圧（Ｍ Ｐ
Ｕ １０の動作を４Ｍ証し得る値）になると、トラン
ジスタ４２はオンとなＬコレクタＫａ“Ｈ”レベルの信
号が現われる。そして、これにより、コンデンサーが充
電されるが、抵抗４７のみが関与するから時定数が大き
く信号［１２５へは１Ｌ″レベルの信号がＭ Ｐ Ｕ
１０のイニシャルに十分な時間出力されていて、その後
”Ｈ”レベルとなる。
３に電流が流れなくなり、トランジスタ４２はオフとな
る。従って、コンデンサ鋳に蓄えられていた電荷は抵抗
４７．ダイオード化、抵抗４９． ノ＜ソフア仙を介し
てグランドへ流出する。この良め、信号１１２５には′
″Ｌ”レベルの信号が現われ、出力（１号はアクティブ
となる。１また、十Ｖｃｃが上昇し所定の電圧（Ｍ Ｐ
Ｕ １０の動作を４Ｍ証し得る値）になると、トラン
ジスタ４２はオンとなＬコレクタＫａ“Ｈ”レベルの信
号が現われる。そして、これにより、コンデンサーが充
電されるが、抵抗４７のみが関与するから時定数が大き
く信号［１２５へは１Ｌ″レベルの信号がＭ Ｐ Ｕ
１０のイニシャルに十分な時間出力されていて、その後
”Ｈ”レベルとなる。
以上説明した第１のイニシャル−路ｎからの出力は信号
線２３を介してオアグー）２６の一つの入力端へ、第２
のイニシャル回路為からの出力は、信号線すを介してオ
アゲート々の他の入力端へ入力される。またオアグー）
２６の出力線、信号１ｉ１１２を介してＭ Ｐ Ｕ １
０のイニシャル端子ＩＮＩへ到る。
線２３を介してオアグー）２６の一つの入力端へ、第２
のイニシャル回路為からの出力は、信号線すを介してオ
アゲート々の他の入力端へ入力される。またオアグー）
２６の出力線、信号１ｉ１１２を介してＭ Ｐ Ｕ １
０のイニシャル端子ＩＮＩへ到る。
以上のように構成されているので、ＭＰＵｌ０が誤動作
を開始すると、第１のイニシャル回路２２においては、
アドレスデコーダ（へ所定の時間毎に所定のアドレスが
入力されなくなｆｉ、１１１２分周器諷の出力は＠Ｈ”
レベルとなって信号１［Ｚ３を介してオアゲート墓へ到
る。従って、ＭＰＵｌ０（Ｄイニシャル端子ＩＮＩには
ＩＩＬ”レベルの信号が入力され、イニシャライズが
なされる。
を開始すると、第１のイニシャル回路２２においては、
アドレスデコーダ（へ所定の時間毎に所定のアドレスが
入力されなくなｆｉ、１１１２分周器諷の出力は＠Ｈ”
レベルとなって信号１［Ｚ３を介してオアゲート墓へ到
る。従って、ＭＰＵｌ０（Ｄイニシャル端子ＩＮＩには
ＩＩＬ”レベルの信号が入力され、イニシャライズが
なされる。
ｔｕ、電源電圧＋Ｖｃｃが低下して、直ちに復旧し九と
しても、抵抗４７％コンデンｔ４６、ダイオード砺、抵
抗４９により、放電社素早く、充電拡遅く行なわれるの
で、ＭＰＵｌ０がイニシャライズされるために十分な時
間、信号線６０レベルを′″Ｌ″としておくことができ
、ＭＰＵｌ０のｉｉｉ＊な初期化が保証される。
しても、抵抗４７％コンデンｔ４６、ダイオード砺、抵
抗４９により、放電社素早く、充電拡遅く行なわれるの
で、ＭＰＵｌ０がイニシャライズされるために十分な時
間、信号線６０レベルを′″Ｌ″としておくことができ
、ＭＰＵｌ０のｉｉｉ＊な初期化が保証される。
発明の効果
以上説明したように、本発明によれば、ＭＰＵが誤動作
してもイニシャライズされ正常に復旧され、かつ電源電
圧が低下して誤動作の兆候があるときにも、有効にイニ
シャライズする仁とがで龜る。それ故、ＭＰＵを用いた
システムの信頼性は着しく向上する。
してもイニシャライズされ正常に復旧され、かつ電源電
圧が低下して誤動作の兆候があるときにも、有効にイニ
シャライズする仁とがで龜る。それ故、ＭＰＵを用いた
システムの信頼性は着しく向上する。
第１図は従来例のブロック図、第２図は本発明の痰施例
のブロック図、第３図は本発明のＭｌのイニシャル回路
のブロック図、 ＃１４Ｆｌｉは１ｌｘ２ｏｔニシャル
回路の回路図である。 １０・・・ＭＰＵ ２２・・・＃１１のイニシ
ャル回路ム・・・第２のイエクヤル回路 に・・・論理和回路（オアゲート） 代理人 弁理士 本 １） 崇第１図 第２図 第４図 ４
のブロック図、第３図は本発明のＭｌのイニシャル回路
のブロック図、 ＃１４Ｆｌｉは１ｌｘ２ｏｔニシャル
回路の回路図である。 １０・・・ＭＰＵ ２２・・・＃１１のイニシ
ャル回路ム・・・第２のイエクヤル回路 に・・・論理和回路（オアゲート） 代理人 弁理士 本 １） 崇第１図 第２図 第４図 ４
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサから与えられたクロックを分周する
と共に、マイクロプロセッサから所定の時間毎に所定の
出力が得られ無ければ、前記クロックの分周結果出力を
アクティブとする第１のイニシャル回路と、 マイクロプロセッサの電源電圧を検出し、この電源電圧
が所定値以下となると出力をアクティブとする＃＆２の
イニシャル−路と、 前記第１及びＩＦ５（２）イニシャル回路の出力の論理
和をとる鎗壊和回路とを有し、 該論理和回路の出力をマイクロプロセッサのイ二７ヤル
入力とするイニシャル−路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214298A JPS58117062A (ja) | 1981-12-29 | 1981-12-29 | イニシヤル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214298A JPS58117062A (ja) | 1981-12-29 | 1981-12-29 | イニシヤル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58117062A true JPS58117062A (ja) | 1983-07-12 |
Family
ID=16653410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214298A Pending JPS58117062A (ja) | 1981-12-29 | 1981-12-29 | イニシヤル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58117062A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063626A (ja) * | 1983-09-10 | 1985-04-12 | Fujitsu Ltd | マイクロ・プロセツサの自動再起動回路 |
| JPS6191711A (ja) * | 1984-10-11 | 1986-05-09 | Matsushita Refrig Co | マイクロコンピユ−タのリセツト装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114964A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Initialized circuit |
| JPS564848A (en) * | 1979-06-22 | 1981-01-19 | Hitachi Ltd | Restart system for computer |
-
1981
- 1981-12-29 JP JP56214298A patent/JPS58117062A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114964A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Initialized circuit |
| JPS564848A (en) * | 1979-06-22 | 1981-01-19 | Hitachi Ltd | Restart system for computer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063626A (ja) * | 1983-09-10 | 1985-04-12 | Fujitsu Ltd | マイクロ・プロセツサの自動再起動回路 |
| JPS6191711A (ja) * | 1984-10-11 | 1986-05-09 | Matsushita Refrig Co | マイクロコンピユ−タのリセツト装置 |
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