JPS58117062A - Initial circuit - Google Patents
Initial circuitInfo
- Publication number
- JPS58117062A JPS58117062A JP56214298A JP21429881A JPS58117062A JP S58117062 A JPS58117062 A JP S58117062A JP 56214298 A JP56214298 A JP 56214298A JP 21429881 A JP21429881 A JP 21429881A JP S58117062 A JPS58117062 A JP S58117062A
- Authority
- JP
- Japan
- Prior art keywords
- initial
- circuit
- output
- signal
- mpu10
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Retry When Errors Occur (AREA)
- Electronic Switches (AREA)
Abstract
Description
【発明の詳細な説明】
発明の技術分野
この発明は、マイクロプロセッサ（以下ＭＰυと称す）
にハードウェアでイニシャライズ（初期化）を行う九め
のイニシャル囲路に関するものである。[Detailed Description of the Invention] Technical Field of the Invention This invention relates to a microprocessor (hereinafter referred to as MPυ)
This relates to the ninth initial enclosure, which is initialized by hardware.
発明の技術的背景
従来、第１−のようにＭＰＵｌ０には、水晶発振＠１１
が接続され、Ｍｉ’ｔＪ１０は仁の水晶妬振器１１が作
るクロックに基づいて動作を行う、また、ＭＰＵ１０ハ
、一般的に、パワーオンリセット（イニシャライズ）さ
れて、動作を開始するようになされていて、このパワー
オンリセットの丸めにイニシャル端子ＩＮＩが設けられ
る。Technical Background of the Invention Conventionally, as in No. 1-1, the MPU10 has a crystal oscillation@11
is connected, the Mi'tJ10 operates based on the clock generated by the crystal generator 11, and the MPU10 is generally power-on reset (initialized) to start operation. An initial terminal INI is provided at the end of this power-on reset.
このイニシャル端子ＩＮＩＫは、抵抗１３とコンテンｔ
１４からなる時定数回路が設けられている。This initial terminal INIK is connected to the resistor 13 and the content t.
A time constant circuit consisting of 14 is provided.
また、抵抗１３と並列にダイオード１５が接続されてい
て、ＭＰＵｌ０用の電源電圧＋ＶがＯｖに近い時には、
コンデンサ１４に蓄積されている電荷を電源電圧＋Ｖ儒
へ流出させ、電源電圧＋Ｖが所定の電圧に近い時には、
電源電圧＋■から抵抗を介して電荷をコンデンサ１４に
蓄積させるようにしである。Also, when the diode 15 is connected in parallel with the resistor 13 and the power supply voltage +V for MPU10 is close to Ov,
The charge accumulated in the capacitor 14 is drained to the power supply voltage +V, and when the power supply voltage +V is close to a predetermined voltage,
Charge is stored in the capacitor 14 from the power supply voltage +■ via the resistor.
従って、電源電圧＋■が立ち上がった歯切において鉱、
コンデンサ１４への電荷蓄積が行なわれ。Therefore, at the gear cutter where the power supply voltage +
Electric charge is stored in the capacitor 14.
コンデンサ１４のプラス儒からイニシャル端子Ｉ’ＮＩ
へ到る信号１１１１２には”Ｌ′″レベルの信号が与え
られる。この結果、イニシャル端子ＩＮＩＫはアクティ
ブな信号が与えられることになるから、イニシャライズ
が行なわれる。From the positive voltage of capacitor 14 to the initial terminal I'NI
A signal at the "L" level is given to the signal 11112 reaching the "L" level. As a result, an active signal is applied to the initial terminal INIK, so that initialization is performed.
１＋、電源電圧＋■が立ち上がってしまうと、コンデン
サ１４には、十分な電荷が蓄積され、従って信号線１２
には、′″ＨＨルベル号が与えられることになる。この
結果、イニシャライズは解除される。1+, power supply voltage +■ rises, sufficient charge is accumulated in the capacitor 14, and therefore the signal line 12
is given the ``HH rubel number.As a result, initialization is canceled.
背景技術の問題点
しかしながら電源電圧中■は、常に理想的な立ち上がシ
特性を持っているとは限らないし、また定常状態で瞬断
することもある。このような電源電圧＋■の変化によっ
て、あるいは静電気勢の外ｌＬＫよって、ＭＰＵｌ０が
誤動作すると、イニシャル（ロ）路は、イニシャル動作
をなさず、ＭＰＵｌ０が誤動作を続けることがあった。Problems with the Background Art However, the power supply voltage (2) does not always have ideal start-up characteristics, and there may be instantaneous interruptions in a steady state. If the MPU10 malfunctions due to such a change in the power supply voltage +■ or due to the electrostatic force ILK, the initial (B) path may not perform the initial operation, and the MPU10 may continue to malfunction.
発明の目的 本発明は、以上述べた欠点に１みなされたものである。Purpose of invention The present invention addresses the above-mentioned drawbacks.
それ故、本発明の目的は、例えば、電源電圧の低下中静
電気等により、ＭＰＵが誤動作するであろうと予測され
る鳩舎および、誤動作していると検出され九場合に、Ｍ
ＰＵに対してイニシャライズｔ−打って、正常動作に復
帰させるイニシャル（ロ）路を提供することである。Therefore, an object of the present invention is to provide a pigeonhole in which the MPU is predicted to malfunction due to static electricity during a drop in power supply voltage, and in the case where the MPU is detected to be malfunctioning.
The purpose is to provide an initial path for initializing the PU and returning it to normal operation.
発明の概要
そこで、本発明で杜、ＭＰＵが所定時間４６に所定の出
力を行うようにプログラム化しておき、この所定の出力
が得られ無いと龜は、ＭＰＵが誤動作しているのである
から、これを第１のイニシャル回路で検出し、イニシャ
ル信号を出力するようにする。Summary of the Invention Therefore, in the present invention, the MPU is programmed to perform a predetermined output at a predetermined time 46, and if the predetermined output is not obtained, the MPU is malfunctioning. This is detected by the first initial circuit and an initial signal is output.
また、電源電圧＋ｖが所定値以下となることを検出し、
その時イニシャル信号を出力するＩｌｌのイニシャル回
路を設ける。Also, it detects that the power supply voltage +v is below a predetermined value,
At that time, an initial circuit of Ill is provided to output an initial signal.
以上のｊＩｌｌ及び第２のイニシャル信号の論層和を作
って、その結果の出力なＭＰＵのイニシャル入力とすゐ
ことによって１本発明の目的な達成できる。One of the objects of the present invention can be achieved by creating a logical sum of the above jIll and the second initial signal and using the resulting output as the initial input of the MPU.
発明の実施例 以下、図面を参照して本発明の詳細な説明する。Examples of the invention Hereinafter, the present invention will be described in detail with reference to the drawings.
第２図は、本発明の実施例のブロック図である。FIG. 2 is a block diagram of an embodiment of the invention.
同図において、第１図と同一の符号を付しである要素は
、第１図と同様の構成である。In this figure, elements denoted by the same reference numerals as in FIG. 1 have the same configuration as in FIG. 1.
ｎは、第１のイニシャル回路、冴は第２のイニシャル回
路を示す。Ｍ Ｐ Ｕ １０から第１のイニシャル囲路
ｎへは、クロック端子ＣＬＫから信号１１２Ｄを介して
、クロックが送出されるようになっている。ｔｔ％ＭＰ
Ｕｌ０からＩｌｌのイニシャル回路ｎへは、アドレスバ
ス（例えばＡＯ乃至Ａ１５０１６ビツトのパス）と、ア
ドレス切替線とを含むパス４が延びていて、ＭＰＵｌ０
は、所定の時間毎に所定の出力−ここでは、あるアドレ
ス−を出力すゐ、第１のイニシャル回路２２拡、所定の
時間毎に、所定の出力が得られ無ければ、信号線加を介
して得られ九クロックの分周出力を信号ｌｌＩ２３を介
して、アクティブ（”Ｈ”レベル）として出力するもの
である。n indicates the first initial circuit, and sae indicates the second initial circuit. A clock is sent from the MPU 10 to the first initial circuit n via the signal 112D from the clock terminal CLK. tt%MP
A path 4 including an address bus (for example, a path of AO to A15016 bits) and an address switching line extends from Ul0 to the initial circuit n of Ill.
The first initial circuit 22 outputs a predetermined output - in this case, a certain address - at a predetermined time interval. The frequency-divided output of nine clocks obtained from the above is outputted as active ("H" level) via the signal llI23.
具体的には、Ｊｌｌｌのイニシャル囲路ｎは、例えば、
第３図のように構成される。即ち、信号線加を介してク
ロックを第１分ｗ４器（資）のり四ツク端子ＣＫＫ入力
し、所定の分周を行って出力端子Ｑから信号＠３１を介
して第２分周器あのクロック端子ＣＫＫ入力するように
構成し、１良、第２分周器あのクリヤ端子ＣＬにはアド
レスデコーダ諺の出力端子Ｑから信号線おを介してクリ
ヤ信号が与えられる構成となっている。更に、アドレス
デコーダ諺へは、パス４を介して、ＭＰＵｌ０からアド
レスが出力されるが、そのアドレス中所定の時間毎に出
力される所定のアドレスに基づき、アドレスデ゛コーダ
３２はその出力端子Ｑからアクティブな信号を信号線お
を介して、第２分周器Ｕのクリヤ端子ＣＬへ与える。従
って、もし、クリヤ信号が第２分周器Ｕのクリヤ端子Ｃ
Ｌヘアクチイブとして与えられなければ、第２分周層別
は、第１分ｗ器Ｉから信号線３１を介して与えられたク
ロックを分周して信号Ｉｌｌルから出力する。また、ク
リヤ信号が第２分周器調へアクティブとして与えられる
と、第２分周器誦の出力線アクティブとされ表い、つま
ｐ１第２分周器あの出力がアクティブ（”Ｈ″レベルと
なる前に、ＭＰＵｌ０が正常であれば、所定のアドレス
をアドレスデコーダ諺へ与え、アドレスデコーダ支から
アクティブなりリヤ信号が出力される。Specifically, the initial enclosure n of Jllll is, for example,
It is configured as shown in FIG. That is, the clock is inputted to the first divider W4 (capital) terminal CKK through the signal line, the clock is divided by a predetermined frequency, and the clock is sent from the output terminal Q to the second divider via the signal @31. A clear signal is applied to the clear terminal CL of the first and second frequency dividers from the output terminal Q of the address decoder via the signal line O. Furthermore, the address decoder 32 outputs an address from the MPU10 via the path 4, and based on a predetermined address output at predetermined intervals during the address, the address decoder 32 outputs an address from its output terminal Q. An active signal is applied to the clear terminal CL of the second frequency divider U via the signal line O. Therefore, if the clear signal is the clear terminal C of the second frequency divider U
If it is not given as the L active, the second frequency division layer divides the clock given from the first divider I via the signal line 31 and outputs it from the signal line Ill. Also, when the clear signal is given as active to the second frequency divider, the output line of the second frequency divider is made active, which means that the output of the second frequency divider p1 becomes active (“H” level). If MPU10 is normal before it becomes active, a predetermined address is given to the address decoder, and an active/rear signal is output from the address decoder support.
一方、第２のイニシャル回路冴は、ＭＰＵＩＵの電源電
圧を検出し、この電源電圧が所定値以下となると、出力
を信号［２５からアクティブ（′″Ｌ′″Ｌ′″レベル
送出するものである。On the other hand, the second initial circuit detects the power supply voltage of the MPUIU, and when this power supply voltage becomes less than a predetermined value, the output is sent out from the signal [25 at active (''L''L'' level). .
異体的には、第２のイニシャル園路冴は１例えば、第４
図のように構成される。即ち、電源電圧−）−Ｖｃｃか
ら抵抗４１が駕び、この抵抗４】に定電圧ダイオード切
が接続されて、所定の電圧レベルを決定している。この
、定電圧ダイオード化で決定された所定電圧に、抵抗ｌ
を介して、トランジスタ４２０ベースへ与えられる。ト
ランジスタ社のエミッタには、電源電圧＋Ｖｃｃが与え
られ、）ツンジスタ４２のコレクタとグランドとの間に
は抵抗Ｉが１［される。トランジスタのコレクタからは
停電検出１１ｉｌ１５ｏがアンドグー）５１へ延びてい
て、アンドゲート５１の他方へはＭＰＵｌ０からのチッ
プセレクト信号が入力していて、アントゲ−）５１の出
力はメモリ（例、えば、ＣＭＯ＆−ＲＡＭ）のチップセ
レクトに与えられる。アントゲ−、ト５１は、ＲＡＭ内
容の停電時保鏝用のもので、停電となるとメモリのアク
セスが禁止される。Variantly, the second initial Sonoji Sae is 1, for example, the 4th initial.
It is configured as shown in the figure. That is, a resistor 41 extends from the power supply voltage -)-Vcc, and a constant voltage diode is connected to this resistor 4 to determine a predetermined voltage level. At this predetermined voltage determined by the constant voltage diode, a resistor l
to the base of transistor 420. A power supply voltage +Vcc is applied to the emitter of the transistor 42, and a resistor I is connected between the collector of the transistor 42 and the ground. A power failure detection signal 11il15o extends from the collector of the transistor to the AND gate 51, a chip select signal from the MPU10 is input to the other AND gate 51, and the output of the AND gate 51 is connected to the memory (for example, CMO & -RAM) chip select. Antagonist 51 is for protecting the contents of the RAM in the event of a power outage, and access to the memory is prohibited in the event of a power outage.
また、トランジスタ４２のコレクタには、バッファ４５
が接続されていて、電流バッファの役割をは九している
。オた、バッファ６には、抵抗４７及びこれに並列にダ
イオード化と抵抗４９の直列回路が′Ｉｊｋ絖されてい
る。ダイオード化の７ノードとグランドとの間にはコン
デンサ栃が接続され、抵抗４７とコンデンサ４６とが、
ＭＰＵｌ０のイニシャル信号に十分長い時定数を与えて
いる。つｔシ、コンデンサ凝が充電されるときには、抵
抗４７のみが介在し、コンデンサ４６から電荷の放電が
行なわれるときには、抵抗４７の他にダイオード化、抵
抗４９が介在する。Further, a buffer 45 is connected to the collector of the transistor 42.
is connected and plays the role of a current buffer. Additionally, the buffer 6 includes a resistor 47 and a series circuit consisting of a diode and a resistor 49 connected in parallel to the resistor 47. A capacitor is connected between the diode 7 node and the ground, and a resistor 47 and a capacitor 46 are connected to each other.
A sufficiently long time constant is given to the initial signal of MPU10. When the capacitor 46 is charged, only the resistor 47 is present, and when the charge is discharged from the capacitor 46, a diode resistor 49 is present in addition to the resistor 47.
以上のような構成の鯖２のイニシャル−［２４に＞Ｗテ
Ｆｉ、 ｔｌｌｌ電ｆＥ＋ Ｖｃｃ カ所足ｅ）ｉｌｌ
（Ｍ Ｐ Ｕ ｔ。Initial of mackerel 2 with the above configuration - [24>WteFi, tllll electric fE+ Vcc kasho e)ill
(M P U t.
の動作ｔ−保証し帰る値）以上のと１には、トランジス
タ４２襦オンで６９．コレクタへゆ９ｊ５ ＋Ｖｃｃの
電圧が塊われる。The operation of t--guaranteed return value) or higher and 1 means that transistor 42 is on and 69. A voltage of 9j5 +Vcc is concentrated to the collector.
そして、−）−Ｖｃｃの電圧が低下してくると、抵抗４
３に電流が流れなくなり、トランジスタ４２はオフとな
る。従って、コンデンサ鋳に蓄えられていた電荷は抵抗
４７．ダイオード化、抵抗４９． ノ＜ソフア仙を介し
てグランドへ流出する。この良め、信号１１２５には′
″Ｌ”レベルの信号が現われ、出力（１号はアクティブ
となる。１また、十Ｖｃｃが上昇し所定の電圧（Ｍ Ｐ
Ｕ １０の動作を４Ｍ証し得る値）になると、トラン
ジスタ４２はオンとなＬコレクタＫａ“Ｈ”レベルの信
号が現われる。そして、これにより、コンデンサーが充
電されるが、抵抗４７のみが関与するから時定数が大き
く信号［１２５へは１Ｌ″レベルの信号がＭ Ｐ Ｕ
１０のイニシャルに十分な時間出力されていて、その後
”Ｈ”レベルとなる。Then, when the voltage of -)-Vcc decreases, the resistor 4
No current flows through the transistor 3, and the transistor 42 is turned off. Therefore, the charge stored in the capacitor is transferred to the resistor 47. Diode, resistor 49. Flows out to the ground via Sofa Sen. In this case, the signal 1125 has '
A "L" level signal appears, and the output (No. 1 becomes active.
When U10 reaches 4M (a value that can prove the operation of U10), the transistor 42 is turned on and a signal at the L collector Ka of "H" level appears. As a result, the capacitor is charged, but since only the resistor 47 is involved, the time constant is large and the signal [125 is sent to the 1L'' level signal MPU
It is output for a time sufficient for the initial of 10, and then becomes "H" level.
以上説明した第１のイニシャル−路ｎからの出力は信号
線２３を介してオアグー）２６の一つの入力端へ、第２
のイニシャル回路為からの出力は、信号線すを介してオ
アゲート々の他の入力端へ入力される。またオアグー）
２６の出力線、信号１ｉ１１２を介してＭ Ｐ Ｕ １
０のイニシャル端子ＩＮＩへ到る。The output from the first initial path n described above is sent via the signal line 23 to one input terminal of the
The output from the initial circuit is input to the other input terminals of the OR gates via signal lines. Also oagu)
26 output line, MPU 1 via signal 1i112
It reaches the initial terminal INI of 0.
以上のように構成されているので、ＭＰＵｌ０が誤動作
を開始すると、第１のイニシャル回路２２においては、
アドレスデコーダ（へ所定の時間毎に所定のアドレスが
入力されなくなｆｉ、１１１２分周器諷の出力は＠Ｈ”
レベルとなって信号１［Ｚ３を介してオアゲート墓へ到
る。従って、ＭＰＵｌ０（Ｄイニシャル端子ＩＮＩには
ＩＩＬ”レベルの信号が入力され、イニシャライズが
なされる。With the above configuration, when MPUl0 starts malfunctioning, the first initial circuit 22 will:
When a predetermined address is no longer input to the address decoder (fi at predetermined intervals), the output of the 1112 frequency divider is @H”
level and reaches the Orgate Tomb via Signal 1 [Z3. Therefore, a signal at the "IIL" level is input to the MPU10 (D initial terminal INI), and initialization is performed.
ｔｕ、電源電圧＋Ｖｃｃが低下して、直ちに復旧し九と
しても、抵抗４７％コンデンｔ４６、ダイオード砺、抵
抗４９により、放電社素早く、充電拡遅く行なわれるの
で、ＭＰＵｌ０がイニシャライズされるために十分な時
間、信号線６０レベルを′″Ｌ″としておくことができ
、ＭＰＵｌ０のｉｉｉ＊な初期化が保証される。tu, the power supply voltage +Vcc drops and immediately recovers, the resistor 47% capacitor T46, the diode Toshiba, and the resistor 49 quickly expand and slow down the charge, so that the voltage is sufficient for MPU10 to be initialized. The level of the signal line 60 can be kept at ``L'' for a certain period of time, and the initialization of MPU10 is guaranteed.
発明の効果
以上説明したように、本発明によれば、ＭＰＵが誤動作
してもイニシャライズされ正常に復旧され、かつ電源電
圧が低下して誤動作の兆候があるときにも、有効にイニ
シャライズする仁とがで龜る。それ故、ＭＰＵを用いた
システムの信頼性は着しく向上する。Effects of the Invention As explained above, according to the present invention, even if the MPU malfunctions, it is initialized and restored to normal, and even when the power supply voltage drops and there are signs of malfunction, the MPU can be initialized effectively. It gets thicker. Therefore, the reliability of the system using the MPU is significantly improved.
第１図は従来例のブロック図、第２図は本発明の痰施例
のブロック図、第３図は本発明のＭｌのイニシャル回路
のブロック図、 ＃１４Ｆｌｉは１ｌｘ２ｏｔニシャル
回路の回路図である。
１０・・・ＭＰＵ ２２・・・＃１１のイニシ
ャル回路ム・・・第２のイエクヤル回路
に・・・論理和回路（オアゲート）
代理人 弁理士 本 １） 崇第１図
第２図
第４図
４Fig. 1 is a block diagram of a conventional example, Fig. 2 is a block diagram of a phlegm embodiment of the present invention, Fig. 3 is a block diagram of an initial circuit of Ml of the present invention, and #14Fli is a circuit diagram of a 1lx2ot initial circuit. . 10...MPU 22...Initial circuit of #11...Second equal circuit...OR gate Agent Patent attorney Book 1) Takashi Figure 1 Figure 2 Figure 4 4
Claims (1)
と共に、マイクロプロセッサから所定の時間毎に所定の
出力が得られ無ければ、前記クロックの分周結果出力を
アクティブとする第１のイニシャル回路と、 マイクロプロセッサの電源電圧を検出し、この電源電圧
が所定値以下となると出力をアクティブとする＃＆２の
イニシャル−路と、 前記第１及びＩＦ５（２）イニシャル回路の出力の論理
和をとる鎗壊和回路とを有し、 該論理和回路の出力をマイクロプロセッサのイ二７ヤル
入力とするイニシャル−路。[Claims] A first device that divides the frequency of a clock given from a microprocessor and activates the output of the frequency division result of the clock if a predetermined output is not obtained from the microprocessor at predetermined intervals. an initial circuit, a #&2 initial path that detects the power supply voltage of the microprocessor and makes the output active when the power supply voltage is below a predetermined value, and a logical sum of the outputs of the first and IF5 (2) initial circuits. an initial circuit which has an output of the disjunctive circuit and which serves as an initial input of the microprocessor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214298A JPS58117062A (en) | 1981-12-29 | 1981-12-29 | Initial circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214298A JPS58117062A (en) | 1981-12-29 | 1981-12-29 | Initial circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58117062A true JPS58117062A (en) | 1983-07-12 |
Family
ID=16653410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214298A Pending JPS58117062A (en) | 1981-12-29 | 1981-12-29 | Initial circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58117062A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063626A (en) * | 1983-09-10 | 1985-04-12 | Fujitsu Ltd | Automatic restarting circuit of microprocessor |
| JPS6191711A (en) * | 1984-10-11 | 1986-05-09 | Matsushita Refrig Co | Resetting device of microcomputer |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114964A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Initialized circuit |
| JPS564848A (en) * | 1979-06-22 | 1981-01-19 | Hitachi Ltd | Restart system for computer |
-
1981
- 1981-12-29 JP JP56214298A patent/JPS58117062A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54114964A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Initialized circuit |
| JPS564848A (en) * | 1979-06-22 | 1981-01-19 | Hitachi Ltd | Restart system for computer |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063626A (en) * | 1983-09-10 | 1985-04-12 | Fujitsu Ltd | Automatic restarting circuit of microprocessor |
| JPS6191711A (en) * | 1984-10-11 | 1986-05-09 | Matsushita Refrig Co | Resetting device of microcomputer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4148099A (en) | Memory device having a minimum number of pins | |
| US5343085A (en) | Power-on reset system and a semiconductor memory device incorporating same | |
| JPH0474015A (en) | Semiconductor integrated circuit | |
| JPH021565A (en) | Semiconductor device, integrated circuit and power source voltage detecting construction | |
| US6281723B1 (en) | Device and method for power-on/power-off checking of an integrated circuit | |
| US4672587A (en) | Integratable, bus-oriented transmission system | |
| US4447893A (en) | Semiconductor read only memory device | |
| JPS58117062A (en) | Initial circuit | |
| JPH0488518A (en) | Semiconductor device | |
| US5170072A (en) | Buffer device having a booster circuit for a semiconductor memory device | |
| US6812595B2 (en) | Protection circuit for reducing noise received at a circuit operating on a voltage reference supply | |
| JPH0154799B2 (en) | ||
| JPH0321928B2 (en) | ||
| US5175751A (en) | Processor static mode disable circuit | |
| TW414895B (en) | Power-up signal generator for semiconductor memory device | |
| US6631467B1 (en) | Microcomputer timing control circuit provided with internal reset signal generator triggered by external reset signal | |
| JPH0758887B2 (en) | Variable clock delay circuit using RC time constant | |
| JP3279955B2 (en) | Semiconductor circuit | |
| JP2002099357A (en) | Semiconductor device | |
| JP3123058B2 (en) | Semiconductor memory | |
| JPH0430120B2 (en) | ||
| JP2926852B2 (en) | Semiconductor memory | |
| JP3043879B2 (en) | Through current control circuit | |
| JPS5858839A (en) | Power interruption detecting circuit | |
| JP2648040B2 (en) | Substrate potential supply circuit |