JPS6373436A - 集積回路のラツチアツプ検出及び復帰回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は集積回路のラッチアップ検出及び復帰回路に関
する。

「源平の坊缶］ 例えば、ｌチップＣＭＯＳ型集積回路から構成されるマ
イクロコンピュータに外部から静電気等の雑音が印加さ
れた場合、該マイクロコンピュータ内部のメモリに記憶
されているデータの破壊等が生じ、該マイクロコンピュ
ータが暴走する場合がある。これを防止するためにこの
暴走を検出し、このマイクロコンピュータをリセットす
る暴走検出回路が、マイクロコンピュータに備えられて
いる。

［発明が解決しようとする問題点コ しかしながら、上記マイクロコンピュータに強度の雑音
が印加された場合、マイクロコンピュータ内部のメモリ
に記憶されているデータの破壊と同時に、マイクロコン
ピュータのＣＭＯ９型Ｏ９回路内に設けられろ寄生ザイ
リスタがターンオンし過大な電源電流が流れ続けるいわ
ゆるラッチアップ現象が発生し、該マイクロコンピュー
タが動作不可能な状態となる。従来のマイクロコンピュ
ータの暴走検出回路では、このラッチアップ現象を検出
することができず、該マイクロコンピュータを正常な状
態に復帰することができないという問題点があった。

本発明の目的は以上の問題点を解決し、集積回路で生じ
るラッチアップ現象を検出し、該集積回路を正常な状態
に復帰させることができる集積回路のラッチアップ検出
及び復帰回路を提供することにある。

［問題点を解決するための手段］ 本発明は、集積回路のラブチアツブを検出する検出手段
と、上記検出手段の出力に応答して上記集積回路の入力
ポートを短絡し予め決められた所定時間後に上記集積回
路の入力ポートの短絡を解除する手段と、上記検出手段
の出力に応答して上記集積回路への電源供給をしゃ断し
予め決められた所定時間後に上記集積回路への電源供給
を開始する手段とを備えたことを特徴とする。

［作用］ 以上のように構成することによって、上記検出手段によ
り集積回路のラッチアップを検出した後、上記集積回路
の入力ポートを短絡し上記集積回路への電源供給をしゃ
断する。これによってラフチアツブを停止させた後、上
記集積回路の入力ポートの短絡を解除し上記集積回路へ
の電源供給を開始する。これによって上記集積回路を正
常な動作状態に復帰させることができる。

［実施例コ 第１図は、本発明の一実施例であるマイクロコンピュー
タのラッチアップ検出及び復帰回路である。

第１図において、１は例えば日本電気製μＰＤ７５１４
形ｌチップマイクロコンピュータであり、マイクロコン
ピュータｌ内には、中央演算処理回路部（以下、ＣＰＵ
という。）＋１と、ＲＯＭ及びＲＡＭから構成されるメ
モリ１２と、外部信号入力端子５から抵抗Ｒ０を介して
入力される人力信号を処理する入力ポート部１３と、所
定の周期でクリアパルスを周期的に出力する出力ポート
部１４と、マイクロコンピュータｌの外部に備えられる
２個の集積回路Ｉ及び■（以下、それぞれＩＣＩ及びＩ
ＣＩＩという。）と、バス３Ｉ及び３２を介して信号の
入出力処理を行う入出力ポート部１５及び＋６とが備え
られており、ＣＰＵＩ　＋、メモリ１２とポート部１３
ないし１６がバス１７を介して接続されている。また、
例えば直流電圧５Ｖの直流電源Ｖｃｃから詳細後述する
パワーオンオフ回路７並びに、電源入力端子１８を介し
てマイクロコンピュータｌ内の全回路に供給される。さ
らに、電源入力端子１８はＩＣＩ２１及びＩＣＩ［２２
の電源入力端子に接続される。電源入力端子１８はまた
、詳細後述するパワーオンリセット回路８を介してマイ
クロコンピュータｌのリセット入力端子１９に接続され
るとともに、ｒｃｒ２＋及びＩＣｌＩ２２の各々リセッ
ト入力端子に接続される。

マイクロコンピュータｌのＣＰＵ１１はメモリ１２に記
憶されたシステムプログラムに基づいて入力ポート部Ｉ
３、出力ポート部１４、人出力ポート部１５及び１６を
バス１７を介して制御する。

出力ポート部１４はＣＰＵ１１の制御に応答してのクリ
アパルスｂを微分回路２の抵抗Ｒ２の両端に出力する。

微分回路２は抵抗ＲＩとＲ３及びコンデンサＣ１で構成
され、抵抗Ｒ１の一端は出力ポート部１４の出力端子及
びコンデンサＣＩの一端に接続されるとともに、抵抗Ｒ
１の他端はアースに接続される。コンデンサＣＩの他端
は７段のりップルキャリイ方式のバイナリカウンタ４の
クリア信号入力端子に接続されるとともに、抵抗Ｒ１を
介してアースに接続される。このバイナリカウンタ４の
クロック入力端子には、クロック発振器３から出力され
る所定周期のクロック信号ａが入力され、またクロック
発振器３及びバイナリカウンタ４の各電源入力端子には
、例えば直流電圧５ｖの直流電源Ｖｃｃが常時供給され
ている。従って、出力ポート部１４から出力されるクリ
アパルスｂが微分回路２で微分されてバイナリカウンタ
・１のクリア信号入力端子に入力される。バイナリカウ
ンタ４はクロック入力端子に入力されるクロック信号ａ
に基づい７貢４−静電ｉ＋ｅ仁桑丘い　々ＩＩアＩ旨呂
入力＆当二２−Ｈレベルの信号が人力されるとき該バイ
ナリカウンタ４は該計数動作を停止した後、再び計数の
初期値から計数動作を開始する。例えば２．６秒である
所定の時間Ｔ、の間クリア信号入力端子にＨレベルのク
リアパルスが入力されていない場合、バイナリカウンタ
４はＱ出力端子から所定の時間Ｔ、のパルス幅を有する
Ｈレベルのパルスｄ　を外部信号オンオフ回路６とパワ
ーオンオフ回路７の各入力端子６ａ及び７ａに出力する
。

外部信号オンオフ回路６は抵抗Ｒ１ｆ及びＲｌｊ並びに
ＮＰＮ形トランジスタＱ、とで構成され、この外部信号
オンオフ回路６の入力端子６ａ　は抵抗ＲＩ２を介して
トランジスタＱ、のベースに接続されるとともに、トラ
ンジスタＱ、のベースは抵抗Ｒ１３を介してアースに接
続される。またトランジスタＱ、のエミッタはアースに
接続され、そのコレクタはマイクロコンピュータ１の入
力ポート部１３の信号入力端子１３ａに接続される。こ
こで、バイナリカウンタ４のＱ出力端子からＨレベルの
パルスｄ　が出力されるときトランジスタＱ。

はオンとなり入力ポート部１３の信号入力端子１３ａ　
をアースに接地し、一方、バイナリカウンタ４のＱ出力
端子がＬレベルのときトランジスタＱ、はオフとなり、
外部信号入力端子５に入力される外部信号が抵抗Ｒ１１
を介して入力ポート部Ｉ３の信号入力端子１３ａ　　に
入力されることが可能な状態となる。

パワーオンオフ回路７はＰＮＰ形トランジスタＱ、及び
Ｑ、並びに抵抗Ｒｔｌ及びＲｔｚから構成され、パワー
オンオフ回路７の入力端子７ａは抵抗Ｒ２＋を介してＰ
ＮＰ形トランジスタＱ３のベースに接続され、トランジ
スタＱ３のコレクタは抵抗Ｒ７゜を介してアースに接続
される。トランジスタＱ３のエミッタはＰＮＰ形トラン
ジスタＱ、のベースに接続される。また、トランジスタ
Ｑ、のエミッタは直流電源Ｖｃｃに接続され、トランジ
スタＱ。

のコレクタはパワーオンオフ回路７の出力端子７ｂを介
してマイクロコンピュータｌの電源入力端子１８、ＩＣ
Ｉ２１及びＩＣｌＩ２２の各電源入力端子に接続される
とともに、パワーオンリセット回路８の入力端子８ａに
接続される。パワーオンオフ回路７において、バイナリ
カウンタ４のＱ出力端子がＬレベルであるとき、トラン
ジスタＱ。

はオンでありトランジスタＱ、はオンとなる。このとき
、直流Ｎ源ＶｃｃがトランジスタＱ、を介してマイクロ
コンピュータｌの電源入力端子１８及びＩＣ＋２１及び
ＩＣｌＩ２２の各電源入力端子、並びにパワーオンリセ
ット回路８の入力端子８ａに供給される。一方、バイナ
リカウンタ４のＱ出力端子がＨレベルとなったとき、ト
ランジスタＱ３はオフとなりそれによってトランジスタ
Ｑ、はオフとなる。このとき、マイクロコンピュータｌ
のＮ源入力端子１８並びにＩＣ１２１及び（ＣＩＩ２２
の各電源入力端子、及びパワーオンリセット回路８への
直流電源Ｖｃｃの供給がしゃ断される。

パワーオンリセット回路８はＰＮＰ形トランジスタＱ４
、抵抗Ｒ，，５Ｒｓｔ及びＲ３３、コンデンサＣａｌ、
及びダイオードＤから構成され、パワーオンリセット回
路３の入力端子８ａはトランジスタ○、の毛ミ、、々カ
ｒトゲｘ−ｒ−ｖｎの力・ノードｌこ接続されるととも
に抵抗Ｒｊｌを介して接続点８ｂに接続される。ダイオ
ードＤのアノードは接続点８ｂに接続され、その接続点
８ｂは抵抗Ｒ３，を介してトランジスタＱ４のベースに
接続されるととらにコンデンサＣ３１を介してアースに
接続される。トランジスタＱ４のコレクタはパワーオン
リセット回路８の出力端子８ｃに接続されるとともに、
該出力端子８ｃは抵抗Ｒ３３を介してアースに接続され
る。さらに、パワーオンリセット回路８の出力端子８Ｃ
はマイクロコンピュータＩのリセット入力端子Ｉ９、並
びにＩＣＩ２１及びＩＣｌＩ２２の各リセット入力端子
に接続される。パワーオンリセット回路８の入力端子８
ａへ直流電源Ｖｃｃｈ＜供給されるとき、コンデンサ０
ｆｆｌに電荷が充電され、このとき、トランジスタＱ４
のエミッタの電圧がそのベースの電圧に比較して高くな
り、トランジスタＱ４がオン状態となる。このとき、パ
ワーオンリセット回路８の出力端子８ｃは）（レベルと
なる。この後、コンデンサＣ３Ｉの充電が完了したとき
、トランジスタＱ４のベースの電圧がそのエミッ夕の電
圧に等しくなりトランジスタＱ４がオフとなり、パワー
オンリセット回路８の出力端子８ＣがＬレベルとなる。

すなわち、パワーオンリセット回路８の入力端子８ａに
入力される直流電源Ｖｃｃｈ＜遮断状態から供給状態に
なったとき、パワーオンリセット回路８の出力端子８Ｃ
から正電圧であるＨレベルのパルスｆ　が出力される。

次に、マイクロコンピュータｌのＣＰＵＩＩの動作につ
いて第２図のフローチャートを用いて以下に説明する。

まず、ステップ！において、リセット入力端子１９にＨ
レベルのリセット信号が入力されたとき、ＣＰＵＩＩは
マイクロコンピュータ１内の各回路部１２ないし１６の
動作をリセットし各回路部１２ないし１６を初期状態か
ら動作させる。次に、メモリ１２内のＲＯＭからＲＡＭ
へシステムプログラムがロードされ、ＲＡＭにロードさ
れたシステムプログラムに基づいてＣＰＵＩＩが動作す
る。

さらに、ステップ３においてＣＰＵＩＩは所定の初期デ
ータの設定を行った後、ステップ４に進み、マイクロコ
ンピュータｌ内の各回路部１２ないし１６が正常動作状
態であるかをバス１７を介して各回路部１２ないし１６
と所定の信号を授受することによって判断し、正常動作
状態であるときステップ５に進み、一方、例えばラッチ
アップ現象等が生じ、正常動作状態でないときステップ
７に進む。ステップ５において、ＣＰＵＩＩは入出力ポ
ート部１５に対してバス３１を介してＩＣＩ２１と所定
の信号を授受することによりＩＣＩ２＋が正常動作状態
であるか否かを調査するように命じ、その調査結果が入
出力ポート部１５からＣＰＵ１１に出力され、ここでＩ
Ｃ＋２１が正常動作状態であるときステップ６に進み、
一方、ＩＣＩ２１が正常動作状態でないとき、ステップ
７に進む。

さらに、ステップ６において、ＣＰＵＩＩは入出力ポー
ト部１６に対してバス３２を介してＩＣ［２２と所定の
信号を授受することによりＩＣ■２２が正常動作状態で
あるか否かを調査するように命じ、その調査結果が入出
力ポート部Ｉ６からＣＰＵ１１に出力され、ここで、Ｉ
ＣＩ［２２が正常動作状態であるときステップ４に進み
上述のステップが繰り返され、一方ＩＣｌ１２２が正常
動作状態でないときステップ７に進む。

ステップ７において、ＣＰＵＩＩは出力ポート部１４に
対し一定の周期Ｔで出力しているクリアパルスの出力を
停止させる。

上述したように、ＣＰＵ１１は常時マイクロコンピュー
タｌ内の各回路１２ないし１６、並びにＩＣ＋２１及び
ＩＣｌＩ２２の動作が正常に行なわれているか否かを判
断し、たとえばラッチアップ現象により上記各回路が正
常動作状態にない場合、ステップ７において出力ポート
１４から一定周期Ｔで周期的に出力しているクリアパル
スｂ　が出力されなくなる。また、出力ポート部１４に
おいてラッチアップ現象が生じたとき、出力ポート部１
　＝１はクリアパルスｂ　を出力することができなくな
る。

以上のように＋１が成された第１図のマイクロコンピュ
ータのラッチアップ検出及び復帰回路の動作について、
第３図のタイミングチャートを用いて以下に説明する。

クロック発振器３は所定周期のクロック信号ａをバイナ
リカウンタ４のクロック入力端子に出力している。また
、マイクロコンピュータｌの電源入力端子１８、並びに
ＩＣＩ２＋及びＩＣｌＩ２２の各電源入力端子にパワー
オンオフ回路７を介して直流電源Ｖｃｃが供給されると
ともに、クロック発振器３及びバイナリカウンタ４に直
流電源Ｖｃｃが供給されている。さらに、出力ポート部
１４はＣＰＵＩＩの制御に基づいて、所定時間Ｔの周期
で周期的にクリアパルスｂを微分回路２を介してバイナ
リカウンタ４のクリア信号入力端子に出力する。ここで
、バイナリカウンタ４のクリア信号入力端子にはクリア
パルスｂの微分された微小幅パルスＣが人力される。ま
た、バイナリカウンタ４はクロック発振器３から出力さ
れるクロック信号ａに基づいて、計数動作を行いクリア
信号入力端子に上記１ルベルの微小幅パルスＣが入力さ
れるとき該計数動作を停止した後、再び計数の初期値か
ら計数動作を開始する。

マイクロコンピュータｌの各回路部１２ないし１６及び
ＩＣＩ２＋、ＩＣｌＩ２２内でいわゆるラッチアップ現
象が生じたとき、上述のように出力ポート部１４からク
リアパルスｂ　が出力されなくなる。このとき例えば、
第３図に示すように、時刻ｔ１から時刻１１までの時間
Ｔより長い時間Ｔ１の間クリア信号入力端子にＩ］レベ
ルの信号が入力されない場合、時刻１１においてバイナ
リカウンタ４はＱ出力端子からパルス幅Ｔ、のト■レベ
ルのパルスｄ　を外部信号オンオフ回路６の入力端子６
ａ及びパワーオンオフ回路７の入力端子７ａに出力する
。これによってトランジスタＱ、がオンとなり、入力ポ
ート部１３の入力端子１３ａがアースに短絡され、外部
信号の入力がしゃ断される。また、パワーオンオフ回路
７のトランジスタＱ、がオフとなり、マイクロコンピュ
ータ１の電源入力端子１８、ＩＣＩ２１及びＩＣＩ［２
２の各電源入力端子、並びにパワーオンリセット回路８
への直流電源Ｖｃｃの供給ｅがしゃ断される。

さらに、時刻［、から時間Ｔ、後の時刻ｔつにおいて、
バイナリカウンタ４のＱ出力端子ｄがＨレベルからＬレ
ベルになったとき、外部信号オンオフ回路６のトランジ
スタＱ、がオフとなって、入力ポート部１３の入力端子
１３ａのアース短絡状態が解除され、外部信号入力端子
５から入力される外部信号が抵抗Ｒ１１を介して入力ポ
ート部Ｉ３の入力端子１３ａに人力される。また、パワ
ーオンオフ回路７のトランジスタＱ、がオンとなり、マ
イクロコンピュータｌの電源入力端子１８、Ｉ（１２１
及びＩＣｌＩ２２の各電源入力端子並びにパワーオンリ
セット回路８へ直流電源Ｖｃｃが供給される。この時刻
ｔ３においてパワーオンリセット回路８は所定のパルス
幅のＨレベルのリセットパルスｒ　をマイクロコンピュ
ータｌのリセット信号入力端子１９並びにＩＣＩ２１及
びｒｃＩＩ２２の各リセット信号入力端子に出力する。

これによって、マイクロコンピュータｌのＣＰＵＩＩは
リセットされて第２図のフローチャートに基づいて動作
を開始し、一方ＴＣＩ２１及びＩＣｌＩ２２もリセット
されて初期化され動作を開始する。従って、時刻ｔ３の
後の時刻Ｌ４から、マイクロコンピュータｌの出力ポー
ト部１４は所定周期Ｔでクリアパルスｂを周期的に出力
し正常な状態となる。

以上の実施例において、マイクロコンピュータｌの入出
力ポート部１５．１６に接続されるＩＣが２個の場合に
ついて述べているが、これに限らずＩＣを接続しなくて
も良いし、また必要な個数のＩＣを接続してもよい。必
要な個数のＩＣをマイクロコンピュータ１に接続する場
合、マイクロコンピュータＩ内にそれに接続される個数
の人出力ポート部を必要とする。

［発明の効果］ 以上詳述したように本発明によれば、集積回路のラッチ
アップを検出する検出手段の出力に応答して、上記集積
回路の入力ポートを短絡し上記集積回路への電源供給を
しゃ断することにより、上記ラッチアップを停止させ、
さらに、所定時間後に上記集積回路の入力ポートの短絡
を解除し上記集積回路への電源供給を開始することによ
って、上記集積回路を正常な動作状態に復帰させること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるマイクロコンピュータ
のラッチアップ検出及び復帰回路の回路図、 第２図は第１図のマイクロコンピュータのＣＰＵの動作
を示すフローチャート、 第３図は第１図の回路の各部波形を示すタイミングチャ
ートである。 ｌ・・・マイクロコンピュータ、 ４・・・バイナリカウンタ、 ６・・・外部信号オンオフ回路、 ７・・・パワーオンオフ回路、 訃・・パワーオンリセット回路、 １１・・・中央演算処理回路部（ＣＰＵ）、１２・・・
メモリ、 １３・・入力ポート部、 １４・・出力ポート部、 １５．１６・・・入出力ポート部、 ２１・・・集積回路１（ＩＣＩ）、 ２２・・・集積回路Ｉｔ（ＩＣＵ）。

Claims (1)

【特許請求の範囲】
1. （１）集積回路のラッチアップを検出する検出手段と、 上記検出手段の出力に応答して上記集積回路の入力ポー
   トを短絡し予め決められた所定時間後に上記集積回路の
   入力ポートの短絡を解除する手段と、 上記検出手段の出力に応答して上記集積回路への電源供
   給をしゃ断し予め決められた所定時間後に上記集積回路
   への電源供給を開始する手段とを備えたことを特徴とす
   る集積回路のラッチアップ検出及び復帰回路。