JP2918763B2 - 電源リセット回路及びこれを用いた画面誤表示防止システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電源電圧の低下に応じ
て搭載機器の動作をリセットする電源リセット回路に関
する。

【０００２】

【従来の技術】マイクロコンピュータ等の機器において
は、電源電圧の低下が生じるとそれに伴い誤動作が生じ
てしまうため、通常、電源リセット回路が搭載されてい
る。この電源リセット回路は、ＩＣ又はその一部として
構成され、例えば図１０に示されるような構成を有して
いる。

【０００３】この図に示されるのは、エンハンスメント
形ＮＭＯＳ ＦＥＴ及びデプレション形ＮＭＯＳ ＦＥ
Ｔにより二種類の参照電圧を発生させ、これらを比較す
ることにり電源リセット信号を生成する回路である。

【０００４】すなわち、デプレション形ＮＭＯＳ ＦＥ
ＴであるＴｒ１とエンハンスメント形ＮＭＯＳ ＦＥＴ
であるＴｒ２を用いて電源電圧Ｖ_ＤＤの低下を検出し参
照電圧ＲＥＦ１を生成する一方で、エンハンスメント形
ＮＭＯＳ ＦＥＴであるＴｒ３及びデプレション形ＮＭ
ＯＳ ＦＥＴであるＴｒ４を用いて電源電圧Ｖ_ＤＤの低
下を検出し参照電圧ＲＥＦ２を生成する。比較器１０
は、これら参照電圧ＲＥＦ１とＲＥＦ２とを比較し、前
者が大である場合に電源リセット信号ＲＥＳＥＴをＨと
する。すなわち、このような回路によって生成される参
照電圧ＲＥＦ１及びＲＥＦ２は、図１１に示されるよう
に電源電圧Ｖ_ＤＤが高い領域ではＲＥＦ１＜ＲＥＦ２で
あるが、電源電圧Ｖ_ＤＤが低下するとＲＥＦ１＞ＲＥＦ
２となる。従って、この様な参照電圧の変化を利用し、
ＲＥＦ１とＲＥＦ２を比較器１０において比較すること
により電源電圧Ｖ_ＤＤの低下を検出することができる。
こうして得られた電源リセット信号ＲＥＳＥＴをマイク
ロコンピュータ等の各部回路に供給することにより、リ
セットを加え、誤動作を防止することができる。

【０００５】

【発明が解決しようとする課題】しかしながら、このよ
うにエンハンスメント形ＮＭＯＳ ＦＥＴとデプレショ
ン形ＮＭＯＳ ＦＥＴとを用いて回路を構成しようとす
る場合、エンハンスメント形とデプレション形それぞれ
についてマスク等を用意し対応する製造工程を設ける必
要があるため、製造コストが高くなってしまう。また、
エンハンスメント形とデプレション形のＮＭＯＳ ＦＥ
Ｔは別の拡散工程で作成されるため、そのしきい値電圧
は各々異なる傾向でばらついてしまう。更に、このしき
い値は温度に応じて変化するが、この変化の傾向はエン
ハンスメント形とデプレション形とで異なる傾向であ
る。従って、従来においては、製造コストが高いという
問題点に加え、しきい値のばらつきやその温度特性によ
って電源リセット信号の電圧値が変化してしまうという
問題点があった。

【０００６】本発明は、このような問題点を解決するこ
とを課題としてなされたものであり、エンハンスメント
形ＮＭＯＳ ＦＥＴとデプレション形ＮＭＯＳ ＦＥＴ
等を併せて用いることなくＭＯＳプロセスで電源リセッ
ト回路を製造可能とし、以て製造コストの低減、電源リ
セット信号のばらつきやその温度変化の抑制を実現する
ことを目的とする。

【０００７】

【課題を解決するための手段】このような目的を達成す
るために、本発明の請求項１に係る電源リセット回路
は、複数個の抵抗により電源電圧Ｖ_DDを分圧して第１の
参照電圧ＲＥＦ１を発生させる分圧手段と、ＭＯＳプロ
セスで発生する寄生トランジスタにて形成され、第２の
参照電圧ＲＥＦ２を出力するために用いられるスイッチ
ング素子と、スイッチング素子がオフしているときに第
２の参照電圧ＲＥＦ２が電源電圧Ｖ _DD とほぼ同じ勾配に
て変化することとなりかつスイッチング素子がオンして
いるときに第２の参照電圧ＲＥＦ２がほぼ一定の電圧値
になるようスイッチング素子を動作させる回路と、第１
の参照電圧ＲＥＦ１と第２の参照電圧ＲＥＦ２とを比較
し第１の参照電圧ＲＥＦ１が高い場合に電源リセット信
号ＲＥＳＥＴを出力する比較手段と、を備え、第１の参
照電圧ＲＥＦ１と第２の参照電圧ＲＥＦ２の比較により
電源電圧Ｖ_DD に応じた電源リセット信号を出力すること
を特徴とする。

【０００８】また、本発明の請求項２に係る電源リセッ
ト回路は、複数個の抵抗により電源電圧Ｖ_DDを分圧して
第１の参照電圧ＲＥＦ１を発生させる分圧手段と、ＭＯ
Ｓプロセスで発生する寄生トランジスタにて形成され、
第２の参照電圧ＲＥＦ２を出力するために用いられるス
イッチング素子と、スイッチング素子がオンしていると
きに第２の参照電圧ＲＥＦ２が電源電圧Ｖ _DD とほぼ同じ
勾配にて変化することとなりかつスイッチング素子がオ
フしているときに第２の参照電圧ＲＥＦ２がほぼ一定の
電圧値になるようスイッチング素子を動作させる回路
と、第１の参照電圧ＲＥＦ１と第２の参照電圧ＲＥＦ２
とを比較し第２の参照電圧ＲＥＦ２が高い場合に電源リ
セット信号ＲＥＳＥＴを出力する比較手段と、を備え、
第１の参照電圧ＲＥＦ１と第２の参照電圧ＲＥＦ２の比
較により電源電圧Ｖ_DD に応じた電源リセット信号を出力
することを特徴とする。

【０００９】

【００１０】そして、本発明の請求項３に係る画面誤表
示防止システムは、揮発性記憶素子上に格納されたデー
タに基づき表示装置の画面上に文字等を重畳表示させる
オンスクリーンディスプレイ制御手段と、少なくとも上
記揮発性記憶素子に対し、電源電圧Ｖ_DD に応じて電源リ
セット信号を出力する本発明の電源リセット回路と、を
備えることを特徴とする。

【００１１】

【作用】本発明の請求項１又は２に係る電源リセット回
路においては、第１の参照電圧ＲＥＦ１が電源電圧Ｖ
_ＤＤの分圧によって生成される。従って、この第１の参
照電圧ＲＥＦ１は、電源電圧Ｖ_ＤＤの低下勾配より小さ
い勾配で低下する。一方で、スイッチング素子は、オフ
又はオン時に、電源電圧Ｖ_ＤＤとほぼ同じ勾配で低下す
る電圧を第２の参照電圧ＲＥＦ２として出力する。従っ
て、スイッチング素子のオフ又はオン時には、第２の参
照電圧ＲＥＦ２の低下勾配は、第１の参照電圧ＲＥＦ１
の低下勾配より急であるため、電源電圧Ｖ_ＤＤがある値
を取る時に両者は等しい値となる。従って、第１の参照
電圧ＲＥＦ１と第２の参照電圧ＲＥＦ２の大小関係を比
較することにより、電源電圧Ｖ_ＤＤの低下を検出するこ
とができ、これを用いて電源リセット信号を生成するこ
とができる。また、このような構成を有する電源リセッ
ト回路は、スイッチング素子としては第２の参照電圧Ｒ
ＥＦ２発生用のスイッチング素子しか用いないため、製
造時にデプレション形とエンハンスメント形の両方のプ
ロセスを用いる必要がない。

【００１２】請求項１又は２においては、スイッチング
素子が寄生トランジスタとして構成される。すなわち、
ＭＯＳプロセスにおいて寄生的に発生するトランジスタ
を請求項１又は２におけるトランジスタとして用いるこ
とができるため、トランジスタ構成のために製造工程が
増加することがない。

【００１３】そして、請求項３においては、電源リセッ
ト回路が、電源電圧Ｖ_DDが低下した場合に少なくとも揮
発性記憶素子に電源リセット信号を供給する。この揮発
性記憶素子は、表示装置の画面上に重畳表示させるべき
文字等を示すデータを格納している。したがって、電源
電圧が低下しその後復旧した場合にも、オンスクリーン
ディスプレイに係る文字等が、乱れて表示されることが
なくなる。

【００１４】

【実施例】以下、本発明の好適な実施例について図面に
基づき説明する。なお、図１０及び図１１に示される従
来例と同様の構成には同一の記号を付し説明を省略す
る。

【００１５】図１には、本発明の第１実施例に係る電源
リセット回路の構成が示されている。この図に示される
ように、本実施例には、従来例におけるＴｒ１〜Ｔｒ４
に代え、トランジスタＴｒ、ツェナーダイオードＺＤ、
抵抗Ｒ１〜Ｒ４が用いられている。また、この実施例
は、ＰサブＮウェルのＭＯＳプロセスで製造される回路
である。

【００１６】抵抗Ｒ３及びＲ４は、電源電圧Ｖ_ＤＤを分
圧することにより参照電圧ＲＥＦ１を発生させる。この
参照電圧ＲＥＦ１は、比較器１０の非反転入力端子に入
力される。また、トランジスタＴｒのエミッタは比較器
１０の反転入力端子に接続されている。このトランジス
タＴｒのエミッタからは参照電圧ＲＥＦ２が出力され
る。

【００１７】参照電圧ＲＥＦ２を発生させるトランジス
タＴｒは、後述するようにＭＯＳプロセスにおいて寄生
的に発生するトランジスタである。トランジスタＴｒの
ベースは、ツェナーダイオードＺＤを介して電源に接続
されており、また、抵抗Ｒ２を介して接地されている。
トランジスタＴｒのコレクタは接地され、エミッタは抵
抗Ｒ１を介して電源に接続されている。

【００１８】図２には、この実施例の動作が示されてい
る。この図に示されるように、参照電圧ＲＥＦ１は、電
源電圧Ｖ_ＤＤを抵抗Ｒ３及びＲ４によって分圧して得ら
れた電圧であるため、電源電圧Ｖ_ＤＤに比例して低下す
る。一方、参照電圧ＲＥＦ２は、トランジスタＴｒの動
作によって非線形に低下し、電源電圧Ｖ_ＤＤがツェナー
ダイオードＺＤの降伏電圧Ｖ_Ｚ以上の領域Ｃ及びトラン
ジスタＴｒがオンするベースエミッタ間電圧Ｖ_Ｆ以下の
領域Ａでは、電源電圧Ｖ_ＤＤと同一勾配で低下する。電
源電圧Ｖ_ＤＤがＶ_Ｆ以上Ｖ_Ｚ以下の領域Ｂでは、参照電
圧ＲＥＦ２は一定の値をとる。

【００１９】このように参照電圧ＲＥＦ２が非線形に変
化するのは、次の様な動作による。すなわち、電源電圧
Ｖ_DDがＶ_F以下の領域Ａにおいては、トランジスタＴｒ
がオフ状態であるためそのエミッタ電位は電源電圧Ｖ_DD
と等しい。参照電圧ＲＥＦ２は、トランジスタＴｒのエ
ミッタ電位であるため、従って、図に示されるように参
照電圧ＲＥＦ１より大きな勾配で変化する。

【００２０】次に電源電圧Ｖ_DDがＶ_Fを超えると、トラ
ンジスタＴｒがオンするため、参照電圧ＲＥＦ２は、こ
の時点での電源電圧Ｖ_DDの値に維持される。すなわち、
電源電圧Ｖ_DDが電圧Ｖ_F以上の領域Ｂでは、参照電圧Ｒ
ＥＦ２は、Ｖ_Fに維持される。この後、電源電圧Ｖ_DDが
ツェナーダイオードＺＤの降伏電圧Ｖ_Zに至ると、トラ
ンジスタＴｒのベース電位が電源電圧Ｖ_DD −降伏電圧Ｖ
_Z にプルアップされるため、トランジスタＴｒは再びオ
フ状態となる。従って、電源電圧Ｖ_DDがツェナーダイオ
ードＺＤ降伏電圧Ｖ_Z以上の領域Ｃにおいては、参照電
圧ＲＥＦ２は電源電圧Ｖ_DDと同じ勾配で増加する。この
様に参照電圧ＲＥＦ２は、電源電圧Ｖ_DDに対して非線形
である。

【００２１】このような参照電圧ＲＥＦ１及びＲＥＦ２
の傾向から明らかな様に、両者は、領域Ｂ及びＣ内のあ
る一点において等しい値となる。この２点により挟まれ
る電源電圧Ｖ_ＤＤの領域においては、参照電圧ＲＥＦ１
＞ＲＥＦ２であるため、比較器１０の出力はＨとなる。
本実施例は、この特性を利用して電源リセット信号ＲＥ
ＳＥＴを発生させるものである。

【００２２】すなわち、図１に示されるような構成を有
する電気回路をマイクロコンピュータ等の機器に搭載し
た場合、電源電圧Ｖ_ＤＤの低下に伴い参照電圧ＲＥＦ１
とＲＥＦ２の関係がＲＥＦ２＞ＲＥＦ１からＲＥＦ１＞
ＲＥＦ２に変化する。この時点で比較器１０の出力はＬ
値からＨ値に変化するため、比較器１０の出力を電源リ
セット信号ＲＥＳＥＴとして用いることにより、電源電
圧Ｖ_ＤＤの低下に応じてマイクロコンピュータ等の機器
の各部にリセットを加えることができる。

【００２３】図３には、トランジスタＴｒの発生態様が
示されている。この図に示されるように、Ｐサブ上にＮ
ウェルをドープし、更にＮウェルにＰ⁺ 及びＮ⁺ をドー
プした場合、Ｐサブをコレクタ、Ｎウェルをベース、Ｎ
ウェル上にドープしたＰ⁺ をエミッタとして、寄生トラ
ンジスタが構成される。本実施例におけるトランジスタ
Ｔｒは、このような寄生トランジスタを用いて構成され
るものであり、従って、格別の製造プロセスを必要とし
ない。

【００２４】この様に、本実施例によればエンハンスメ
ント形とデプレション形の両方のプロセスを用いること
なく電源リセット回路を構成することが可能であるた
め、製造プロセスが簡素化され、製造コストが低減され
る。また、エンハンスメント形とデプレション形の閾値
のばらつきやその温度変化といった電源リセット信号Ｒ
ＥＳＥＴの変化要因が排除されるため、電源リセット信
号をより安定的に発生可能となる。加えて、トランジス
タＴｒの製造にあたって格別のプロセスが必要とされな
いため、製造工程の増加は生じない。

【００２５】また、この実施例においては、ツェナーダ
イオードＺＤがトランジスタＴｒのベースに接続されて
いた。しかし、本発明はこのような構成に限定されるも
のではない。例えば図４に第２実施例として示されるよ
うに、トランジスタＴｒのベースに端子１２を設け、こ
の端子１２の外部からリセット信号ＲＥＳＥＴ（−）を
加えるようにしても良い。このような構成とした場合に
は、リセット信号ＲＥＳＥＴ（−）がＨのとき、トラン
ジスタＴｒが降伏する動作となる。

【００２６】図５には、本発明の第３実施例に係る電源
リセット回路の構成が示されている。この実施例は、Ｎ
サブＰウェルのＭＯＳプロセスで製造される回路であ
る。

【００２７】この実施例では、参照電圧ＲＥＦ１は、比
較器１０の反転入力端子に入力される。また、トランジ
スタＴｒのエミッタは比較器１０の非反転入力端子に接
続されている。

【００２８】参照電圧ＲＥＦ２を発生させるトランジス
タＴｒは、図７に示されるようにＰサブＮウェルのＭＯ
Ｓプロセスにおいて寄生的に発生するトランジスタであ
る。すなわち、図７に示されるように、Ｎサブ上にＰウ
ェルをドープし、更にＰウェルにＮ⁺ 及びＰ⁺ をドープ
した場合、Ｎサブをコレクタ、Ｐウェルをベース、Ｐウ
ェル上にドープしたＮ⁺ をエミッタとして、寄生トラン
ジスタが構成される。本実施例におけるトランジスタＴ
ｒも、このような寄生トランジスタを用いて構成される
ものであり、従って、格別の製造プロセスを必要としな
い。

【００２９】図６には、この実施例の動作が示されてい
る。この図に示されるように、参照電圧ＲＥＦ２は、ト
ランジスタＴｒの動作によって非線形に低下し、電源電
圧Ｖ_ＤＤがツェナーダイオードＺＤの降伏電圧Ｖ_Ｚ以上
の領域Ｃ及びトランジスタＴｒがオンするベースエミッ
タ間電圧Ｖ_Ｆ以下の領域Ａでは、一定の値をとる。電源
電圧Ｖ_ＤＤがＶ_Ｆ以上Ｖ_Ｚ以下の領域Ｂでは、参照電圧
ＲＥＦ２は電源電圧Ｖ_ＤＤと同一勾配で低下する。

【００３０】このように参照電圧ＲＥＦ２が非線形に低
下するのは、次の様な動作による。すなわち、電源電圧
Ｖ_ＤＤがＶ_Ｆ以下の領域Ａにおいては、トランジスタＴ
ｒがオフ状態であるためそのベース電位は接地電位と等
しい。参照電圧ＲＥＦ２は、トランジスタＴｒのエミッ
タ電位であるため、従って、図に示されるように一定と
なる。

【００３１】次に電源電圧Ｖ_DDがＶ_Fを超えると、トラ
ンジスタＴｒがオンするため、参照電圧ＲＥＦ２は、電
源電圧Ｖ_DDと比例して上昇を開始する。すなわち、電源
電圧Ｖ_DDが電圧Ｖ_F以上の領域Ｂでは、参照電圧ＲＥＦ
２は、参照電圧ＲＥＦより急勾配で増加する。この後、
電源電圧Ｖ_DDがツェナーダイオードＺＤの降伏電圧Ｖ_Z
に至ると、トランジスタＴｒのベース電位が降伏電圧Ｖ
_Z にプルダウンされるため、トランジスタＴｒは再びオ
フ状態となる。従って、電源電圧Ｖ_DDがツェナーダイオ
ードＺＤ降伏電圧Ｖ_Z以上の領域Ｃにおいては、参照電
圧ＲＥＦ２は一定になる。この様に参照電圧ＲＥＦ２
は、電源電圧Ｖ_DDに対して非線形である。

【００３２】このような参照電圧ＲＥＦ１及びＲＥＦ２
の傾向から明らかな様に、両者は、領域Ｂ及びＣ内のあ
る一点において等しい値となる。この２点により挟まれ
る電源電圧Ｖ_ＤＤの領域においては、参照電圧ＲＥＦ１
＜ＲＥＦ２であるため、比較器１０の出力はＨとなる。
本実施例は、この特性を利用して電源リセット信号ＲＥ
ＳＥＴを発生させるものである。

【００３３】すなわち、図５に示されるような構成を有
する電気回路をマイクロコンピュータ等の機器に搭載し
た場合、電源電圧Ｖ_ＤＤの低下に伴い参照電圧ＲＥＦ１
とＲＥＦ２の関係がＲＥＦ２＜ＲＥＦ１からＲＥＦ１＜
ＲＥＦ２に変化する。この時点で比較器１０の出力はＬ
値からＨ値に変化するため、比較器１０の出力を電源リ
セット信号ＲＥＳＥＴとして用いることにより、電源電
圧Ｖ_ＤＤの低下に応じてマイクロコンピュータ等の機器
の各部にリセットを加えることができる。

【００３４】この様に、本実施例においてもエンハンス
メント形とデプレション形の両方のプロセスを用いるこ
となく電源リセット回路を構成することが可能である。

【００３５】また、この実施例においては、ツェナーダ
イオードＺＤがトランジスタＴｒのベースに接続されて
いた。しかし、本発明はこのような構成に限定されるも
のではない。例えば図８に第４実施例として示されるよ
うに、トランジスタＴｒのベースに端子１２を設け、こ
の端子１２の外部からリセット信号ＲＥＳＥＴ（−）を
加えるようにしても良い。

【００３６】なお、本発明の各実施例に係る電源リセッ
ト回路は、上述したようにＭＯＳプロセスによりＩＣと
して製造することが可能であるとともに、ディスクリー
トやバイポーラプロセスによっても製造可能であること
はいうまでもない。加えて、第１又は第３実施例におけ
るツェナーダイオードＺＤを第２又は第４実施例におけ
る端子１２に接続するような形で、すなわちＩＣ外付け
で用いても良い。

【００３７】図９には、本発明の各実施例の用途の一例
が示されている。この図に示される装置は、ディスプレ
イ１３の画面上に文字等を重畳表示させるオンスクリー
ンディスプレイ機能を有するビデオテープレコーダ（Ｖ
ＴＲ）１４である。オンスクリーンディスプレイ機能と
は、例えば、ディスプレイ１３の画面上にチャネルや音
量を示す文字や記号を表示させる機能である。この機能
は、通常、オンスクリーンディスプレイＩＣ（ＯＳＤＩ
Ｃ）により実現される。この図においては、ＯＳＤＩＣ
は符号１６で示されている。

【００３８】ＯＳＤＩＣ１６は、ディスプレイ１３の画
面上に表示すべき映像を示す映像信号を入力する。この
映像信号は、例えば、図示しないビデオ再生回路から供
給されるテープ再生映像や、他の機器（例えばテレビジ
ョン受像機）から供給される映像を示している。ＯＳＤ
ＩＣ１６は、内蔵するＲＡＭから、重畳表示させるべき
文字等のデータを読みだし、このデータに基づき映像信
号に処理を加え、文字等の映像を含む映像信号ＶＩＤＥ
Ｏを生成する。その際、同期信号を用いることにより、
文字等に係る信号を混合するタイミングを制御する。し
たがって、映像信号ＶＩＤＥＯに基づきディスプレイ１
３の画面上に映像を表示させた場合、その画面上の所定
位置に文字等が重畳表示されることになる。

【００３９】この図のＶＴＲ１４は、さらに、本発明の
いずれかの実施例に係る電源リセット回路１８を搭載し
ている。電源リセット回路１８は、先に説明した動作に
より電源電圧をモニタし、電源電圧の低下に応じてリセ
ット信号ＲＥＳＥＴをＯＳＤＩＣ１６に供給する。した
がって、電源電圧が低下すると、文字等を示すＲＡＭ上
のデータがクリアされる。

【００４０】このように、本発明の各実施例に係る回路
をＶＴＲ１４のＯＳＤＩＣ１６のリセット、特にＲＡＭ
データのリセットに使用する場合、電源復旧に伴う画面
の乱れを防止できる。すなわち、電源電圧低下の後にＲ
ＡＭにリセットを加えずに電源復旧を迎えた場合、電源
復旧時のＲＡＭ上のデータは保証の限りではなく、した
がって、ディスプレイ１３の画面上に重畳表示される文
字等も、暫くの間乱れるが、この図のようにリセットを
加えた場合、画面の乱れは生じることがなく、ディスプ
レイ１３を見ている人に不快感を与えることもない。ま
た、必要なデータは、図示しないマイクロコンピュータ
等から送信を受けることができる。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
スイッチング素子のオフ又はオン時に出力され電源電圧
とほぼ同じ勾配で低下する電圧を第２の参照電圧ＲＥＦ
２とするようにしたため、エンハンスメント形及びデプ
レッション形の双方のプロセスを用いることなく電源リ
セット回路を製造可能となり、製造工程の簡素化、製造
コストの低減が実現できる。また、デプレッション形と
エンハンスメント形のＭＯＳ ＦＥＴを共に用いた場合
のように各ＦＥＴのしきい値のばらつきやその温度特性
に影響されることがないため、電源リセット信号が安定
化する。

【００４２】さらに、本発明によれば、スイッチング素
子をオフ又はオンさせる電圧を、内蔵するツェナーダイ
オード、外付のツェナーダイオード等から与えることが
できる。また、外付けした場合、その動作を、外付けす
るツェナーダイオードの選択によって設定することがで
きる。

【００４３】本発明によれば、第２の参照電圧ＲＥＦ２
を発生させるトランジスタをＭＯＳプロセスで寄生的に
発生するトランジスタとして構成するようにしたため、
製造工程を増加させることなく当該トランジスタを構成
することができる。

【００４４】そして、本発明によれば、電源が低下しそ
の後復旧した場合に、オンスクリーンディスプレイに係
るデータをリセットするようにしたため、画面の乱れが
生じることがなく、より見やすい画面を実現できる。

【図面の簡単な説明】

【図１】本発明の第１実施例に係る電源リセット回路の
構成を示す回路図である。

【図２】この実施例の動作を示す図である。

【図３】本実施例における寄生トランジスタの発生メカ
ニズムを示す図である。

【図４】本発明の第２実施例に係る電源リセット回路の
構成を示す回路図である。

【図５】本発明の第３実施例に係る電源リセット回路の
構成を示す回路図である。

【図６】この実施例の動作を示す図である。

【図７】本実施例における寄生トランジスタの発生メカ
ニズムを示す図である。

【図８】本発明の第４実施例に係る電源リセット回路の
構成を示す回路図である。

【図９】各実施例の用途例を示すブロック図である。

【図１０】一従来例に係る電源リセット回路の構成を示
す回路図である。

【図１１】この従来例の動作を示す図である。

【符号の説明】

１０ 比較器 １２ 端子 １３ ディスプレイ １４ ビデオテープレコーダ（ＶＴＲ） １６ オンスクリーンディスプレイＩＣ（ＯＳＤＩＣ） １８ 電源リセット回路 ＲＥＦ１，ＲＥＦ２ 参照電圧 Ｖ_ＤＤ 電源電圧 Ｔｒ トランジスタ ＺＤ ツェナーダイオード Ｒ１〜Ｒ４ 抵抗

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭59−136660（ＪＰ，Ａ) 特開 昭62−290320（ＪＰ，Ａ) 特開 昭62−266915（ＪＰ，Ａ) 特開 昭63−85369（ＪＰ，Ａ) 特開 平２−168779（ＪＰ，Ａ) 特開 昭62−248388（ＪＰ，Ａ) 特開 昭61−234180（ＪＰ，Ａ) 実開 昭60−152967（ＪＰ，Ｕ) 実開 昭61−105869（ＪＰ，Ｕ) 実開 昭61−191630（ＪＰ，Ｕ) 実開 昭57−173072（ＪＰ，Ｕ) 実開 昭59−56573（ＪＰ，Ｕ) 実開 昭59−131071（ＪＰ，Ｕ) 実開 昭60−156883（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 19/00 - 19/32 G09G 5/00 H02H 3/24 - 3/253 G06F 1/24 H03K 17/22 - 17/24

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 複数個の抵抗により電源電圧を分圧して
   第１の参照電圧を発生させる分圧手段と、ＭＯＳプロセスで発生する寄生トランジスタにて形成さ
   れ、 第２の参照電圧を出力するために用いられるスイッ
   チング素子と、スイッチング素子がオフしているときに第２の参照電圧
   が電源電圧とほぼ同じ勾配にて変化することとなりかつ
   スイッチング素子がオンしているときに第２の参照電圧
   がほぼ一定の電圧値になるようスイッチング素子を動作
   させる回路と、 第１の参照電圧と第２の参照電圧とを比
   較し第１の参照電圧が高い場合に電源リセット信号を出
   力する比較手段と、 を備え、 第１の参照電圧と第２の参照電圧の比較により電源電圧
   に応じた電源リセット信号を出力することを特徴とする
   電源リセット回路。
2. 【請求項２】 複数個の抵抗により電源電圧を分圧して
   第１の参照電圧を発生させる分圧手段と、ＭＯＳプロセスで発生する寄生トランジスタにて形成さ
   れ、 第２の参照電圧を出力するために用いられるスイッ
   チング素子と、スイッチング素子がオンしているときに第２の参照電圧
   が電源電圧とほぼ同じ勾配にて変化することとなりかつ
   スイッチング素子がオフしているときに第２の参照電圧
   がほぼ一定の電圧値になるようスイッチング素子を動作
   させる回路と、 第１の参照電圧と第２の参照電圧とを比
   較し第２の参照電圧が高い場合に電源リセット信号を出
   力する比較手段と、 を備え、 第１の参照電圧と第２の参照電圧の比較により電源電圧
   に応じた電源リセット信号を出力することを特徴とする
   電源リセット回路。
3. 【請求項３】 揮発性記憶素子上に格納されたデータに
   基づき表示装置の画面上に文字等を重畳表示させるオン
   スクリーンディスプレイ制御手段と、 少なくとも上記揮発性記憶素子に対し、電源電圧に応じ
   て電源リセット信号を出力する請求項１又は２記載の電
   源リセット回路と、 を備える ことを特徴とする画面誤表示防止システム。