JPH06245409A - 電源損失センサ - Google Patents
電源損失センサInfo
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- JPH06245409A JPH06245409A JP5320699A JP32069993A JPH06245409A JP H06245409 A JPH06245409 A JP H06245409A JP 5320699 A JP5320699 A JP 5320699A JP 32069993 A JP32069993 A JP 32069993A JP H06245409 A JPH06245409 A JP H06245409A
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- voltage
- supply voltage
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- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
- H02J9/00—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting
- H02J9/04—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source
- H02J9/06—Circuit arrangements for emergency or stand-by power supply, e.g. for emergency lighting in which the distribution system is disconnected from the normal source and connected to a standby source with automatic change-over, e.g. UPS systems
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】 （修正有）
【目的】主電源及びバックアップ電源を有するシステム
において、電源電圧の損失を検出する装置を提供する。 【構成】クロック制御比較器回路１１がシステムへの主
電源電圧ＶDDとバックアップ電源電圧ＶBA T との比較を
行なう。主電圧がバックアップ電圧よりもある量だけ落
ちると、この回路はバックアップ電源にスイッチするた
め信号ＶISO を提供し、主電圧が再び現われると、この
回路は主電源に再びスイッチバックされる。更に、シス
テムのつつがない停止を開始するために信号ＥＮＡが生
成される。比較器へのクロックは、典型的には、主電圧
で動作時は高い周波数で動作し、バックアップ電圧で動
作時は低い周波数で動作する。この回路は、充電可能な
バッテリをその主電源として使用する携帯システムと共
に使用される。
において、電源電圧の損失を検出する装置を提供する。 【構成】クロック制御比較器回路１１がシステムへの主
電源電圧ＶDDとバックアップ電源電圧ＶBA T との比較を
行なう。主電圧がバックアップ電圧よりもある量だけ落
ちると、この回路はバックアップ電源にスイッチするた
め信号ＶISO を提供し、主電圧が再び現われると、この
回路は主電源に再びスイッチバックされる。更に、シス
テムのつつがない停止を開始するために信号ＥＮＡが生
成される。比較器へのクロックは、典型的には、主電圧
で動作時は高い周波数で動作し、バックアップ電圧で動
作時は低い周波数で動作する。この回路は、充電可能な
バッテリをその主電源として使用する携帯システムと共
に使用される。
Description
【発明の詳細な説明】
【０００１】
【発明の分野】本発明は電源損失センサに関する。
【０００２】
【従来技術】バッテリにて動作する電子デバイスはます
ます高度化しており、マイクロプロセッサ及び他のタイ
プの集積論理回路が様々な携帯、移動、及び他のアプリ
ケーションにおいて使用される状況にある。普通、主バ
ッテリが通常の動作に使用され、例えば、主バッテリが
機能するためには弱くなりすぎたときや、主バッテリの
交換の際に、重要なデータ又は回路機能を保持するため
にバックアップバッテリが使用される。図８に示される
ように、主バッテリ（８０）の損失に起因するデータ失
墜又はシステムの機能不全は、通常“ダイオードスイッ
チ（diode-switch）”法を使用して阻止される。この方
法では、システムデバイス（例えば、集積回路８３）の
外側の二つのダイオード（８１、８２）を使用するが、
これらは、片方のダイオードが逆バイアスされていると
き他方のダイオードが順バイアスされるように接続され
る。この型式の解決方法は、ＶDDの電圧レベルが十分に
高く、ＶDDからのダイオード電圧降下があってもこれが
システムへの十分な電源電圧を供給できるようなときは
満足でき、通常、ＶDDが５Ｖ（±１０％）のときは問題
とならない。ただし、３Ｖ（±５％）の場合、この方法
を使用すると集積回路８３への電源電圧は、たった２．
２Ｖから２．５Ｖ（つまり、ＶDDからダイオード電圧降
下を引いた値）のレンジとなる。このレベルの電源電圧
（２．２Ｖから２．５Ｖ）は論理回路の性能を許容でき
ないポイントまで劣化させることがある。例えば、電源
を３Ｖから２．２Ｖので低下させたことに起因する速度
の劣化は典型的には２のファクタである。
ます高度化しており、マイクロプロセッサ及び他のタイ
プの集積論理回路が様々な携帯、移動、及び他のアプリ
ケーションにおいて使用される状況にある。普通、主バ
ッテリが通常の動作に使用され、例えば、主バッテリが
機能するためには弱くなりすぎたときや、主バッテリの
交換の際に、重要なデータ又は回路機能を保持するため
にバックアップバッテリが使用される。図８に示される
ように、主バッテリ（８０）の損失に起因するデータ失
墜又はシステムの機能不全は、通常“ダイオードスイッ
チ（diode-switch）”法を使用して阻止される。この方
法では、システムデバイス（例えば、集積回路８３）の
外側の二つのダイオード（８１、８２）を使用するが、
これらは、片方のダイオードが逆バイアスされていると
き他方のダイオードが順バイアスされるように接続され
る。この型式の解決方法は、ＶDDの電圧レベルが十分に
高く、ＶDDからのダイオード電圧降下があってもこれが
システムへの十分な電源電圧を供給できるようなときは
満足でき、通常、ＶDDが５Ｖ（±１０％）のときは問題
とならない。ただし、３Ｖ（±５％）の場合、この方法
を使用すると集積回路８３への電源電圧は、たった２．
２Ｖから２．５Ｖ（つまり、ＶDDからダイオード電圧降
下を引いた値）のレンジとなる。このレベルの電源電圧
（２．２Ｖから２．５Ｖ）は論理回路の性能を許容でき
ないポイントまで劣化させることがある。例えば、電源
を３Ｖから２．２Ｖので低下させたことに起因する速度
の劣化は典型的には２のファクタである。
【０００３】ダイオードの両端の電圧損失を低減する一
つの方法は、トランジスタでバッテリ間を切り替える方
法である。例えば、合衆国特許第４，４５１，７４２号
はこの形式の一つの回路を示す。ただし、ここに開示さ
れる電圧損失検出器内においては、アナログ回路が主電
源バッテリを一つ（又はそれ以上）のバックアップバッ
テリと比較するために使用される。従って、集積回路形
式の回路を実現するときにアナログ処理技術が要求され
る。さらに、開示される回路はまた、結果として電源に
大きな電流ドレインをもたらす。もう一つの例として
は、ナショナルセミコンダクタの低電圧データブック
（Low Voltage Databook of National Semiconducto
r）、１９９２年版、第３頁乃至第５７頁に、バッテリ
スイッチオーバ回路（battery swich-over circuit）内
でのアナログ比較器の使用が示される。
つの方法は、トランジスタでバッテリ間を切り替える方
法である。例えば、合衆国特許第４，４５１，７４２号
はこの形式の一つの回路を示す。ただし、ここに開示さ
れる電圧損失検出器内においては、アナログ回路が主電
源バッテリを一つ（又はそれ以上）のバックアップバッ
テリと比較するために使用される。従って、集積回路形
式の回路を実現するときにアナログ処理技術が要求され
る。さらに、開示される回路はまた、結果として電源に
大きな電流ドレインをもたらす。もう一つの例として
は、ナショナルセミコンダクタの低電圧データブック
（Low Voltage Databook of National Semiconducto
r）、１９９２年版、第３頁乃至第５７頁に、バッテリ
スイッチオーバ回路（battery swich-over circuit）内
でのアナログ比較器の使用が示される。
【０００４】
【本件発明の概要】我々は電源電圧の損失を検出するた
めの技法を発明した。第１の電源からの第１の電源電圧
が第２の電源からの第２の電源電圧と比較される。この
比較は、ＣＯＭＯＳ技術にて実現できるクロック制御比
較器（clocked comparator）内で達成される。一つの好
ましい実施例においては、クロック速度は、第１の（例
えば、主）電源から動作している場合は、より低い電圧
の第２の（例えば、バックアップ）電源から動作してい
るときよりも高い。
めの技法を発明した。第１の電源からの第１の電源電圧
が第２の電源からの第２の電源電圧と比較される。この
比較は、ＣＯＭＯＳ技術にて実現できるクロック制御比
較器（clocked comparator）内で達成される。一つの好
ましい実施例においては、クロック速度は、第１の（例
えば、主）電源から動作している場合は、より低い電圧
の第２の（例えば、バックアップ）電源から動作してい
るときよりも高い。
【０００５】
【詳細な記述】以下の詳細な説明は、主電源及びバック
アップ電源を含むシステム内の電源電圧の損失を検出す
るための技法及び回路に関する。これら電源の一つ又は
両方は典型的にはバッテリである。例えば、再充電可能
なバッテリが主電源とされ、長寿命バッテリ（例えば、
リチュウム又はアルカリ電池）がバックアップ電源とさ
れるが、他の電源も可能である。損失センサ（loss sen
sor ）はシステムへの電源ＶDDの緩やかな劣化又は完全
な損失を検出する。現時点において好ましいとされる一
つの実施例においては、主電源又はバックアップ電源の
いずれかが任意の時間においてシステムから取り外すこ
とができ、回路は残された電源を使用してシステムの選
択された部分への電源供給を維持する。この一例として
の実施例に示される損失センサ回路は全てデジタル論理
にて設計されており、従って、電力損失を最小にし、そ
の多様性を増加させる。つまり、この回路は、デジタル
又はアナログ集積回路製造プロセスのいずれからも製造
することができる。以下に本件発明の技法を採用するシ
ステムの一例としての実施例の機能の説明を行なう。
アップ電源を含むシステム内の電源電圧の損失を検出す
るための技法及び回路に関する。これら電源の一つ又は
両方は典型的にはバッテリである。例えば、再充電可能
なバッテリが主電源とされ、長寿命バッテリ（例えば、
リチュウム又はアルカリ電池）がバックアップ電源とさ
れるが、他の電源も可能である。損失センサ（loss sen
sor ）はシステムへの電源ＶDDの緩やかな劣化又は完全
な損失を検出する。現時点において好ましいとされる一
つの実施例においては、主電源又はバックアップ電源の
いずれかが任意の時間においてシステムから取り外すこ
とができ、回路は残された電源を使用してシステムの選
択された部分への電源供給を維持する。この一例として
の実施例に示される損失センサ回路は全てデジタル論理
にて設計されており、従って、電力損失を最小にし、そ
の多様性を増加させる。つまり、この回路は、デジタル
又はアナログ集積回路製造プロセスのいずれからも製造
することができる。以下に本件発明の技法を採用するシ
ステムの一例としての実施例の機能の説明を行なう。
【０００６】図１には本発明の一例としての実施例のブ
ロック図が示される。通常の動作においては損失センサ
はＶDD（主電源）を任意の速度でサンプリングし、これ
をＶBAT （バックアップ電源）と比較する。ＶDDがＶ
BAT よりも低い場合は、警告信号（ＥＮＡ）がこの状態
を示すためにセットされ、損失センサ出力（ＶISO ）が
ＶDDからではなくＶBAT からパワーを引くように切り換
えられる。デバイスのデータ致命部分（data-critical
portions）、例えば、システム特権情報（systemprivil
eges information ）を含むメモリへの電源供給はこの
回路を使用して保持することができる。こうして生成さ
れる警告信号は、システムがＶBAT への切り換えの前に
つつがなく停止できるようなタイミングとされる。この
一例としての回路実施例は５つの論理ブロックを含む。
これらはクロック生成器（Clock Generator 、CLKGEN）
１０、ＶDD損失検出器（VDD Loss Detector 、ＶＬＤ）
１１、信号損失生成器（Loss of Signal Generator、Ｌ
ＳＧ）１２、グリッチ検出器（Glitch Detector 、Ｇ
Ｄ）１３、及びパワースイッチ（Power Switch、ＰＷ
Ｓ）１４である。電圧ＶISO は、示されるようにＬＳＧ
及びＧＤＴブロック（１２、１３）内の全てのデバイス
にパワーを供給する。他の図面に示されるように、他の
ブロック内のデバイスへのパワーはＶDD、ＶBAT 、又は
ＶISO から供給され、ＶSSは共通の負の電圧である。こ
れら機能を実現するために適当な回路は以下の通りであ
る。
ロック図が示される。通常の動作においては損失センサ
はＶDD（主電源）を任意の速度でサンプリングし、これ
をＶBAT （バックアップ電源）と比較する。ＶDDがＶ
BAT よりも低い場合は、警告信号（ＥＮＡ）がこの状態
を示すためにセットされ、損失センサ出力（ＶISO ）が
ＶDDからではなくＶBAT からパワーを引くように切り換
えられる。デバイスのデータ致命部分（data-critical
portions）、例えば、システム特権情報（systemprivil
eges information ）を含むメモリへの電源供給はこの
回路を使用して保持することができる。こうして生成さ
れる警告信号は、システムがＶBAT への切り換えの前に
つつがなく停止できるようなタイミングとされる。この
一例としての回路実施例は５つの論理ブロックを含む。
これらはクロック生成器（Clock Generator 、CLKGEN）
１０、ＶDD損失検出器（VDD Loss Detector 、ＶＬＤ）
１１、信号損失生成器（Loss of Signal Generator、Ｌ
ＳＧ）１２、グリッチ検出器（Glitch Detector 、Ｇ
Ｄ）１３、及びパワースイッチ（Power Switch、ＰＷ
Ｓ）１４である。電圧ＶISO は、示されるようにＬＳＧ
及びＧＤＴブロック（１２、１３）内の全てのデバイス
にパワーを供給する。他の図面に示されるように、他の
ブロック内のデバイスへのパワーはＶDD、ＶBAT 、又は
ＶISO から供給され、ＶSSは共通の負の電圧である。こ
れら機能を実現するために適当な回路は以下の通りであ
る。
【０００７】１．CLKGEN（クロック生成器；Clock Gene
rator ） 図２に示されるように、CLKGENはリング発振器（Ring O
sillator、ＲＯＳＣ）２０、クロックマルチプレクサ
（Clock Mux ）２１、及び位相生成器（Phase Generato
r 、PHGEN ）２２を含む。ＲＯＳＣはPHGEN への生のク
ロック入力を生成する低電力のゲートされたリング発振
器（low power gated ring oscillator ）である。ＲＯ
ＳＣの周波数が、主に発振器ループ内のインバータの数
及び大きさ並びに可変コンデンサの値の設定によって制
御される。ＲＯＳＣ周波数の二次的な制御は主電源ＶDD
の変動を通じて得られる。ＬＳＧブロックの出力である
信号ＶＳＷはＲＯＳＣをオン又はオフにゲートするため
に使用される。CKMXはＲＯＳＣによって生成された高速
クロック信号とこの一例としての実施例においては外部
的に生成された低周波数クロックRTCCLKとの間の選択を
行なう。通常の動作の際は（ＶDDが妥当なときは）ＲＯ
ＳＣが選択される。ＲＯＳＣの周波数は、典型的には、
１ＭＨｚよりも大きく、一例としては１０ＭＨｚとされ
る。この比較的高い周波数は主電源の損失の迅速な検出
を可能にし、こうして、システムが重要なデータ又はシ
ステムパラメータの損失なしにバックアップ電源に切り
替えられるようにする。この低周波数入力RTCCLKが、低
パワー待機モード及びＶDD損失の期間、つまり、バック
アップ電源（ＶBAT ）から動作しているときに選択され
る。典型的なケースにおいては、この低周波数入力ＲＴ
ＣＣＬＫは１ＭＨｚ以下、典型的には、約３２ＫＨｚの
信号を提供する。この比較的低い周波数は、ＶBATから
動作しているときのセンサ回路の低電力消費を可能にす
る。PHGEN はCKMXからの生のクロックを受信して三つの
クロック、つまり、ＣＫＡ、ＣＫＢ及びＣＫＣを生成す
る。ＣＫＡ及びＣＫＢは、下記に説明するように、ＶDD
とＶBAT とを比較するために低電圧状態において重複す
ることに注意する。これらクロックの周波数はＶDD電源
及びＶBAT 電源の両方のサンプリング速度を支配する。
rator ） 図２に示されるように、CLKGENはリング発振器（Ring O
sillator、ＲＯＳＣ）２０、クロックマルチプレクサ
（Clock Mux ）２１、及び位相生成器（Phase Generato
r 、PHGEN ）２２を含む。ＲＯＳＣはPHGEN への生のク
ロック入力を生成する低電力のゲートされたリング発振
器（low power gated ring oscillator ）である。ＲＯ
ＳＣの周波数が、主に発振器ループ内のインバータの数
及び大きさ並びに可変コンデンサの値の設定によって制
御される。ＲＯＳＣ周波数の二次的な制御は主電源ＶDD
の変動を通じて得られる。ＬＳＧブロックの出力である
信号ＶＳＷはＲＯＳＣをオン又はオフにゲートするため
に使用される。CKMXはＲＯＳＣによって生成された高速
クロック信号とこの一例としての実施例においては外部
的に生成された低周波数クロックRTCCLKとの間の選択を
行なう。通常の動作の際は（ＶDDが妥当なときは）ＲＯ
ＳＣが選択される。ＲＯＳＣの周波数は、典型的には、
１ＭＨｚよりも大きく、一例としては１０ＭＨｚとされ
る。この比較的高い周波数は主電源の損失の迅速な検出
を可能にし、こうして、システムが重要なデータ又はシ
ステムパラメータの損失なしにバックアップ電源に切り
替えられるようにする。この低周波数入力RTCCLKが、低
パワー待機モード及びＶDD損失の期間、つまり、バック
アップ電源（ＶBAT ）から動作しているときに選択され
る。典型的なケースにおいては、この低周波数入力ＲＴ
ＣＣＬＫは１ＭＨｚ以下、典型的には、約３２ＫＨｚの
信号を提供する。この比較的低い周波数は、ＶBATから
動作しているときのセンサ回路の低電力消費を可能にす
る。PHGEN はCKMXからの生のクロックを受信して三つの
クロック、つまり、ＣＫＡ、ＣＫＢ及びＣＫＣを生成す
る。ＣＫＡ及びＣＫＢは、下記に説明するように、ＶDD
とＶBAT とを比較するために低電圧状態において重複す
ることに注意する。これらクロックの周波数はＶDD電源
及びＶBAT 電源の両方のサンプリング速度を支配する。
【０００８】２．ＶＬＤ（ＶDD損失検出器；ＶDD Loss
Detector） 図３には損失センサ回路（ＶＬＤ）のサンプリングセク
ションが示され、図４にはクロック波形が示されてい
る。初期化においては、ノードＳＯＵＴが低値であり、
ＶDDがＶBAT よりも大きいことを示す。ＣＫＡは各サン
プリング期間において高値（論理１）となり、プルダウ
ントランジスタＭＮ１を通電状態にさせる一方、プルア
ップトランジスタＭＰ１が通電状態となり、ノード３１
がこれをＶSSにおくことによってクリアされることを阻
止する。ＣＫＡが低値（論理０）になると、ＶDDがＭＰ
１を通じてサンプリングされる。こうしてサンプリング
された電圧（ノード３０の所に出現）から電圧降下トラ
ンジスタＭＰ２の閾値を引いた値がノード３１の所に格
納される。ＣＫＬが高値のとき、ＣＫＢも高値となり、
プルアップトランジスタＭＰ３が通電するのが阻止さ
れ、プルダウントランジスタＭＮ２が通電することが許
され、結果として、ノード３３が低値にされ、こうして
これがリセットされる。ＣＫＡが低値であり、ＣＫＢが
低値であるとき、ＶDD及びＶBAT の両方がサンプリング
される。ノード３１の所に格納された電圧がノード３２
の所の電圧以下にｐ−チャネルトランジスタの閾値以上
落ちると、スイッチングデバイスＭＰ４がオンとなり、
ノード３３をＶBAT に向かって引上げる。ただし、クロ
ックＣＫＢはＣＫＡと比較して短いため、ノード３３は
必ずしも単一のクロックサイクルを通じてＶBAT に到達
しない。ノード３１の所の電圧が低下を続けると、ノー
ド３３は一層強く低き上げられ、この効果は、信号ＳＯ
ＵＴが誤ってトリガリングされるのを回避することを助
ける。
Detector） 図３には損失センサ回路（ＶＬＤ）のサンプリングセク
ションが示され、図４にはクロック波形が示されてい
る。初期化においては、ノードＳＯＵＴが低値であり、
ＶDDがＶBAT よりも大きいことを示す。ＣＫＡは各サン
プリング期間において高値（論理１）となり、プルダウ
ントランジスタＭＮ１を通電状態にさせる一方、プルア
ップトランジスタＭＰ１が通電状態となり、ノード３１
がこれをＶSSにおくことによってクリアされることを阻
止する。ＣＫＡが低値（論理０）になると、ＶDDがＭＰ
１を通じてサンプリングされる。こうしてサンプリング
された電圧（ノード３０の所に出現）から電圧降下トラ
ンジスタＭＰ２の閾値を引いた値がノード３１の所に格
納される。ＣＫＬが高値のとき、ＣＫＢも高値となり、
プルアップトランジスタＭＰ３が通電するのが阻止さ
れ、プルダウントランジスタＭＮ２が通電することが許
され、結果として、ノード３３が低値にされ、こうして
これがリセットされる。ＣＫＡが低値であり、ＣＫＢが
低値であるとき、ＶDD及びＶBAT の両方がサンプリング
される。ノード３１の所に格納された電圧がノード３２
の所の電圧以下にｐ−チャネルトランジスタの閾値以上
落ちると、スイッチングデバイスＭＰ４がオンとなり、
ノード３３をＶBAT に向かって引上げる。ただし、クロ
ックＣＫＢはＣＫＡと比較して短いため、ノード３３は
必ずしも単一のクロックサイクルを通じてＶBAT に到達
しない。ノード３１の所の電圧が低下を続けると、ノー
ド３３は一層強く低き上げられ、この効果は、信号ＳＯ
ＵＴが誤ってトリガリングされるのを回避することを助
ける。
【０００９】ノード３３が第１のインバータ３４のスイ
ッチングポイントに達すると、ＳＯＵＴがインバータ３
５によって高値に引上げられる。ＳＯＵＴはＬＳＧ（Lo
ss Signal Genenrator）の入力に行き、信号ＥＮＡ及び
ＶＳＷを生成させるが、これは、下記に説明するよう
に、電圧ＶISO を主電源からバックアップ電源に切り換
える。ＳＯＵＴが高値に引上げられるためにＶDDがＶ
bat 以下にどれだけ落ちなければならないかの量（Δ）
は、トランジスタＭＰ４のサイズ及びＣＫＢの継続期間
によって決定される。上述した理由で、Δを最小にする
ことが要求され、本件発明においては、容易にΔを１５
００ミリボルト以下にすることが可能である。一つの典
型的な実現においては、Δは５０ミリボルトである。
ッチングポイントに達すると、ＳＯＵＴがインバータ３
５によって高値に引上げられる。ＳＯＵＴはＬＳＧ（Lo
ss Signal Genenrator）の入力に行き、信号ＥＮＡ及び
ＶＳＷを生成させるが、これは、下記に説明するよう
に、電圧ＶISO を主電源からバックアップ電源に切り換
える。ＳＯＵＴが高値に引上げられるためにＶDDがＶ
bat 以下にどれだけ落ちなければならないかの量（Δ）
は、トランジスタＭＰ４のサイズ及びＣＫＢの継続期間
によって決定される。上述した理由で、Δを最小にする
ことが要求され、本件発明においては、容易にΔを１５
００ミリボルト以下にすることが可能である。一つの典
型的な実現においては、Δは５０ミリボルトである。
【００１０】３．ＬＳＧ（Loss of Signal Generator；
信号損失生成器） 図５に示されるように、信号損失生成器（ＬＳＧ）はＶ
ＬＤからＳＯＵＴを受信し、ＶＳＷ信号（ＰＷＳへの切
り替え制御信号）及びＥＮＡ信号（ＶDD損失警告信号）
を生成する。ラッチ５０はＳＯＵＴをＶDDとＶBAT の比
較の現在の結果を捕捉するためのクロックとして使用す
る。ラッチ５０のＱ出力ノードは通常は初期化の後に低
値であり、ＳＯＵＴによってトリガされると高値にな
る。ＮＡＮＤゲート５２を通じてＣＫＡによってクロッ
クされると、高値のＳＯＵＴはクロック信号をインバー
タ５３を通じてラッチ５４に送る。ＢＯＯＴ信号の状態
に依存して、ＥＮＡは既に高値であるか、又はインバー
タ５６及びＮＡＮＤゲート５７の動作の結果としてノー
ド５１が高値になってからしばらく後に高値になるかの
いずれかである。インバータ５５を通じてのラッチ５４
の出力ＶＳＷは通常の動作（つまり、ＶDDがＶBAT より
も低い）の際は高値となる。ＶＳＷはＶDDの損失（又は
ＶDDがＶBAT より低いこと）を示す信号であり、有効信
号（valid signal）がＶDDの損失が検出された後のサン
プリング期間において生成される。この遅延は、出力Ｅ
ＮＡが出力ＶＳＷが状態を変える少し前に有効となるこ
とが要求されるようなアプリケーションに対してオプシ
ョンとして提供される。こうして、ＥＮＡは電源がＶDD
からＶBAT に切り換えられる前にシステムをパワーダウ
ン状態にセットするために使用される。ＶＳＷはＧＤＴ
ブロック１３へのＶDDの損失指標として及びＰＷＳブロ
ック１４へのスイッチ制御信号として使用される。ＬＳ
Ｇブロックへの電源は、パワースイッチ（Power Switc
h、ＰＷＳ）ブロックの出力ＶISO である。ラッチ５０
及び５４の両方とも、それぞれ、グリッチ回復（glitch
recovery ）の際に、ノード５１をゼロにリセットする
ため及びＶＳＷを高値にするために使用されるリセット
ピンＲを持つ。
信号損失生成器） 図５に示されるように、信号損失生成器（ＬＳＧ）はＶ
ＬＤからＳＯＵＴを受信し、ＶＳＷ信号（ＰＷＳへの切
り替え制御信号）及びＥＮＡ信号（ＶDD損失警告信号）
を生成する。ラッチ５０はＳＯＵＴをＶDDとＶBAT の比
較の現在の結果を捕捉するためのクロックとして使用す
る。ラッチ５０のＱ出力ノードは通常は初期化の後に低
値であり、ＳＯＵＴによってトリガされると高値にな
る。ＮＡＮＤゲート５２を通じてＣＫＡによってクロッ
クされると、高値のＳＯＵＴはクロック信号をインバー
タ５３を通じてラッチ５４に送る。ＢＯＯＴ信号の状態
に依存して、ＥＮＡは既に高値であるか、又はインバー
タ５６及びＮＡＮＤゲート５７の動作の結果としてノー
ド５１が高値になってからしばらく後に高値になるかの
いずれかである。インバータ５５を通じてのラッチ５４
の出力ＶＳＷは通常の動作（つまり、ＶDDがＶBAT より
も低い）の際は高値となる。ＶＳＷはＶDDの損失（又は
ＶDDがＶBAT より低いこと）を示す信号であり、有効信
号（valid signal）がＶDDの損失が検出された後のサン
プリング期間において生成される。この遅延は、出力Ｅ
ＮＡが出力ＶＳＷが状態を変える少し前に有効となるこ
とが要求されるようなアプリケーションに対してオプシ
ョンとして提供される。こうして、ＥＮＡは電源がＶDD
からＶBAT に切り換えられる前にシステムをパワーダウ
ン状態にセットするために使用される。ＶＳＷはＧＤＴ
ブロック１３へのＶDDの損失指標として及びＰＷＳブロ
ック１４へのスイッチ制御信号として使用される。ＬＳ
Ｇブロックへの電源は、パワースイッチ（Power Switc
h、ＰＷＳ）ブロックの出力ＶISO である。ラッチ５０
及び５４の両方とも、それぞれ、グリッチ回復（glitch
recovery ）の際に、ノード５１をゼロにリセットする
ため及びＶＳＷを高値にするために使用されるリセット
ピンＲを持つ。
【００１１】４．ＰＷＳ（パワースイッチ；Power swit
ch） 図６に示されるように、この論理ブロックの主要な要素
はインバータ６０、６１及び二つの大電力ＰＭＯＳトラ
ンジスタＰ１及びＰ２である。トランジスタＮ１、Ｎ
２、Ｎ３及びＰ３はＶISO が正しく初期化されることを
確保するために存在する。トランジスタＰ１及びＰ２は
パワースイッチとして使用され、インバータは補数制御
信号（complementary control signal）を生成するため
に使用される。ＶISO はＶDDの電圧レベルがＶBAT のそ
れよりも高いときにトランジスタＰ１を通じてＶDDに電
気的に接続される。そうでない場合は、ＶISO は、以下
のように、トランジスタＰ２を通じてＶBAT に電気的に
接続される。つまり、Ｐ１及びＰ２のソースノードがそ
れぞれＶDD及びＶBAT に接続される。このセクションの
（ＬＳＧブロックからの）入力ＶＳＷが高値の場合、つ
まり、ＶDDがＶBAT よりも高い場合、Ｐ１はオンで、Ｐ
２はオフであり、こうしてＶISO をＶDDに接続する。逆
に、ＶＳＷが低値である場合は、Ｐ１はオフで、Ｐ２及
びＰ３がオンであり、こうして、ＶISO を電気的にＶ
BAT に接続する。Ｐ２のターンオンからＰ１のターンオ
フへのインバータ６０を通じてのこの遅延は、ＶISO が
同時にＶDD及びＶBAT の両方から決して隔離されないと
いう事実のためにＶISO のグリッチのない切り換えを保
証する。トランジスタＰ３及びＮ３は、ＶDDがＶBAT を
バックドライブする望ましくない状態を回避しながら正
しく初期化することを確保する。
ch） 図６に示されるように、この論理ブロックの主要な要素
はインバータ６０、６１及び二つの大電力ＰＭＯＳトラ
ンジスタＰ１及びＰ２である。トランジスタＮ１、Ｎ
２、Ｎ３及びＰ３はＶISO が正しく初期化されることを
確保するために存在する。トランジスタＰ１及びＰ２は
パワースイッチとして使用され、インバータは補数制御
信号（complementary control signal）を生成するため
に使用される。ＶISO はＶDDの電圧レベルがＶBAT のそ
れよりも高いときにトランジスタＰ１を通じてＶDDに電
気的に接続される。そうでない場合は、ＶISO は、以下
のように、トランジスタＰ２を通じてＶBAT に電気的に
接続される。つまり、Ｐ１及びＰ２のソースノードがそ
れぞれＶDD及びＶBAT に接続される。このセクションの
（ＬＳＧブロックからの）入力ＶＳＷが高値の場合、つ
まり、ＶDDがＶBAT よりも高い場合、Ｐ１はオンで、Ｐ
２はオフであり、こうしてＶISO をＶDDに接続する。逆
に、ＶＳＷが低値である場合は、Ｐ１はオフで、Ｐ２及
びＰ３がオンであり、こうして、ＶISO を電気的にＶ
BAT に接続する。Ｐ２のターンオンからＰ１のターンオ
フへのインバータ６０を通じてのこの遅延は、ＶISO が
同時にＶDD及びＶBAT の両方から決して隔離されないと
いう事実のためにＶISO のグリッチのない切り換えを保
証する。トランジスタＰ３及びＮ３は、ＶDDがＶBAT を
バックドライブする望ましくない状態を回避しながら正
しく初期化することを確保する。
【００１２】５．ＧＤＴ（グリッチ検出器；Glitch det
ector ） 図７に示されるように、グリッチ検出器（ＧＤＴ）ブロ
ックはＶDD上にグリッチ又はノイズスパイクが検出され
た場合、損失センサのためのマスタリセット信号ＭＲＳ
Ｔ並びにリセット生成信号ＲＳＴを提供する。ＶBAT 電
圧レベル以上の全てのグリッチがＧＤＴによってマスク
される。マスタリセット信号ＭＲＳＴはＰＷＳブロック
（図６）を初期化するために使用される。負のマスタリ
セットパルスＭＲＳＴがインバータ７５、７６及び７
７、並びにＮＡＮＤゲート７８の遅延動作によって初期
化入力ＰＧＯＯＤの上昇エッジ（rising edge ）の所に
生成される。これに加えて、負のリセットパルスＲＳＴ
がＰＧＯＯＤからＮＡＮＤゲート７３及びインバータ７
４の追加の動作によって生成される。信号ＰＧＯＯＤは
パワーダウンモードからでたとき、例えば、マイクロコ
ントローラ又は他の手段から外部から供給される。ＧＤ
Ｔブロックはまた、ＶDD上にグリッチが検出された場合
にＬＳＧブロックへのリセットパルスＲＳＴを生成す
る。この状態は、任意のサンプリング期間においてノー
ドＶＳＷがＬＳＧによって低値にセットされ、ＳＯＵＴ
も低値の場合に検出される。ＶDD入力上にグリッチが発
生した場合、ＶＳＷは低値となり、ＳＯＵＴは高値とな
り、結果として、ゲートからの出力は低値となる。この
低値出力は７１によってラッチされ、このグリッチが発
生したのと同一サンプリング期間においてリセットパル
スは生成されない。もし、次のサンプリング期間におい
てグリッチがもはや存在しない場合は、ＶＳＷ及びＳＯ
ＵＴの両方とも低値となる。ＣＫＢはするとゲート７０
の高値の出力をラッチ７１内にクロックする。ラッチ７
１の出力はＮＡＮＤゲート７２によってＣＫＣ（図４）
に従って低値のリセットパルス（低値のＲＳＴ）を生成
すべきか検証される。このリセットパルスはＶＳＷを高
値にリセットするが（図５）、これはＶDDがＶBAT より
も大きなことを示す。要約すると、ＲＳＴ信号は通常は
高値であるが、ＶDDがＶBAT より大きくなると２クロッ
クサイクルの後に低値になる。
ector ） 図７に示されるように、グリッチ検出器（ＧＤＴ）ブロ
ックはＶDD上にグリッチ又はノイズスパイクが検出され
た場合、損失センサのためのマスタリセット信号ＭＲＳ
Ｔ並びにリセット生成信号ＲＳＴを提供する。ＶBAT 電
圧レベル以上の全てのグリッチがＧＤＴによってマスク
される。マスタリセット信号ＭＲＳＴはＰＷＳブロック
（図６）を初期化するために使用される。負のマスタリ
セットパルスＭＲＳＴがインバータ７５、７６及び７
７、並びにＮＡＮＤゲート７８の遅延動作によって初期
化入力ＰＧＯＯＤの上昇エッジ（rising edge ）の所に
生成される。これに加えて、負のリセットパルスＲＳＴ
がＰＧＯＯＤからＮＡＮＤゲート７３及びインバータ７
４の追加の動作によって生成される。信号ＰＧＯＯＤは
パワーダウンモードからでたとき、例えば、マイクロコ
ントローラ又は他の手段から外部から供給される。ＧＤ
Ｔブロックはまた、ＶDD上にグリッチが検出された場合
にＬＳＧブロックへのリセットパルスＲＳＴを生成す
る。この状態は、任意のサンプリング期間においてノー
ドＶＳＷがＬＳＧによって低値にセットされ、ＳＯＵＴ
も低値の場合に検出される。ＶDD入力上にグリッチが発
生した場合、ＶＳＷは低値となり、ＳＯＵＴは高値とな
り、結果として、ゲートからの出力は低値となる。この
低値出力は７１によってラッチされ、このグリッチが発
生したのと同一サンプリング期間においてリセットパル
スは生成されない。もし、次のサンプリング期間におい
てグリッチがもはや存在しない場合は、ＶＳＷ及びＳＯ
ＵＴの両方とも低値となる。ＣＫＢはするとゲート７０
の高値の出力をラッチ７１内にクロックする。ラッチ７
１の出力はＮＡＮＤゲート７２によってＣＫＣ（図４）
に従って低値のリセットパルス（低値のＲＳＴ）を生成
すべきか検証される。このリセットパルスはＶＳＷを高
値にリセットするが（図５）、これはＶDDがＶBAT より
も大きなことを示す。要約すると、ＲＳＴ信号は通常は
高値であるが、ＶDDがＶBAT より大きくなると２クロッ
クサイクルの後に低値になる。
【００１３】ＶDD損失警告信号（ＥＮＡ）はユーザによ
ってシステムのつつがない停止を開始するために使用さ
れる。この損失センサは、電源電圧の０．７Ｖのダイオ
ード降下が耐えられないような３Ｖシステムに特に適す
る。この回路は広範囲の集積回路製造技術にて簡単に集
積することができ、典型的には、示されるＣＭＯＳ実現
において特別の処理ステップ又は設計要件を必要としな
い。上述の如く、この損失センサ回路はＶDDのほんの少
し下のレベルΔにてシステムに電源電圧を提供し、こう
して、適当な電源電圧マージンを確保することを助ける
ために使用される。電圧ＶISO は一つ又は複数の集積回
路をパワーするために提供することができる。ただし、
多くのケースにおいては、ＶISO を一つの集積回路の重
要な情報が格納されている一部分のみに提供することが
望ましい。例えば、ＶISO をある集積回路の静的メモリ
部分に供給することは、システムパラメータ又は他の情
報が主電力（ＶDD）の損失の際に格納されることを可能
にし、こうして、主電力が回復されたとき、集積回路
（又はシステム）の正常の動作が再開されることを可能
にする。
ってシステムのつつがない停止を開始するために使用さ
れる。この損失センサは、電源電圧の０．７Ｖのダイオ
ード降下が耐えられないような３Ｖシステムに特に適す
る。この回路は広範囲の集積回路製造技術にて簡単に集
積することができ、典型的には、示されるＣＭＯＳ実現
において特別の処理ステップ又は設計要件を必要としな
い。上述の如く、この損失センサ回路はＶDDのほんの少
し下のレベルΔにてシステムに電源電圧を提供し、こう
して、適当な電源電圧マージンを確保することを助ける
ために使用される。電圧ＶISO は一つ又は複数の集積回
路をパワーするために提供することができる。ただし、
多くのケースにおいては、ＶISO を一つの集積回路の重
要な情報が格納されている一部分のみに提供することが
望ましい。例えば、ＶISO をある集積回路の静的メモリ
部分に供給することは、システムパラメータ又は他の情
報が主電力（ＶDD）の損失の際に格納されることを可能
にし、こうして、主電力が回復されたとき、集積回路
（又はシステム）の正常の動作が再開されることを可能
にする。
【図１】本発明の一つの実施例のブロック図である。
【図２】図１のブロック図を実現するために適切な回路
を示す図である。
を示す図である。
【図３】図１のブロック図を実現するために適切な回路
を示す図である。
を示す図である。
【図４】図１のブロック図を実現するために適切な回路
を示す図である。
を示す図である。
【図５】図１のブロック図を実現するために適切な回路
を示す図である。
を示す図である。
【図６】図１のブロック図を実現するために適切な回路
を示す図である。
を示す図である。
【図７】図１のブロック図を実現するために適切な回路
を示す図である。
を示す図である。
【図８】従来の技術によるバッテリバックアップ技法を
示す。
示す。
１０ クロック生成器 １１ ＶＤＤ損失検出器 １２ 信号損失生成器 １３ グリッジ検出器 １４ パワースイッチ ＶDD 主電源電圧（第１の電源電圧） ＶBAT バックアップ電源電圧（第２の電源電圧） ＭＰ１−ＭＰ４ クロック制御比較器 ＭＮ１−ＭＮ２ クロック制御比較器 ＣＫＡ 第１のクロック位相源 ＣＫＢ 第２のクロック位相源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ディヴィッド アンドリュー イングリス アメリカ合衆国 07740 ニュージャーシ ィ，ロング ブランチ，アパートメント ナンバー 10，セダー アヴェニュー 31 (72)発明者 ハイウン リー アメリカ合衆国 18104 ペンシルヴァニ ア，アレンタウン，ズー トレイル ロー ド 1386
Claims (8)
- 【請求項１】 第１の電源電圧（例えば、ＶDD）を供給
する主電源、及び第２の電源電圧（例えば、ＶBAT ）を
供給するバックアップ電源からなるシステムにおいて、
該第１の電源電圧を受けるための第１の入力と該第２の
電源電圧を受けるための第２の入力とを有する回路（例
えば、１１）を更に含み、該回路は第１の電源電圧と第
２の電源電圧とを比較するための手段を含むシステムに
おいて、 該比較手段は、該電圧を任意のクロック速度で比較する
クロック制御比較器（例えば、ＭＰ１−ＭＰ４；ＭＮ１
−ＭＮ２）からなることを特徴とするシステム。 - 【請求項２】 請求項１に記載のシステムにおいて、該
任意のクロック速度は、該第１の電源電圧が該第２の電
源電圧を超えるときには高クロック速度であり、該第２
の電源電圧が該第１の電源電圧を任意の量だけ超えると
きには低クロック速度であることを特徴とするシステ
ム。 - 【請求項３】 請求項２に記載の回路において、該高ク
ロック速度が１メガヘルツよりも大きく、該低クロック
速度が１メガヘルツ以下であることを特徴とする回路。 - 【請求項４】 請求項３に記載のシステムにおいて、該
第１の電源が主バッテリであり、該第２の電源がバック
アップバッテリであり、該回路の通常の動作において、
該第１の電源電圧は該第２の電源電圧を超えることを特
徴とするシステム。 - 【請求項５】 請求項４に記載のシステムにおいて、該
任意の量が１５０ミリボルト以下であることを特徴とす
るシステム。 - 【請求項６】 請求項１に記載のシステムにおいて、該
クロック制御比較器は、 （１）第１の電圧降下手段（例えば、ＭＰ２）と、第１
のクロック位相源（例えば、ＣＫＡ）に結合された制御
端子を有する第１のプルダウントランジスタ（例えば、
ＭＮ１）とに直列に接続された第１のプルアップトラン
ジスタ（例えば、ＭＰ１）、及び（２）スイッチング手
段（例えば、ＭＰ４）と、第２のクロック位相源（例え
ば、ＣＫＢ）に結合された制御端子を有する第２のプル
ダウントランジスタ（例えば、ＭＮ２）とに直列に接続
された第２のプルアップトランジスタ（例えば、ＭＰ
３）からなることを特徴とするシステム。 - 【請求項７】 請求項６に記載のシステムにおいて、該
第１及び第２のプルアップトランジスタはｐ−チャネル
トランジスタであり、該第１及び第２のプルダウントラ
ンジスタはｎ−チャネルトランジスタであることを特徴
とするシステム。 - 【請求項８】 請求項７に記載のシステムにおいて、該
電圧降下手段及び該スイッチング手段がｐ−チャネルト
ランジスタであることを特徴とするシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/994,732 US5457414A (en) | 1992-12-22 | 1992-12-22 | Power supply loss sensor |
| US994732 | 1992-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06245409A true JPH06245409A (ja) | 1994-09-02 |
| JP3484212B2 JP3484212B2 (ja) | 2004-01-06 |
Family
ID=25540986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32069993A Expired - Lifetime JP3484212B2 (ja) | 1992-12-22 | 1993-12-21 | 電源損失センサ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5457414A (ja) |
| EP (1) | EP0604044B1 (ja) |
| JP (1) | JP3484212B2 (ja) |
| DE (1) | DE69309021T2 (ja) |
| HK (1) | HK77297A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9423051D0 (en) * | 1994-11-15 | 1995-01-04 | Sgs Thomson Microelectronics | A voltage level converter |
| EP0782268B1 (en) * | 1995-12-29 | 2002-04-24 | STMicroelectronics S.r.l. | Supply voltages switch circuit |
| FR2755317B1 (fr) * | 1996-10-25 | 1999-01-15 | Sgs Thomson Microelectronics | Regulateur de tension a generation interne d'un signal logique |
| US5838171A (en) * | 1996-11-22 | 1998-11-17 | National Semiconductor Corporation | Low power real-time clock circuit having system and battery power arbitration |
| US6137192A (en) * | 1998-05-15 | 2000-10-24 | Energenius, Inc. | Embedded backup energy storage unit |
| US6160430A (en) * | 1999-03-22 | 2000-12-12 | Ati International Srl | Powerup sequence artificial voltage supply circuit |
| US6178516B1 (en) * | 1999-06-11 | 2001-01-23 | Mattel, Inc. | Electronic apparatus having a low voltage auto-reset circuit |
| US6556562B1 (en) | 1999-09-29 | 2003-04-29 | At&T Corp. | System to provide lifeline IP telephony service on cable access networks |
| US6310497B1 (en) | 2000-05-01 | 2001-10-30 | Agere Systems Guardian Corp. | Power supply loss detector method and apparatus |
| US6560083B2 (en) * | 2000-12-27 | 2003-05-06 | Intel Corporation | Dynamic critical battery detection mechanism |
| DE10101971A1 (de) * | 2001-01-17 | 2002-07-25 | Siemens Ag | Elektronische Zustandsspeichervorrichtung für die Verfügbarkeit von Versorgungsspannungen |
| US6819539B1 (en) | 2001-08-20 | 2004-11-16 | Cypress Semiconductor Corp. | Method for circuit recovery from overstress conditions |
| US7142400B1 (en) | 2002-03-27 | 2006-11-28 | Cypress Semiconductor Corp. | Method and apparatus for recovery from power supply transient stress conditions |
| US20040012265A1 (en) * | 2002-05-23 | 2004-01-22 | International Business Machines Corporation | System and method to control redundant power supplies selection |
| FR2868220B1 (fr) * | 2004-03-23 | 2008-02-15 | Thales Sa | Procede et dispositif d'alimentation electrique d'un equipement |
| CN100389373C (zh) * | 2004-12-25 | 2008-05-21 | 鸿富锦精密工业（深圳）有限公司 | 电源电压产生电路 |
| US7830183B2 (en) * | 2008-12-11 | 2010-11-09 | Texas Instruments Incorporated | Comparator with reduced power consumption |
| JP6046380B2 (ja) * | 2011-08-31 | 2016-12-14 | サターン ライセンシング エルエルシーＳａｔｕｒｎ Ｌｉｃｅｎｓｉｎｇ ＬＬＣ | スイッチ、充電監視装置、及び充電池モジュール |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4122359A (en) * | 1977-04-27 | 1978-10-24 | Honeywell Inc. | Memory protection arrangement |
| US4463270A (en) * | 1980-07-24 | 1984-07-31 | Fairchild Camera & Instrument Corp. | MOS Comparator circuit |
| US4461965A (en) * | 1980-08-18 | 1984-07-24 | National Semiconductor Corporation | High speed CMOS sense amplifier |
| USRE32200E (en) * | 1980-11-03 | 1986-07-08 | Fairchild Semiconductor Corporation | MOS battery backup controller for microcomputer random access memory |
| US4451742A (en) * | 1981-05-27 | 1984-05-29 | Mostek Corporation | Power supply control for integrated circuit |
| US4422163A (en) * | 1981-09-03 | 1983-12-20 | Vend-A-Copy, Inc. | Power down circuit for data protection in a microprocessor-based system |
| JPS58170213A (ja) * | 1982-03-31 | 1983-10-06 | Toshiba Corp | 電圧比較回路 |
| US4549100A (en) * | 1983-05-06 | 1985-10-22 | Rockwell International Corporation | MOS Voltage comparator and method |
| US4754160A (en) * | 1984-08-23 | 1988-06-28 | Intersil, Inc. | Power supply switching circuit |
| EP0269767B1 (en) * | 1986-11-06 | 1993-03-17 | Halliburton Company | Power supply apparatus |
| US4730121B1 (en) * | 1987-03-11 | 1998-09-15 | Dallas Semiconductor | Power controller for circuits with battery backup |
| US4908790A (en) * | 1988-03-10 | 1990-03-13 | Dallas Semiconductor Corporation | Backup battery switching circuitry for a microcomputer or a microprocessor |
| US4884242A (en) * | 1988-05-26 | 1989-11-28 | Applied Automation, Inc. | Backup power system for dynamic memory |
| JPH0695350B2 (ja) * | 1988-08-12 | 1994-11-24 | 三菱電機株式会社 | Ｉｃメモリカード用バッテリ回路 |
| US4989261A (en) * | 1988-12-09 | 1991-01-29 | Dallas Semiconductor Corporation | Power supply intercept with reference output |
| US4996453A (en) * | 1989-07-28 | 1991-02-26 | Dallas Semiconductor | Power down circuit for low-power circuit with dual supply voltages |
| US5223748A (en) * | 1990-12-11 | 1993-06-29 | Dallas Semiconductor Corp. | Battery manager |
| US5168206A (en) * | 1990-12-21 | 1992-12-01 | Dallas Semiconductor Corp. | Battery manager chip with connections for redundant backup battery |
| US5233748A (en) * | 1991-01-30 | 1993-08-10 | Curtis Logan | Adjustable oval mat cutter |
| EP0509585A1 (en) * | 1991-04-15 | 1992-10-21 | Koninklijke Philips Electronics N.V. | Clocked comparator with offset-voltage compensation |
| US5187396A (en) * | 1991-05-22 | 1993-02-16 | Benchmarq Microelectronics, Inc. | Differential comparator powered from signal input terminals for use in power switching applications |
| US5254888A (en) * | 1992-03-27 | 1993-10-19 | Picopower Technology Inc. | Switchable clock circuit for microprocessors to thereby save power |
| US5280198A (en) * | 1992-11-06 | 1994-01-18 | Intel Corporation | Power supply level detector |
-
1992
- 1992-12-22 US US07/994,732 patent/US5457414A/en not_active Expired - Lifetime
-
1993
- 1993-12-03 EP EP93309698A patent/EP0604044B1/en not_active Expired - Lifetime
- 1993-12-03 DE DE69309021T patent/DE69309021T2/de not_active Expired - Lifetime
- 1993-12-21 JP JP32069993A patent/JP3484212B2/ja not_active Expired - Lifetime
-
1997
- 1997-06-05 HK HK77297A patent/HK77297A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
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| HK77297A (en) | 1997-06-13 |
| JP3484212B2 (ja) | 2004-01-06 |
| EP0604044A1 (en) | 1994-06-29 |
| DE69309021D1 (de) | 1997-04-24 |
| EP0604044B1 (en) | 1997-03-19 |
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