JPS5987558A - リセツト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）発明の分野 本発明はマイクロコンビー−りを並設したシステムにお
けるリセット方式に関する。

（ロ）発明の背景 自動販売機等の機器のマイクロコンピータによる制御を
展開していくと、マイクロコンピータ制御部からの入出
力が非常に多くなり開発や品質のウェイトがこの制御部
に偏重するために、マイクロコンピュータを装着した基
板の集積度が高くなって配線処理が面倒となるばかりか
異常時に故障箇所を検出するのに手間がかかる等の欠点
がある。そこで機器の動作を統括して制御するメイン側
マイクロコンビーータに対し各機能ブロック毎にその端
末に応じた処理を実行するスレーブ側マイクロコンピー
タを設けて構成する方法が有効であり、しかも新たな機
能アップも図れる利点がある。このとぎメイン側マイク
ロコンピュータはスレーブ側マイクロコンピュータに動
作モードを指定すると共に互いにデータの授受を行いな
がら機器の動作を達成するが、何れかに異常を生じた場
合いかに有効に複数個のマイクロコンピュータのシステ
ムリセットをかけるかが問題となる。

一般にかかるシステムリセットはメイン側及びスレーブ
側の各マイクロコンピュータに異常検出手段としてウォ
ッチドッグタイマ回路を設は夫々異常を生じると自己及
びデータの授受を行う相手側１（リセット端子を出力す
るためにシステムが高価となっていた。

（ハ）発明の目的 上記点より本発明は異常検出回路をメイン側のマイクロ
コンピュータに設けるだけで効果的に／ステｌｘ　リセ
ットが成し得るリセット方式を提供するものである。

（国　概要 システム全体を統括して制御するメイン側マイクロコン
ビーータと端末での処理を実行するスレーブ側マイクロ
コンピュータとを備えて上記メイン側の主導により互（
・の送受信用の信号線を介してデータを転送し合うシス
テムにして、上記メイン側のプログラム暴走を検出する
異常検出手段を設けて且つ上記スレーブ側のリセット端
子を遅延回路を介して上記メイン側の送信用の信号線に
接続して成り、上記メイン側がデータ転送モードを指定
したのに対し上記スレーブ側がデータ転送モードとなら
ないと、上記メイン側は送信用の信号線に遅延回路の遅
延時間より長い期間ｒＬＪの信号を出力して上記スレー
ブ側をリセットし、上記メイン側は異常時に異常検出手
段によりリセットされ、リセット解除後に送信用の信号
線に遅延回路の遅延時間より長い期間１−　Ｌ　Ｊの信
号を出力して上記スレーブ側をリセットする。

（ホ）発明の実施例 第１図は本発明に依る回路例を示し、（１）はメイン側
のマイクロコンピータ（以下メイン側と略称）、（２１
）・・・（２ｎ）はスレーブ側のマイクロコンピュータ
（以下スレーブ側と略称）でありメイン側（１）と２本
の信号線で夫々接続されている。そして（４）は抵抗Ｒ
１及びコンデンサＣ１かも成る積分回路で電源■ｃｃが
供給され、コンパレータ（５）の（１）入力端子は抵抗
Ｒ１とコンデンサＣ１の接続点Ａの電位が抵抗Ｒ，Ｒ，
とにより分割されて印加され、コンパレータ（５）の（
−）入力端子は抵抗Ｒ４を介して電源Ｖｃｃが供給され
るツェナーダイオード（７）によるツェナー電圧Ｖｚが
印加されている。またＤｌ　は電源′ｖｃｃの遮断時に
おけるコンデンサＣＩの放電用ダイオードである。更に
コンパレータ（５）の出力端子はメイン側（１）のリセ
ット端子Ｒに接続され、メイン側（１）のポー）　Ｐｌ
には異常検出手段（３）が接続されている。異常検出手
段（３）は例えばウメノチドソクタイマ回路であり、メ
イン側（１）の出力ポートＰ１よりプログラムの進行に
伴い所定周期毎のパルスが供給されなくなるとｒＨＪレ
ベルの信号を接続点へに出力するものである。そして各
スレーブ側（２，）・・・（２ｎ）は受信端子Ｒｘ　Ｄ
　Ｓ及び送信端子ＴｘＤＳをメイン側（１）の送信端子
Ｔ　ｘ　ＤＭｓ・・・ＴｘＤＭｎ及び受信端子Ｒｘ　Ｄ
Ｍ、・”　Ｒｘ　ＤＭ　ｎに接続されている。また各ス
レーブ側（２，）・・・（２ｎ）　（’）リセット端子
Ｒはメイン側（１）よりの信号線に遅延回路（８）及び
積分回路（６）を通して接続されている。

遅延回路（８）はインバータα力と、＋５Ｖの電源とア
ース間に直列接続される抵抗島及びコンデンサＣ２ど、
保護抵抗Ｒ６とダイオードＤ２とから構成されている。

ダイオードＤ２はインバータ（ロ）の出力がｒＨＪとな
ったときにコンデンサＣ２への充電を阻止するもので、
これにより遅延時定数は抵抗Ｒ３とコンデンサＣ２によ
ってのみ決まる。

本哨ｔ４↓ミ＝そして積分回路（６）はインバータ（ト
）と、＋５ｖの電源とアース間に直列接続される抵抗Ｒ
７及びコンデンサＣ３とから構成されている。

上記構成による動作を説明する。先ず電源投入により電
源電圧ｖｃｃ（本例では２４ｖ）は急峻に立上り、メイ
ン側（１）とスレーブ側（２，）・・・（２ｎ）には所
定の動作電圧■ＤＤが供給されると共に、コンパレータ
（５）にも必要な動作電圧が供給され且つ夫々の（−）
入力端子にはツェナーダイオード（７）によるツェナー
電圧ｖ２が印加される。一方Ａ点電位■はコンデンサＣ
１及び抵抗Ｒ２との時定敬により徐々に上昇するためコ
ンパレータ（５）は「Ｌ」レベルの出力を生じて、メイ
ン側（１）はリセット端子Ｒが「Ｌ」のためにリセット
がかかっている。また電源投入後、コンデンサＣ２は充
電されてインバータ（ロ）の出力側は「Ｌ」となってお
り、スレーブ側（２，）・・・（２ｎ）はリセット端子
ＲがｒＬＪのため罠リセットがかかっている。しかして
Ａ点電位■。

の抵抗Ｒ２、Ｒ５による分割電圧がツェナー電圧■２を
ｔｔｉよるとコンパレータ（５）の出力が「Ｈ」となり
、メイン側（１）はリセットが解除されて入出力を初期
状態にセットする。このとき送信端子’［’Ｘ］）Ｍ、
・・・　　−ＴｘＤＭ、はｒ　Ｉ−ｉ　ｊとなるために
、インバータαηの出力側がｒＬＪとなってコンデンサ
Ｃ２が放電しインバータ（ト）の出力側がｒＨＪとなる
。したがってコンデンサＣ８が充電されてスレーブ側（
２１）リセットが解除される。

そしてメイン側（１）及びスレーブ側（２，）・・・（
２ｎ）は各プログラムに沿って動作し必要に応じてメイ
ン側（１）は何れかのスレーブ側（２，）・・・（２ｎ
）と非同期式にて１１ビツトのシリアルデータを転送し
合う。本例ではメイン側（１）とスレーブ側（２１）　
甲（２ｎ）間で１ピントのデータの転送所要時間は１／
１２００ＳＫ設定されており、したがって１回のシリア
ルデータの転送には１１／１２００８必要とする。

しかしてメイン側（１）が何れかのスレーブ側（２，）
・・・（２ｎ）に対してデータ転送モードを指定しても
、スレーブ側（２，）・・・（２ｎ）のプログラムが曇
走しているとデータ転送モードとならない。このような
場合メイン側（１）は異常発生のスレーブ側（２，）・
・・（２ｎ）に対応する送信端子Ｔｘ　ＤＭ、・・・Ｔ
ｘ　Ｄ　Ｍ　ｎより遅延回路（８）に設定した遅延時間
２０　ｉｓを越える期間に亘って「Ｌ」を出力する。前
述したように１回のデータ転送には１／１２００Ｓ必要
とするが、２０ｍ５を越える長期間に亘って送信端子Ｔ
ｘＤＭ１・・・Ｔｘ　Ｄ　Ｍｎ　　より信号が出力され
ると、これは正常の１−夕転送でないことが遅延回路（
８）にて検出される。即ちインバータＱ１）の出力側が
ｒＨＪであるとコンデンサＣ２が充電されるが、送信端
子ＴｘＤＭ１・・・ＴｘＤＭｎ　よりｒＬＪレベルの信
号が２０ｍ５以上供給されるとインバータ（ト）の入力
側がｒＨＪとなる。したがってインバータ（ト）の出力
側がｒＬＪとなるためにコンデンサＣ３が放電し、スレ
ーブ側（２θ・・・（２ｎ）はリセット端子ＲがｒＬＪ
となるため罠リセットがかかる。その後メイン側（１）
が送信端子Ｔｘ　ＤＭ、　−Ｔｘ　ＤＭ、をｒ　Ｉ−Ｉ
　ＪにするとコンデンサＣ２が放電しインバータ（ト）
の出力側がｒＨＪとなり、コンデンサＣ８が充電されて
スレーブ側（２，）・・・（２，）はリセットが解除さ
れてプログラムの初期番地より動作を始める。

斯るスレーブ側（２，）・・・（２ｎ）の異常は、例え
ばメイン側（１）がデータ転送の準備を要求したにもか
かわらず応答が無いことで検出される。第２図はデータ
転送の一例を示す機能ブロック図であり、本例ではメイ
ン側（１）より何れかのスレーブ側（２）へデータを転
送するものである。同図に於いてメイン側（１）は、転
送データを記憶し且つ転送モードで転送準備信号ＲＤＹ
、を送信用端子Ｔｘ　ＤＭを通し出力する送信制御装置
（９）と、転送データをシリアル変換しクロックパルス
発生回路（イ）よりのクロックパルスＣＩ、１に同期し
て出力するシフトレジスタ（ロ）と、受信用端子ＲｘＤ
Ｍに接続されるタイマ装置（６）　−とを備えている。

またスレーブ側（２）は、受信用端子ＲｘＤＳへ導入さ
れる最初のｒＬＪの信号でセットするフリップフロップ
回路（至）と、フリップフロップ回路（至）のセラ）Ｋ
て一定期間応答信号ＲＤＹ。

を送信用端子ＴｘＤＳより出力するワンショット回路α
ぐ、転送データをクロックパルス発生回路（ハ）よりの
クロックパルスＣＬ、に同期してサンプリングするサン
プリング装置αＱとを備えている。第３図にメイン側送
信用端子Ｔｘ　ＤＭとスレーブ側送信用端子ＴｘＤＳの
フォーマットを示して動作を説明する。通常、各送受信
用端子ＴｘＤＭ−ＲｘＤＳ−ＴＸＤＳ・Ｒｘ　ＤＭはマ
ーク状態ｒＨＪ　Ｋあるが、転送モードで送信制御装置
（９）は送信用端子ＴｘＤＭをｒＬＪにして転送準備信
号ＲＤＹ１を出力する。したがってフリップフロップ回
路（ハ）が転送準備信号ＲＤＹ。

を検出してセントし、ワンショット回路（１→は一定期
間送信用端子ＴｘＤＳを「Ｌ」にして応答信号ＲＤＹ、
を出力する。一方送信制御装置（９）は転送データをシ
フトレジスタ（ロ）にセットしており、受信用端子Ｒｘ
　ＤＭの「Ｈ」からｒＬＪの立下りによりクロックパル
ス発生回路（６）が動作し、クロックパルスＣＬ、に同
期してシフトレジスタαｐはシフトして転送データを送
信用端子’］、”ｘＤＭより順次出力する。本例で転送
データは１ビツトのスタートピント「Ｌ」と８ビツトの
データキャラクタと２ピツトのストップビット「Ｈ」と
から成り、そのためクロックパルス発生回路（ト）は１
１個のクロックパルスＣＬ、を出力するよう構成されて
いる。そしてサンプリング装置（ト）はフリップフロッ
プ回路０３のセントにて動作するクロックパルス発生回
路α０のクロックパルスＣＬ２に同期して転送データを
サンプリングし、１１ビツトの転送データのサンプリン
グを終了するとフリップフロップ回路αうをリセッｌ−
１〜でデータ転送を終了する。しかしながらメイン側（
１）が転送準備信号ＲＤＹ、を出力したにもかかわらず
スレーブ側（２）より応答信号ＲＤＹ２が一定期間内に
入力されないとタイマ装置＠は異常検知信号を出力する
ものである。またメイン側（１）がスレーブ側（２）か
らのデータ転送を指定したにもかかわらずスレーブ側（
２）より応答信号若しくはデータ転送を示すコードデー
タが送信されない場合にメイン側（１）はスレーブ側（
２）の異常を判定する。

またメイン側（１）自身に異常を生じるとウォッチドッ
グタイマ回路（３）より一定期間「Ｌ」のりセット信号
が生じ、Ａ点電位気の抵抗Ｒ２、Ｒ３による分割電圧が
ツェナー電圧■２を割るためにコンパレータ（５）は「
Ｌ」を出力する。したがって一定期間メイン側（１）は
りセント状態となる。そしてリセ、ノドの解除後、メイ
ン側（１）は入出力を初期状態にセントした後プログラ
ムの初期番地より処理を開始する。またメイン側（１）
は処理の最初のフローで送信端子Ｔ　ｘ　ＤＭＩ・・・
ＴｘＤＭ、　　より上記期間に亘り「Ｌ」を出力してス
レーブ側（２１）・・・（２ｎ）を一旦υ〜セットし、
リセット解除後スレーブ側（２１）・・・（２ｎ）はプ
ログラムの初期番地より処理を開始する。

（へ）効果 本発明に依ると、メイン側マイクロコンピュータに対し
て各端末毎に複数のスレーブ側マイクロコンピュータを
備えたシステムに於いて、リセットもメイン側の主導に
て達成するためにスし・−ブ側に夫々異常検出手段が設
ける必要がな（システムが安価となる。しかもデータ送
信の信号線を利用してメイン側はスレーブ側をリセット
するために特別なリセット用の信号線を必要としない。

【図面の簡単な説明】

第１図は本発明に依る回路例を示す図、第２図はメイン
側よりスレーブ側へデータ転送する場合の機能ブロック
図、第３図はメイン側よりスレーブ側へデータ転送する
場合の各送信用端子ＴｘＤＭ及びＴｘＤＳのフォーマッ
トを示す図である。 （１）・・−メイン側マイクロコンピュータ、（２１）
〜（ｚｎ）・・・スレーブ側マイクロコンピータ、（３
）・・・異常検出手段、　（８）・・・遅延回路。

Claims (1)

【特許請求の範囲】
1. １、　システム全体を統括して制御するメイン側マイク
   ロコンピュータと端末での処理を実行するスレーブ側マ
   イクロコンピュータとを備えて前記メイン側マイクロコ
   ンピュータの主導により互いの送受信用の信号線を介し
   てデータを転送し合うシステムにして、前記メイン側マ
   イクロコンピュータの異常を検出する異常検出手段を設
   けると共に、前記メイン側マイクロコンピュータにはデ
   ータ転送モードの指定にもかかわらず前記スレーブ側マ
   イクロコンビーータがデータ転送モードにならないと該
   スレーブ側マイクロコンピュータを異常と判定する機能
   を設け、該スレーブ側マイクロコンピュータのリセット
   端子は遅延回路を介して前記メイン側マイクロコンピュ
   ータの送信用の前記信号線に接続して成り、前記メイン
   側マイクロコンピュータは前記スレーブ側マイクロコン
   ピュータの異常検出により送信用の前記信号線に前記遅
   延回路の遅延時間より長い期間信号を出力して前記スレ
   ーブ側マイクロコンピュータをリセットし、前記メイン
   側マイクロコンピュータは異常時に前記異常検出手段に
   よりリセットされるリセット方式。