JPH0786039A - 積層チップインダクタ - Google Patents
積層チップインダクタInfo
- Publication number
- JPH0786039A JPH0786039A JP25500193A JP25500193A JPH0786039A JP H0786039 A JPH0786039 A JP H0786039A JP 25500193 A JP25500193 A JP 25500193A JP 25500193 A JP25500193 A JP 25500193A JP H0786039 A JPH0786039 A JP H0786039A
- Authority
- JP
- Japan
- Prior art keywords
- chip inductor
- low
- laminated chip
- value
- internal electrodes
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Coils Or Transformers For Communication (AREA)
Abstract
(57)【要約】
【目的】 偏差が小さく、Ｑ値の大きい高周波向けの積
層チップインダクタを提供する。 【構成】 低温焼結セラミックスのグリーンシート１
４，１５，１６の表面に導電抵抗の低い材料を用いて内
部電極１１，１２，１３を設け、上部にグリーンシート
１９を重ねて焼結することにより多層基板を形成し、前
記内部電極１１，１２，１３をミアンダ形状に形成する
ことにより、自己共振周波数が高く、狹偏差で安定した
インダクタンスが得られ、Ｑ値の大きい高周波向けの積
層チップインダクタとなる。
層チップインダクタを提供する。 【構成】 低温焼結セラミックスのグリーンシート１
４，１５，１６の表面に導電抵抗の低い材料を用いて内
部電極１１，１２，１３を設け、上部にグリーンシート
１９を重ねて焼結することにより多層基板を形成し、前
記内部電極１１，１２，１３をミアンダ形状に形成する
ことにより、自己共振周波数が高く、狹偏差で安定した
インダクタンスが得られ、Ｑ値の大きい高周波向けの積
層チップインダクタとなる。
Description
【０００１】
【産業上の利用分野】この発明は、積層チップインダク
タ、更に詳しくは、インダクタンスの偏差が小さくＱ値
の大きい高周波向けの積層チップインダクタに関する。
タ、更に詳しくは、インダクタンスの偏差が小さくＱ値
の大きい高周波向けの積層チップインダクタに関する。
【０００２】
【従来の技術】従来のチップインダクタとしては、図３
（Ａ）に示すように、空芯やフェライト磁芯を用いたコ
ア１に巻線コイル２を設けた巻線型チップコイルと、図
３（Ｂ）のように、薄膜技術を利用してセラミックス基
板３上にスパイラル線路４を作成したチップインダクタ
が使用されている。
（Ａ）に示すように、空芯やフェライト磁芯を用いたコ
ア１に巻線コイル２を設けた巻線型チップコイルと、図
３（Ｂ）のように、薄膜技術を利用してセラミックス基
板３上にスパイラル線路４を作成したチップインダクタ
が使用されている。
【０００３】
【発明が解決しようとする課題】しかし、前者の巻線型
チップコイルは、高さ寸法が高くなり、プリント基板上
への実装時における低背化が困難であり、また高密度実
装に対応するためには、周辺回路との干渉を避けるため
に樹脂をモールドする必要がある。
チップコイルは、高さ寸法が高くなり、プリント基板上
への実装時における低背化が困難であり、また高密度実
装に対応するためには、周辺回路との干渉を避けるため
に樹脂をモールドする必要がある。
【０００４】更に、この巻線型チップコイルは、高い巻
線技術が必要であり、コスト面の問題も避け難い。
線技術が必要であり、コスト面の問題も避け難い。
【０００５】また、後者のチップインダクタは、プリン
ト基板上への実装の低背化は可能であるが、スパイラル
線路４は線間を縮めると容量が大きく発生したり、磁界
が干渉して、高周波におけるＱ値が悪くなるという問題
がある。
ト基板上への実装の低背化は可能であるが、スパイラル
線路４は線間を縮めると容量が大きく発生したり、磁界
が干渉して、高周波におけるＱ値が悪くなるという問題
がある。
【０００６】そこで、この発明の課題は、容易に任意の
インダクタンスを得ることができると共に、インダクタ
ンスの偏差が小さくＱの大きい高周波向けの積層チップ
インダクタを提供することにある。
インダクタンスを得ることができると共に、インダクタ
ンスの偏差が小さくＱの大きい高周波向けの積層チップ
インダクタを提供することにある。
【０００７】
【課題を解決するための手段】上記のような課題を解決
するため、この発明は、低温焼結セラミックスを用いた
多層基板の内部に、導電抵抗の低い材料を用いて内部電
極をその両端を多層基板の外面に引き出すようにして設
け、この内部電極をミアンダ形状に形成した構成を採用
したものである。
するため、この発明は、低温焼結セラミックスを用いた
多層基板の内部に、導電抵抗の低い材料を用いて内部電
極をその両端を多層基板の外面に引き出すようにして設
け、この内部電極をミアンダ形状に形成した構成を採用
したものである。
【０００８】
【作用】内部電極を導電抵抗の低い材料で形成したの
で、高いＱ値が得られ、そのため高周波回路に適してい
ると共に、内部電極をミアンダ形状に形成することによ
り、その長さを操作することによって任意のインダクタ
ンスを得ることができ、積層チップインダクタは自己共
振周波数が高く、かつ狹偏差で安定したインダクタンス
が得られる。
で、高いＱ値が得られ、そのため高周波回路に適してい
ると共に、内部電極をミアンダ形状に形成することによ
り、その長さを操作することによって任意のインダクタ
ンスを得ることができ、積層チップインダクタは自己共
振周波数が高く、かつ狹偏差で安定したインダクタンス
が得られる。
【０００９】
【実施例】以下、この発明の実施例を添付図面の図１と
図２に基づいて説明する。
図２に基づいて説明する。
【００１０】図１は積層チップインダクタの構造を分解
斜視図で示したもので、表面に内部電極１１，１２，１
３を設けたセラミックスグリーンシート１４，１５，１
６と、それぞれの間に介在させる中間グリーンシート１
７，１８及び最上部グリーンシート１９を重ね合わせ、
これを加圧後に焼成することによって多層基板を形成し
ている。
斜視図で示したもので、表面に内部電極１１，１２，１
３を設けたセラミックスグリーンシート１４，１５，１
６と、それぞれの間に介在させる中間グリーンシート１
７，１８及び最上部グリーンシート１９を重ね合わせ、
これを加圧後に焼成することによって多層基板を形成し
ている。
【００１１】上記各グリーンシート１４，１５，１６と
１７，１８，１９は、低温焼結セラミックスを用い、一
層当りの厚みは例えば焼成後１層当たり数十μｍ〜２０
０μｍ程度とすると共に、多層基板のサイズはＬ＝３．
２×Ｗ＝１．６×Ｔ＝０．９mmとする。
１７，１８，１９は、低温焼結セラミックスを用い、一
層当りの厚みは例えば焼成後１層当たり数十μｍ〜２０
０μｍ程度とすると共に、多層基板のサイズはＬ＝３．
２×Ｗ＝１．６×Ｔ＝０．９mmとする。
【００１２】また、内部電極１１，１２，１３は導電抵
抗の低い材料、例えばＣｕやＡｇを用いると共に、各内
部電極１１，１２，１３はミアンダ形状に形成する。
抗の低い材料、例えばＣｕやＡｇを用いると共に、各内
部電極１１，１２，１３はミアンダ形状に形成する。
【００１３】セラミックグリーンシート１４の内部電極
１１は、一方の端部を該シート１４の端部に臨ませて外
部電極（図示省略）と接続すると共に、セラミックスグ
リーンシート１６の内部電極１３は一方の端部を該シー
ト１６の他方端部に臨ませて、外部電極（図示省略）と
接続し、セラミックスグリーンシート１５に設けた内部
電極１２の両端部と上記内部電極１１，１３の他方端部
とはセラミックスグリーンシート１４，１５および中間
グリーンシート１７，１８に設けたビアホール２０，２
１の部分で互に電気的に接続する。
１１は、一方の端部を該シート１４の端部に臨ませて外
部電極（図示省略）と接続すると共に、セラミックスグ
リーンシート１６の内部電極１３は一方の端部を該シー
ト１６の他方端部に臨ませて、外部電極（図示省略）と
接続し、セラミックスグリーンシート１５に設けた内部
電極１２の両端部と上記内部電極１１，１３の他方端部
とはセラミックスグリーンシート１４，１５および中間
グリーンシート１７，１８に設けたビアホール２０，２
１の部分で互に電気的に接続する。
【００１４】多層基板の形成に低温焼結セラミックスを
用いることにより、内部電極１１，１２，１３の材料に
低融点のＣｕやＡｇを使用することができ、これらの電
極材料は導電性が良く、Ｑ値を大きくすることができ
る。
用いることにより、内部電極１１，１２，１３の材料に
低融点のＣｕやＡｇを使用することができ、これらの電
極材料は導電性が良く、Ｑ値を大きくすることができ
る。
【００１５】また、内部電極１１，１２，１３の形状を
ジグザグ状に屈曲するミアンダ形状にすると、図２
（Ａ），（Ｂ）に矢印で示すように、隣接する線間にお
いて、電流の流れ方向が逆となり、線間隔を狭くしても
磁束の相互作用による干渉が助長されることがなく、線
間隔を狭くして高密度配線が可能となると共に、その長
さを操作することによって、任意のインダクタンスを得
ることができ、生産性にも優れているという利点があ
る。
ジグザグ状に屈曲するミアンダ形状にすると、図２
（Ａ），（Ｂ）に矢印で示すように、隣接する線間にお
いて、電流の流れ方向が逆となり、線間隔を狭くしても
磁束の相互作用による干渉が助長されることがなく、線
間隔を狭くして高密度配線が可能となると共に、その長
さを操作することによって、任意のインダクタンスを得
ることができ、生産性にも優れているという利点があ
る。
【００１６】なお、各グリーンシートは誘電体であるた
め、内部電極１１，１２，１３間に容量が出やすいが中
間グリーンシート１７，１８の層厚さを例えば２００μ
ｍ以上にすると、浮有容量の発生を防ぐことができ、こ
れによって高いＱ値が得られ、高周波でも損失の少ない
優れた回路特性を実現できる。
め、内部電極１１，１２，１３間に容量が出やすいが中
間グリーンシート１７，１８の層厚さを例えば２００μ
ｍ以上にすると、浮有容量の発生を防ぐことができ、こ
れによって高いＱ値が得られ、高周波でも損失の少ない
優れた回路特性を実現できる。
【００１７】上記のようにして得られた積層チップイン
ダクタのインダクタンス，Ｑ値及びインダクタンスの偏
差を測定した結果を表１に示す
ダクタのインダクタンス，Ｑ値及びインダクタンスの偏
差を測定した結果を表１に示す
【００１８】なお、積層チップインダクタには図１で示
したようにシールド電極を使用しないで高周波に対応す
るものを示したが、低周波用としてシールド電極を入れ
るようにしてもよい。
したようにシールド電極を使用しないで高周波に対応す
るものを示したが、低周波用としてシールド電極を入れ
るようにしてもよい。
【００１９】
【表１】
【００２０】次に、この発明の積層チップインダクタ
で、Ｌ＝３．２×Ｗ＝１．６×Ｔ＝０．９mmサイズの最
大取得インダクタンス量である、２２ｎＨ品を作成し、
更に従来の空芯タイプである巻線型チップコイルと薄膜
タイプのチップインダクタを用い、これらの特性を測定
した結果を表２に示す。
で、Ｌ＝３．２×Ｗ＝１．６×Ｔ＝０．９mmサイズの最
大取得インダクタンス量である、２２ｎＨ品を作成し、
更に従来の空芯タイプである巻線型チップコイルと薄膜
タイプのチップインダクタを用い、これらの特性を測定
した結果を表２に示す。
【００２１】
【表２】
【００２２】表２において、従来の空芯巻線タイプの構
造品は、インダクタンスの偏差が大きく、浮有容量を持
つため自己共振周波数が低い等の問題があり、また薄膜
タイプ構造品はＱ値が大幅に悪化するという問題があ
る。
造品は、インダクタンスの偏差が大きく、浮有容量を持
つため自己共振周波数が低い等の問題があり、また薄膜
タイプ構造品はＱ値が大幅に悪化するという問題があ
る。
【００２３】これに対してこの発明の積層チップインダ
クタは、上記従来の巻線空芯タイプ及び薄膜タイプにあ
った問題点を解決することが表１及び表２から明らかで
ある。
クタは、上記従来の巻線空芯タイプ及び薄膜タイプにあ
った問題点を解決することが表１及び表２から明らかで
ある。
【００２４】
【発明の効果】以上のように、この発明によると、自己
共振周波数が高く、かつ狹偏差で安定したインダクタン
スが得られ、しかも内部電極に導電抵抗の低い材料を用
い、内部電極間の層間隔を広くすることにより、浮有容
量が生じ難い構造となり、高いＱ値が得られ、そのため
高周波回路に適したものとなる。
共振周波数が高く、かつ狹偏差で安定したインダクタン
スが得られ、しかも内部電極に導電抵抗の低い材料を用
い、内部電極間の層間隔を広くすることにより、浮有容
量が生じ難い構造となり、高いＱ値が得られ、そのため
高周波回路に適したものとなる。
【００２５】また、内部電極をミアンダ形状に形成した
ので、その長さを選ぶことにより任意のインダクタンス
を得ることができ、生産性にも優れている。
ので、その長さを選ぶことにより任意のインダクタンス
を得ることができ、生産性にも優れている。
【００２６】更に、多層基板による積層チップ化によ
り、サイズ（小型、薄型化）、形状とも積層コンデンサ
やチップ抵抗器と同様に形成でき、自動マウント機への
対応性にも優れている。
り、サイズ（小型、薄型化）、形状とも積層コンデンサ
やチップ抵抗器と同様に形成でき、自動マウント機への
対応性にも優れている。
【図１】この発明に係る積層チップインダクタの分解斜
視図
視図
【図２】（Ａ）と（Ｂ）は内部電極に採用したミアンダ
形状の異なった例を示す平面図。
形状の異なった例を示す平面図。
【図３】（Ａ）は従来の巻線型チップコイルを示す正面
図、（Ｂ）は薄膜タイプのチップインダクタを示す平面
図。
図、（Ｂ）は薄膜タイプのチップインダクタを示す平面
図。
１１，１２，１３ 内部電極 １４，１５，１６，１７，１８，１９ セラミックスグ
リーンシート ２０，２１ ビアホール
リーンシート ２０，２１ ビアホール
Claims (1)
- 【請求項１】 低温焼結セラミックスを用いた多層基板
の内部に、導電抵抗の低い材料を用いて内部電極をその
両端を多層基板の外面に引き出すようにして設け、この
内部電極をミアンダ形状に形成したことを特徴とする積
層チップインダクタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25500193A JPH0786039A (ja) | 1993-09-17 | 1993-09-17 | 積層チップインダクタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25500193A JPH0786039A (ja) | 1993-09-17 | 1993-09-17 | 積層チップインダクタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786039A true JPH0786039A (ja) | 1995-03-31 |
Family
ID=17272827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25500193A Pending JPH0786039A (ja) | 1993-09-17 | 1993-09-17 | 積層チップインダクタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786039A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354324A (ja) * | 1998-06-09 | 1999-12-24 | Fuji Elelctrochem Co Ltd | 積層インダクタ |
| EP1154482A2 (en) * | 2000-05-09 | 2001-11-14 | Innochips Technology | Low inductance multilayer chip and method for fabricating same |
| KR100316478B1 (ko) * | 1999-06-30 | 2001-12-12 | 이형도 | 칩 인덕터 |
| KR100320943B1 (ko) * | 1999-06-15 | 2002-02-06 | 이형도 | 칩형 분배기 |
| WO2019058967A1 (ja) | 2017-09-25 | 2019-03-28 | 日東電工株式会社 | インダクタおよびその製造方法 |
| CN113363048A (zh) * | 2021-06-02 | 2021-09-07 | 横店集团东磁股份有限公司 | 一种叠层电感的内电极、其制备方法及叠层电感 |
-
1993
- 1993-09-17 JP JP25500193A patent/JPH0786039A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11354324A (ja) * | 1998-06-09 | 1999-12-24 | Fuji Elelctrochem Co Ltd | 積層インダクタ |
| KR100320943B1 (ko) * | 1999-06-15 | 2002-02-06 | 이형도 | 칩형 분배기 |
| KR100316478B1 (ko) * | 1999-06-30 | 2001-12-12 | 이형도 | 칩 인덕터 |
| EP1154482A2 (en) * | 2000-05-09 | 2001-11-14 | Innochips Technology | Low inductance multilayer chip and method for fabricating same |
| EP1154482A3 (en) * | 2000-05-09 | 2006-01-25 | Innochips Technology | Low inductance multilayer chip and method for fabricating same |
| WO2019058967A1 (ja) | 2017-09-25 | 2019-03-28 | 日東電工株式会社 | インダクタおよびその製造方法 |
| KR20200060377A (ko) | 2017-09-25 | 2020-05-29 | 닛토덴코 가부시키가이샤 | 인덕터 및 그 제조 방법 |
| US11735355B2 (en) | 2017-09-25 | 2023-08-22 | Nitto Denko Corporation | Inductor and producing method thereof |
| CN113363048A (zh) * | 2021-06-02 | 2021-09-07 | 横店集团东磁股份有限公司 | 一种叠层电感的内电极、其制备方法及叠层电感 |
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