JPH0766723A - Ｐｌｌ周波数シンセサイザ - Google Patents

Ｐｌｌ周波数シンセサイザ

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JPH0766723A
JPH0766723A JP5229450A JP22945093A JPH0766723A JP H0766723 A JPH0766723 A JP H0766723A JP 5229450 A JP5229450 A JP 5229450A JP 22945093 A JP22945093 A JP 22945093A JP H0766723 A JPH0766723 A JP H0766723A
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Abstract

(57)【要約】 【目的】 ＰＬＬ周波数シンセサイザのロックアップを
十分高速にすること。 【構成】 電圧制御発振器１の出力からフラクショナル
分周器２により周波数の高い信号Ｓ１及び周波数の低い
信号Ｓ２を生成する。周波数の高い信号Ｓ１と周波数の
高い基準信号ＲＥＦ１との位相比較を位相比較器５によ
って行い、周波数の低い信号Ｓ２と周波数の低い基準信
号ＲＥＦ２との位相比較を位相比較器６によって行う。
位相比較器５、６の出力はセレクタ７によって選択され
てフィルタ８に供給され、電圧制御発振器１の制御電圧
ＶCとなる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高速ロックアップ且つ
高安定なＰＬＬ周波数シンセサイザに関する。
【０００２】
【従来の技術】ロックアップタイムを短縮するＰＬＬ周
波数シンセサイザーとして、大小異なる分周比にて分周
された比較周波数と基準周波数を用いたものがある（参
照：特開平２−９４７１０号公報、特開平３−３８９２
１号公報）。上述の従来技術によれば大小異なる分周比
にて分周された比較周波数と基準周波数を用いてＰＬＬ
を組み、つまり、高い比較周波数及び通常の比較周波数
を有し、まず、収束速度を早くするために、目的の周波
数と現在の発振周波数との差が大きいときには小さい分
周比にて分周された状態で位相比較して比較周波数が高
いことで収束速度を早め、これにより、発振周波数を目
的の周波数に接近させる。その後、発振周波数が接近し
位相差が小さいときは大きい分周比にて分周された状態
つまり通常の比較周波数で位相比較し、目的の周波数に
設定する。
【０００３】
【発明が解決しようとする課題】しかしながら、上述の
従束技術のごとく、単なる比較周波数の高周波化では、
設定周波数は目的の周波数に接近するだけであり、図５
のロックアップ特性に示すごとく、第１次収束終了時点
ｔ１ではずれ△ｆが生じているにもかかわらず、時刻ｔ
２にて正確な周波数合わせ込みには通常の比較周波数に
切り換えなければならず、この切り換えの際、再収束さ
せるためのロックアップ時間ｔ２〜ｔ３が必要になる。
つまり、高速ロックアップとしては不充分であるという
課題がある。従って、本発明の目的は、十分高速なロッ
クアップが可能であるＰＬＬ周波数シンセサイザを提供
することにある。
【０００４】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、フラクショナル分周器を用いて高い比較
周波数を発生させる。
【０００５】
【作用】上述の手段によれば、比較周波数の高い時点で
発振周波数を目的周波数に一致し、この結果、通常の比
較周波数に切換えた場合に、発振周波数の再収束動作は
不要となる。
【０００６】
【実施例】図１は本発明に係るＰＬＬ周波数シンセサイ
ザの第１の実施例を示すブロック回路図である。図１に
おいて、電圧制御発振器（ＶＣＯ）１は制御電圧ＶCを
受けてこれに対応した発振周波数の信号を発生する。こ
の電圧制御発振器１の出力は比較分周器２に供給され、
この結果、比較分周器２は周波数の高い信号Ｓ１及び周
波数の低い信号Ｓ２を発生する。他方、基準カウンタ３
は標準信号発振器たとえば水晶発振器からの標準信号を
分周して周波数の高い基準信号ＲＥＦ１を発生する。ま
た、８カウンタ（１／８分周器）４は基準カウンタ３の
出力を１／８分周して周波数の低い基準信号ＲＥＦ２を
発生する。
【０００７】位相比較器５は周波数の高い信号Ｓ１と周
波数の高い基準信号ＲＥＦ１との位相比較を行い、位相
比較器６は周波数の低い信号Ｓ２と周波数の低い基準信
号ＲＥＦ２との位相比較を行う。位相比較器５、６の出
力はセレクタ７を介してフィルタ８に供給されて平滑さ
れて電圧制御発振器１の制御電圧ＶCとなる。この場
合、位相比較器５、６の出力の選択はセレクタ７によっ
て行われ、セレクタ７の制御は位相ロック検出器９によ
って行われる。つまり、位相比較器５の位相ロック状態
が検出されていないときには、位相ロック検出器９はセ
レクタ７に位相比較器５を選択せしめ、逆に、位相比較
器５の位相ロック状態が検出されているときには、位相
ロック検出器９はセレクタ７に位相比較器６を選択せし
める。なお、この場合、セレクタ７が位相比較器５、６
の一方を選択しているときにはセレクタ７は他方をハイ
インピーダンス出力状態にする。
【０００８】このように、比較周波数が高い周波数と、
通常の比較周波数を有することにより、まず、周波数の
高い比較周波数信号Ｓ１と周波数の高い基準周波数信号
ＲＥＦ１とを位相比較器５を用いてＰＬＬ動作を行うこ
とで高速のロックアップをさせる。次に、周波数の低い
比較周波数信号Ｓ２と周波数の低い基準周波数信号ＲＥ
Ｆ２とを位相比較器６用いてＰＬＬ動作を行こなわせ、
高安定なるロック状態を生成する。この場合、従来と異
なる点は、周波数が高い状態でＰＬＬをかけた場合、従
来例では、発振周波数が目的に近付くだけで一致はしな
いが（参照：図５のｔ２）、図１の実施例では、フラク
ショナル分周を行うことで発振周波数を目的の周波数に
一致させることができる。つまり、図２のロックアップ
特性に示すように、比較周波数が高くても、分解能の高
い分周ができることにより、第１次収束終了点ｔ１にて
電圧制御発振器１の発振周波数を目的の設定周波数と一
致させることができるので、切り換え時ｔ２における再
収束がなくなり、つまり、時刻ｔ２における周波数の変
動がなくなり、高速のロックアップタイムを得ることが
できる。
【０００９】次に、フラクショナル分周器２の詳細につ
いて説明する。ここで、動作の説明を具体的にするため
に、分周周波数の分解度を１／８にした状態とし、つま
り、高い比較周波数Ｓ１を低い比較周波数Ｓ２の８倍に
設定し、高い基準信号ＲＥＦ１の周波数を低い基準信号
ＲＥＦ２の周波数の８倍に設定する。
【００１０】電圧制御発振器１の出力はＡカウンタ２１
へ入力され、Ａカウンタ２１の出力は＋１カウンタを経
てＦカウンタ２３及び８カウンタ２４へ入力される。Ａ
カウンタ２１の出力及び＋１カウンタ２２の出力はセレ
クタ２５に入力され、Ｆカウンタ２３の出力によってセ
レクタ２５が制御される。この結果、セレクタ２５はＡ
カウンタ２１の出力もしくは＋１カウンタ２２の出力す
る。ここで、＋１カウンタ２２はＡカウンタ２１の設定
値より１パルス分だけ多く計数する。Ｆカウンタ２３と
８カウンタ２４は＋１カウンタの出力を計数し、８カウ
ンタ２４の出力によってＦカウンタ２３はリセットされ
る。この結果、セレクタ２５は、８カウント中Ｆ計数期
間だけ＋１カウンタ２２の出力つまり（Ａ＋１）分周を
選択し、残りの（８−Ｆ）計数期間はＡカウンタ２１の
出力つまりＡ分周を選択する。
【００１１】次に、フラクショナル分周の実例を説明す
る。ＰＬＬ基準周波数１ｋＨｚ、発振周波数８５ｋＨｚ
の場合、比較分周器の分周数Ｎは８５である。ＰＬＬ基
準周波数を８倍の８ｋＨｚにした場合、分周数Ｎは１
０．６２５になり通常では分周できない。しかし、１
０．６２５分周は平均すると平均値が１０．６２５とな
るように分周数をコントロールすることで達成できる。
つまり、１０分周を３回、１１分周を５回の計８回を１
サイクルとする繰り返し分周を行わせると平均値は１
０．６２５となる。同様に、発振周波数８６ｋＨｚを得
る場合、１０分周を２回、１１分周を６回行う事で平均
値を１０．７５にできる。数式的には分周数Ｎを８で割
った商をＡ、あまりをＦとすると、 Ｎ＝Ａ・８＋Ｆ ＝Ａ・８−Ａ・Ｆ＋Ａ・Ｆ＋Ｆ ＝Ａ・（８−Ｆ）＋（Ａ＋１）・Ｆ となり、Ａ分周数を（８−Ｆ）回、（Ａ＋１）分周数を
Ｆ回行わせることで平均値分周が成立する。２進数とし
て考えると、分周数８５は２進数で表すと１０１０１０
１である。従って、８倍であることから３ビットで区切
ると上位ビット側は１０、下位ビット側は３であり、商
が１０、あまりが３に相当する。
【００１２】図１の比較分周器２の回路に当てはめる
と、Ａカウンタ２１は商である値Ａを計数し、＋１カウ
ンタ２２は（Ａ＋１）、Ｆカウンタ２３はあまりの値Ｆ
を計数し、８カウンタ２４は８倍、セレクタ２５は商Ａ
か（Ａ＋１）分周の切り換えを行う。従って、Ｆカウン
タ２３と８カウンタ２４の動作は、Ｆカウントする間は
（Ａ＋１）分周をセレクタ２５により選択し、Ｆカウン
トが終わるとＡ分周を選択し、８カウンタ２４により８
カウント終了するとＦカウンタ２３をリセットさせ再び
Ｆカウントを計数始め、上述の動作を繰り返すことにな
る。セレクタ２５の出力は周波数の高い比較周波数信号
Ｓ１となり、８カウンタ２４の出力は周波数の低い比較
周波数信号Ｓ２となる。
【００１３】このようにフラクショナル分周を用いるこ
とで分解能の高い分周（少数点が有る分周）を行え、ま
た、分周設定データについても２進数データそのままを
Ａカウンタ２１とＦカウンタ２３へ設定すればよく、従
来と全く同じアルゴリズムが使用できる。
【００１４】図３は本発明に係るＰＬＬ周波数シンセサ
イザの第２の実施例を示すブロック回路図であって、図
１のＡカウンタ２１の代りに、Ｋ、Ｋ＋１分周のデュア
ルモジュラスプリスケーラ２１Ａ、スクロカウンタ（以
下、Ｓカウンタ）２１Ｂ、メインカウンタ（以下、Ｍカ
ウンタ）２１Ｃよりなるパルススワロ式分周器を用いて
いる。
【００１５】パルススワロ式分周器のみでは、図４に示
すごとく、入力、出力の総分周数Ａは、 Ａ＝Ｋ・Ｍ＋Ｓ ＝Ｋ・Ｍ−Ｋ・Ｓ＋Ｋ・Ｓ＋Ｓ ＝Ｋ・（Ｍ−Ｓ）＋（Ｋ＋１）・Ｓ と表わせる。従って、Ｓカウンタ２１ＢのＭカウント中
のＳカウント中にはデュアルモジュラスプリスケーラ２
１ＡのＫ＋１分周を選択し、残りの（Ｍ−Ｓ）カウント
中にはデュアルモジュラスプリスケーラ２１ＡのＫ分周
を選択するようにすれば、分周数Ａを達成できる。な
お、この場合、Ｋ＝１、２、…、Ｍ＝２、３、…、Ｓ＝
１、２、…、Ｍ−１である。つまり、図４の回路構成全
体が図１のＡカウンタ２１の作用する。従って、図１と
同様に、Ｓカウンタ２１Ｂの出力に＋１カウンタ２２を
接続すれば、＋１カウンタ２２の出力は ＫＭ＋Ｓ＋１ ＝Ａ＋１ となり、（Ａ＋１）カウンタの作用をなす。この結果、
図３において、セレクタ２５によってＡカウンタ（２１
Ａ、２１Ｂ、２１Ｃ）と（Ａ＋１）カウンタ（２１Ａ、
２１Ｂ、２１Ｃ、２２）を切換えることができ、図３の
回路の動作は図１の回路の動作と同一となる。
【００１６】なお、上述の実施例においては、フラクシ
ョナル分周器の例として分解度１／８として説明を行っ
たが、１／４、１／１６、１／Ｒなど自由に設定するこ
とができ、この場合、８カウンター２４は４、１６、Ｒ
カウンタを用いる、また、Ｒ＝２n とすれば、設定デー
タについても２進データ下位ｎビットをＦカウンタの値
として、ｎビットより上位ビットをＡカウンタの値とす
れば、よく設定データのアルゴリズムはフラクショナル
分周を意識することなく、従来と同一となる。また、比
較分周器２においては、８カウンタ２４が周波数の高い
信号Ｓ１の生成及び周波数の低い信号Ｓ２の生成の両方
に関与しているが、カウンタ４の値に応じて、周波数の
低い信号Ｓ２の生成専用のカウンタを設けてもよい。
【００１７】
【発明の効果】以上説明したように本発明によれば、周
波数が高い比較周波数及び通常の比較周波数を有し、収
束速度を速くするために高い周波数を用い、安定度を上
げるために通常の比較周波数を用いたＰＬＬ周波数シン
セサイザーにおいて、フラクショナル分周を用いて高い
比較周波数を生成することにより、比較周波数が高くて
も、発振周波数を目的の周波数と一致させることがで
き、従って、安定度を上げるために通常の比較周波数に
切り換える場合において発振周波数が全く同一である再
収束動作を行うことなく切り換えができ、この結果、高
速のロックアップを達成できる。
【図面の簡単な説明】
【図１】本発明に係るＰＬＬ周波数シンセサイザの第１
の実施例を示すブロック回路図である。
【図２】図１のロックアップ特性を示すタイミング図で
ある。
【図３】本発明に係るＰＬＬ周波数シンセサイザの第２
の実施例を示すブロック回路図である。
【図４】一般的なパルススワロ式分周器を示すブロック
回路図である。
【図５】従束のロックアップ特性を示すタイミング図で
ある。
【符号の説明】
１…電圧制御発振器 ２…比較分周器 ３…基準カウンタ ４…８カウンタ ５、６…位相比較器 ７…セレクタ ８…フィルタ ９…位相ロック検出器 ２１…Ａカウンタ ２１Ａ…Ｋ、Ｋ＋１分周のデュアルモジュラスプリスケ
ーラ ２１Ｂ…Ｓカウンタ ２１Ｃ…Ｍカウンタ ２２…＋１カウンタ ２３…Ｆカウンタ ２４…８カウンタ ２５…セレクタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 制御電圧（ＶC）を受信して該制御電圧
    に対応した発振周波数の出力信号を出力する電圧制御発
    振器（１）と、 第１のＰＬＬ基準周波数の第１の基準信号（ＲＥＦ１）
    を発生する第１の基準信号発生器（３）と、 前記電圧制御発振器の出力信号の発振周波数を前記第１
    のＰＬＬ基準周波数に等しくなるフランクショナル分周
    比（Ｎ＝Ａ・８＋Ｆ）で分周するフラクショナル分周器
    （２）と、 該フラクショナル分周器の出力と前記第１の基準信号と
    の位相比較する第１の位相比較器（５）と、 前記第１の基準信号を所定の分周比で分周して第２のＰ
    ＬＬ基準周波数の第２の基準信号（ＲＥＦ２）を発生す
    る第２の基準信号発生器（４）と、 前記フラクショナル分周器の出力を前記所定の分周比で
    分周して出力する分周器と、 該分周器の出力と前記第２の基準信号との位相比較する
    第２の位相比較器（６）と、 前記第１、第２の位相比較器の出力を選択するセレクタ
    （７）と、 該セレクタの出力を平滑化して前記電圧制御発振器の制
    御電圧を発生するループフィルタ（８）と、 前記第１の位相比較器の出力の位相ロック状態を判別
    し、該位相ロック状態を検出していないときには前記セ
    レクタにより該第１の位相比較器の出力を選択させ、前
    記位相ロック状態を検出しているときには前記セレクタ
    により前記第２の位相比較器の出力を選択させる位相ロ
    ック検出器（９）とを具備するＰＬＬ周波数シンセサイ
    ザ。
  2. 【請求項２】 前記フラクショナル分周器は前記分周器
    （２４）を内蔵する請求項１に記載のＰＬＬ周波数シン
    セサイザ。
  3. 【請求項３】 前記フラクショナル分周器は、 前記電圧制御発振器の出力をＡ（Ａ＝０、１、２、…）
    分周するＡカウンタ（２１）と、 前記電圧制御発振器の出力を（Ａ＋１）分周する（Ａ＋
    １）カウンタ（２１、２２）と、 前記Ａカウンタの出力を（Ｍ−Ｆ）（Ｍ＝２、３、…、
    Ｆ＝１、２、…、Ｍ−１）回出力し、前記（Ａ＋１）カ
    ウンタの出力をＦ回出力する回路（２３、２４、２５）
    とを具備し、前記電圧制御発振器の出力をＮ＝Ｍ・Ａ＋
    Ｆ分周するようにした請求項１に記載のＰＬＬ周波数シ
    ンセサイザ。
  4. 【請求項４】 前記Ａカウンタ及び（Ａ＋１）カウンタ
    は、 前記電圧制御発振器の出力を（Ｋ、Ｋ＋１）（Ｋ＝１、
    ２、…）分周するデュアルモジュラスプリスケーラ（２
    １Ａ）と、 該デュアルモジュラスプリスケーラの出力をＭ回（Ｍ＝
    ２、３、…）計数するＭカウンタ（２１Ｃ）と、 前記デュアルモジュラスプリスケーラの出力をＳ回（Ｓ
    ＝１、２、…、Ｍ−１）計数し、前記ＭカウンタのＭ回
    計数毎にリセットされるＳカウンタ（２１Ｂ）と、 前記デュアルモジュラスプリスケーラの出力を（Ｓ＋
    １）回計数し、前記ＭカウンタのＭ回計数毎にリセット
    される（Ｓ＋１）カウンタ（２１Ｂ、２２）とを具備
    し、前記Ｓカウンタを選択して前記Ａカウンタ（Ａ＝Ｋ
    Ｍ＋Ｓ）として作用せしめ、前記（Ｓ＋１）カウンタを
    選択して前記（Ａ＋１）カウンタ（Ａ＋１＝ＡＫ＋Ｓ＋
    １）として作用せしめた請求項３に記載のＰＬＬ周波数
    シンセサイザ。
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EP94112984A EP0641082B1 (en) 1993-08-23 1994-08-19 PLL frequency synthesizer and PLL frequency synthesizing method capable of obtaining high-speed lock-up and highly-reliable oscillation
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