JPH0746058A - 入力バイアス回路 - Google Patents
入力バイアス回路Info
- Publication number
- JPH0746058A JPH0746058A JP5188485A JP18848593A JPH0746058A JP H0746058 A JPH0746058 A JP H0746058A JP 5188485 A JP5188485 A JP 5188485A JP 18848593 A JP18848593 A JP 18848593A JP H0746058 A JPH0746058 A JP H0746058A
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- JP
- Japan
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- circuit
- bias
- input
- collector
- resistance
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- Pending
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Abstract
(57)【要約】
【目的】 次段回路に供給する入力信号をバイアスする
入力バイアス回路に関し、回路的にバイアス抵抗を大き
くすることにより安価にＩＣ化が行なえる入力バイアス
回路を提供することを目的とする。 【構成】 バイアス制御電圧ＶCOM と入力電圧Ｖi との
差に応じて実抵抗ＲX に流れる電流Ｉx を制御すること
により実抵抗Ｒx 間の電圧を一定とし、実抵抗Ｒ x は小
さいまま入力インピーダンスの増加を計る。
入力バイアス回路に関し、回路的にバイアス抵抗を大き
くすることにより安価にＩＣ化が行なえる入力バイアス
回路を提供することを目的とする。 【構成】 バイアス制御電圧ＶCOM と入力電圧Ｖi との
差に応じて実抵抗ＲX に流れる電流Ｉx を制御すること
により実抵抗Ｒx 間の電圧を一定とし、実抵抗Ｒ x は小
さいまま入力インピーダンスの増加を計る。
Description
【０００１】
【産業上の利用分野】本発明は入力バイアス回路に係
り、特に次段回路に供給する入力信号をバイアスする入
力バイアス回路に関する。
り、特に次段回路に供給する入力信号をバイアスする入
力バイアス回路に関する。
【０００２】
【従来の技術】各種回路に信号を入力する場合、カップ
リングコンデンサを介して前段回路の直流成分を除去
し、入力バイアス回路等で、次段回路の処理で必要とす
る分の直流成分を新めてバイアスし、入力するのが一般
的である。
リングコンデンサを介して前段回路の直流成分を除去
し、入力バイアス回路等で、次段回路の処理で必要とす
る分の直流成分を新めてバイアスし、入力するのが一般
的である。
【０００３】図３に従来の入力回路の一例の構成図を示
す。同図中、１１は信号源、ＣIN2はカップリングコン
デンサ、１２は入力バイアス回路、１３は次段回路を示
す。信号源１１はカップリングコンデンサＣIN2 を介し
て次段回路１３に接続される。
す。同図中、１１は信号源、ＣIN2はカップリングコン
デンサ、１２は入力バイアス回路、１３は次段回路を示
す。信号源１１はカップリングコンデンサＣIN2 を介し
て次段回路１３に接続される。
【０００４】カップリングコンデンサＣIN2 と次段回路
１３との接続点には入力バイアス回路１２が接続され
る。入力バイアス回路１２はＮＰＮトランジスタＱ21及
び抵抗ＲIN1 ，ＲIN2 より構成される。
１３との接続点には入力バイアス回路１２が接続され
る。入力バイアス回路１２はＮＰＮトランジスタＱ21及
び抵抗ＲIN1 ，ＲIN2 より構成される。
【０００５】ＮＰＮトランジスタＱ21はベースにバイア
ス制御電圧ＶCOM が供給され、コレクタに定電圧Ｖccが
供給され、エミッタが抵抗ＲIN1 を介して次段回路１３
及びカップリングコンデンサＣIN2 に接続されると共に
抵抗ＲIN2 を介して接地されていた。カップリングコン
デンサＣIN2 を介して供給された入力信号はバイアス電
圧ＶCOM に応じてバイアスされ、次段回路１３に供給さ
れていた。
ス制御電圧ＶCOM が供給され、コレクタに定電圧Ｖccが
供給され、エミッタが抵抗ＲIN1 を介して次段回路１３
及びカップリングコンデンサＣIN2 に接続されると共に
抵抗ＲIN2 を介して接地されていた。カップリングコン
デンサＣIN2 を介して供給された入力信号はバイアス電
圧ＶCOM に応じてバイアスされ、次段回路１３に供給さ
れていた。
【０００６】このとき、次段回路１３の入力信号Ｖ
i は、
i は、
【０００７】
【数１】
【０００８】であらわされる。したがって、カップリン
グコンデンサＣIN2 を低減させようとすると抵抗ＲIN1
を大きくする必要があった。
グコンデンサＣIN2 を低減させようとすると抵抗ＲIN1
を大きくする必要があった。
【０００９】
【発明が解決しようとする課題】しかるに、従来の入力
バイアス回路では抵抗ＲIN1 の抵抗値を大きくする必要
があり、したがって、ＩＣ化した場合などには高抵抗プ
ロセスが必要となり、コストが上昇してしまう等の問題
点があった。
バイアス回路では抵抗ＲIN1 の抵抗値を大きくする必要
があり、したがって、ＩＣ化した場合などには高抵抗プ
ロセスが必要となり、コストが上昇してしまう等の問題
点があった。
【００１０】本発明は上記の点に鑑みてなされたもの
で、回路的にバイアス抵抗を大きくすることにより安価
にＩＣ化が行なえる入力バイアス回路を提供することを
目的とする。
で、回路的にバイアス抵抗を大きくすることにより安価
にＩＣ化が行なえる入力バイアス回路を提供することを
目的とする。
【００１１】
【課題を解決するための手段】本発明は、バイアス制御
信号に応じたバイアスレベルで入力信号をバイアスする
入力バイアス回路おいて、前記バイアス制御信号と前記
入力信号との間に設けられた実抵抗と、前記バイアス制
御信号と前記入力信号とのレベル差を検出する検出手段
と、前記検出手段で検出したレベル差に応じて前記実抵
抗に流れる電流を制御する電流制御手段とを具備してな
る。
信号に応じたバイアスレベルで入力信号をバイアスする
入力バイアス回路おいて、前記バイアス制御信号と前記
入力信号との間に設けられた実抵抗と、前記バイアス制
御信号と前記入力信号とのレベル差を検出する検出手段
と、前記検出手段で検出したレベル差に応じて前記実抵
抗に流れる電流を制御する電流制御手段とを具備してな
る。
【００１２】
【作用】本発明によれば、バイアス制御信号と入力信号
とのレベル差に応じて実抵抗に流れる電流を制御するこ
とにより実抵抗間の電圧をバイアス電圧に保持し、回路
的に入力インピーダンスを大きくしているため、実抵抗
の値は小さいまま、入力インピーダンスのみを大きくす
ることができる。
とのレベル差に応じて実抵抗に流れる電流を制御するこ
とにより実抵抗間の電圧をバイアス電圧に保持し、回路
的に入力インピーダンスを大きくしているため、実抵抗
の値は小さいまま、入力インピーダンスのみを大きくす
ることができる。
【００１３】
【実施例】図１に本発明の一実施例の構成図を示す。同
図中、１は信号源、２は入力抵抗回路、３は次段回路、
ＣINはカップリングコンデンサを示す。
図中、１は信号源、２は入力抵抗回路、３は次段回路、
ＣINはカップリングコンデンサを示す。
【００１４】信号源１はカップリングコンデンサＣIN1
を介して次段回路３の入力端子ＴINに接続される。カッ
プリングコンデンサＣIN1 と次段回路３の入力端子ＴIN
と接続点には入力バイアス回路２が接続される。
を介して次段回路３の入力端子ＴINに接続される。カッ
プリングコンデンサＣIN1 と次段回路３の入力端子ＴIN
と接続点には入力バイアス回路２が接続される。
【００１５】入力バイアス回路２はマルチコレクタＰＮ
ＰトランジスタＱ3 ，Ｑ4 、ＮＰＮトランジスタＱ1 ，
Ｑ2 ，Ｑ5 ，Ｑ6 ，Ｑ7 ，Ｑ8 、抵抗Ｒx より構成され
る。
ＰトランジスタＱ3 ，Ｑ4 、ＮＰＮトランジスタＱ1 ，
Ｑ2 ，Ｑ5 ，Ｑ6 ，Ｑ7 ，Ｑ8 、抵抗Ｒx より構成され
る。
【００１６】ＮＰＮトランジスタＱ1 はベースがバイア
ス制御電圧ＶCOM が供給される制御端子ＴCOM と接続さ
れ、バイアス制御電圧ＶCOM に応じてコレクタ電流Ｉ1
を制御する。コレクタ電流Ｉ1 はバイアス制御電圧Ｖ
COM が大きいほど大きくなるように制御される。
ス制御電圧ＶCOM が供給される制御端子ＴCOM と接続さ
れ、バイアス制御電圧ＶCOM に応じてコレクタ電流Ｉ1
を制御する。コレクタ電流Ｉ1 はバイアス制御電圧Ｖ
COM が大きいほど大きくなるように制御される。
【００１７】ＮＰＮトランジスタＱ1 のコレクタはマル
チコレクタＰＮＰトランジスタＱ4のベースに接続され
ている。マルチコレクタトランジスタＱ4 は第１のコレ
クタと第２のコレクタとの電流比が１：ｎとなるように
コレクタ面積が形成されており、第１のコレクタは次段
回路３の入力端子ＴINに接続され、第２のコレクタは自
身のベースに接続される。
チコレクタＰＮＰトランジスタＱ4のベースに接続され
ている。マルチコレクタトランジスタＱ4 は第１のコレ
クタと第２のコレクタとの電流比が１：ｎとなるように
コレクタ面積が形成されており、第１のコレクタは次段
回路３の入力端子ＴINに接続され、第２のコレクタは自
身のベースに接続される。
【００１８】ＮＰＮトランジスタＱ2 はベースが次段回
路３の入力端子ＴINに接続され、入力電圧Ｖi が供給さ
れる構成とされ、入力電圧に応じてコレクタ電流Ｉ2 を
制御する。ＮＰＮトランジスタＱ2 のコレクタはマルチ
コレクタＰＮＰトランジスタＱ3 のベースに接続されて
いる。マルチコレクタトランジスタＱ3 は第１のコレク
タと第２のコレクタとの電流比が１：ｎとなるようにコ
レクタ面積が設定されており、第１のコレクタはＮＰＮ
トランジスタＱ6 と共にカレントミラー回路を構成する
ＮＰＮトランジスタＱ5 のコレクタ及びベースと接続さ
れ、第２のコレクタは自身のベースに接続される。
路３の入力端子ＴINに接続され、入力電圧Ｖi が供給さ
れる構成とされ、入力電圧に応じてコレクタ電流Ｉ2 を
制御する。ＮＰＮトランジスタＱ2 のコレクタはマルチ
コレクタＰＮＰトランジスタＱ3 のベースに接続されて
いる。マルチコレクタトランジスタＱ3 は第１のコレク
タと第２のコレクタとの電流比が１：ｎとなるようにコ
レクタ面積が設定されており、第１のコレクタはＮＰＮ
トランジスタＱ6 と共にカレントミラー回路を構成する
ＮＰＮトランジスタＱ5 のコレクタ及びベースと接続さ
れ、第２のコレクタは自身のベースに接続される。
【００１９】ＮＰＮトランジスタＱ5 と共にカレントミ
ラー回路を構成するＮＰＮトランジスタＱ6 のコレクタ
は次段回路３の入力端子ＴINに接続される。なお、カレ
ントミラー回路を構成するＮＰＮトランジスタＱ5 ，Ｑ
6 のエミッタは共に接地される。
ラー回路を構成するＮＰＮトランジスタＱ6 のコレクタ
は次段回路３の入力端子ＴINに接続される。なお、カレ
ントミラー回路を構成するＮＰＮトランジスタＱ5 ，Ｑ
6 のエミッタは共に接地される。
【００２０】また、ＮＰＮトランジスタＱ1 のエミッタ
とＮＰＮトランジスタＱ2 のエミッタとは定電流回路を
構成するＮＰＮトランジスタＱ7 ，Ｑ8 のコレクタに接
続されると共に互いに実抵抗Ｒx を介して接続される。
定電流回路を構成するＮＰＮトランジスタＱ7 ，Ｑ8 は
エミッタが共に接地され、ベースには定電圧ＶBBが印加
され、定電流Ｉ0 をＮＰＮトランジスタＱ7 ，Ｑ8 のエ
ミッタに流す。
とＮＰＮトランジスタＱ2 のエミッタとは定電流回路を
構成するＮＰＮトランジスタＱ7 ，Ｑ8 のコレクタに接
続されると共に互いに実抵抗Ｒx を介して接続される。
定電流回路を構成するＮＰＮトランジスタＱ7 ，Ｑ8 は
エミッタが共に接地され、ベースには定電圧ＶBBが印加
され、定電流Ｉ0 をＮＰＮトランジスタＱ7 ，Ｑ8 のエ
ミッタに流す。
【００２１】次に、本実施例の動作について説明する。
本実施例の回路においてトランジスタの電流増幅率β＝
∞、各トランジスタのベースエミッタ間電圧ＶBB＝一定
であるとすれば、実抵抗Ｒx に流れる電流Ｉx は，、 Ｉx ＝（１／Ｒx ）（Ｖi −ＶCOM ） …（１） で表わされる。
本実施例の回路においてトランジスタの電流増幅率β＝
∞、各トランジスタのベースエミッタ間電圧ＶBB＝一定
であるとすれば、実抵抗Ｒx に流れる電流Ｉx は，、 Ｉx ＝（１／Ｒx ）（Ｖi −ＶCOM ） …（１） で表わされる。
【００２２】ここで、ＮＰＮトランジスタＱ1 ，Ｑ2 の
コレクタ電流Ｉ1 ，Ｉ2 は定電流回路を構成するＮＰＮ
トランジスタＱ7 ，Ｑ8 に流れる電流をＩ0 とすると、 Ｉ1 ＝Ｉ0 −Ｉx …（２） Ｉ2 ＝Ｉ0 ＋Ｉx …（３） で表わされる。
コレクタ電流Ｉ1 ，Ｉ2 は定電流回路を構成するＮＰＮ
トランジスタＱ7 ，Ｑ8 に流れる電流をＩ0 とすると、 Ｉ1 ＝Ｉ0 −Ｉx …（２） Ｉ2 ＝Ｉ0 ＋Ｉx …（３） で表わされる。
【００２３】また、マルチコレクタトランジスタＱ3 ，
Ｑ4 のコレクタ電流比より、 Ｉi ＝（Ｉ2 ／ｎ）−（Ｉ1 ／ｎ） …（４） で表わされる。
Ｑ4 のコレクタ電流比より、 Ｉi ＝（Ｉ2 ／ｎ）−（Ｉ1 ／ｎ） …（４） で表わされる。
【００２４】式（４）に式（２），（３）を代入する
と、 Ｉi ＝｛（Ｉ0 ＋Ｉx ）−（Ｉ0 −Ｉx ）｝／ｎ ＝２Ｉx ／ｎ …（５） したがって、式（５）より Ｉx ＝（ｎ／２）Ｉi …（６） 式（６）を式（１）に代入すると、 （ｎ／２）Ｉi ＝（１／Ｒx ）（Ｖi −ＶCOM ） …（７） したがって、 Ｉi ＝（ｎ／２）（１／Ｒx ）（Ｖi −ＶCOM ） …（８） で表わされる。
と、 Ｉi ＝｛（Ｉ0 ＋Ｉx ）−（Ｉ0 −Ｉx ）｝／ｎ ＝２Ｉx ／ｎ …（５） したがって、式（５）より Ｉx ＝（ｎ／２）Ｉi …（６） 式（６）を式（１）に代入すると、 （ｎ／２）Ｉi ＝（１／Ｒx ）（Ｖi −ＶCOM ） …（７） したがって、 Ｉi ＝（ｎ／２）（１／Ｒx ）（Ｖi −ＶCOM ） …（８） で表わされる。
【００２５】ここで、ＶCOM ＝０とすれば入力インピー
ダンスＺi は、 Ｚi ＝Ｖi ／Ｉi ＝（ｎ／２）Ｒx …（９） で表わされることになる。
ダンスＺi は、 Ｚi ＝Ｖi ／Ｉi ＝（ｎ／２）Ｒx …（９） で表わされることになる。
【００２６】したがって、マルチコレクタトランジスタ
Ｑ3 ，Ｑ4 のコレクタ比を適当に取れば、入力インピー
ダンスＺi は実抵抗Ｒx のｎ／２の入力抵抗を実現でき
る。
Ｑ3 ，Ｑ4 のコレクタ比を適当に取れば、入力インピー
ダンスＺi は実抵抗Ｒx のｎ／２の入力抵抗を実現でき
る。
【００２７】これにより、カップリングコンデンサＣ
IN1 は２／ｎ小さくすることができる。
IN1 は２／ｎ小さくすることができる。
【００２８】なお、このとき、入力ダイナミックレンジ
ＤＲは、 ＤＲ＝２Ｒx Ｉ0 〔ＶP-P 〕 となる。
ＤＲは、 ＤＲ＝２Ｒx Ｉ0 〔ＶP-P 〕 となる。
【００２９】以上のように本実施例によれば、入力バイ
アス抵抗の実抵抗Ｒx の値を大きくすることなく、回路
的にバイアス抵抗を大きくしているため、カップリング
コンデンサの容量を小さくしても実抵抗として高抵抗が
不要となり、ＩＣ化する際に高抵抗プロセスが不要とな
り、したがって、ＩＣを安価に製造し得、カップリング
コンデンサのコストダウン及びＩＣのコストダウンが可
能となる。
アス抵抗の実抵抗Ｒx の値を大きくすることなく、回路
的にバイアス抵抗を大きくしているため、カップリング
コンデンサの容量を小さくしても実抵抗として高抵抗が
不要となり、ＩＣ化する際に高抵抗プロセスが不要とな
り、したがって、ＩＣを安価に製造し得、カップリング
コンデンサのコストダウン及びＩＣのコストダウンが可
能となる。
【００３０】図２に本発明の他の実施例の構成図を示
す。同図中、図１と同一構成部分には同一符号を付し、
その説明は省略する。
す。同図中、図１と同一構成部分には同一符号を付し、
その説明は省略する。
【００３１】本実施例はマルチコレクタトランジスタＱ
3 ，Ｑ4 に代え、カレントミラー回路を構成するＰＮＰ
トランジスタＱ11，Ｑ12，Ｑ13，Ｑ14及び抵抗ＲE1，Ｒ
E2，ＲE3，ＲE4をトランジスタＱ1 ，Ｑ2 ，Ｑ5 ，Ｑ6
のコレクタ側に接続してなる。
3 ，Ｑ4 に代え、カレントミラー回路を構成するＰＮＰ
トランジスタＱ11，Ｑ12，Ｑ13，Ｑ14及び抵抗ＲE1，Ｒ
E2，ＲE3，ＲE4をトランジスタＱ1 ，Ｑ2 ，Ｑ5 ，Ｑ6
のコレクタ側に接続してなる。
【００３２】本実施例では抵抗比ＲE1：ＲE2、ＲE3：Ｒ
E4の値を変えることにより電流Ｉ1，Ｉ2 の比を変え入
力インピーダンスを可変できると共に、実抵抗Ｒx も可
変することができ、設定の自由度も増加させることがで
きる。
E4の値を変えることにより電流Ｉ1，Ｉ2 の比を変え入
力インピーダンスを可変できると共に、実抵抗Ｒx も可
変することができ、設定の自由度も増加させることがで
きる。
【００３３】
【発明の効果】上述の如く、本発明によれば、高入力バ
イアス抵抗が不要となるため、カップリングコンデンサ
の容量を低減でき、カップリングコンデンサを安価なも
のとすることができると共に、ＩＣ化した場合にも高抵
抗プロセスが不要となるため、容易かつ、安価に製造で
きる等の特長を有する。
イアス抵抗が不要となるため、カップリングコンデンサ
の容量を低減でき、カップリングコンデンサを安価なも
のとすることができると共に、ＩＣ化した場合にも高抵
抗プロセスが不要となるため、容易かつ、安価に製造で
きる等の特長を有する。
【図１】本発明の一実施例の構成図である。
【図２】本発明の他の実施例の構成図である。
【図３】従来の一例の構成図である。
１ 信号源 ２ 入力バイアス回路 ３ 次段回路 ＣIN カップリングコンデンサ
Claims (1)
- 【請求項１】 バイアス制御信号に応じたバイアスレベ
ルで入力信号をバイアスする入力バイアス回路おいて、 前記バイアス制御信号と前記入力信号との間に設けられ
た実抵抗と、 前記バイアス制御信号と前記入力信号とのレベル差を検
出する検出手段と、 前記検出手段で検出したレベル差に応じて前記実抵抗に
流れる電流を制御する電流制御手段とを具備することを
特徴とする入力バイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188485A JPH0746058A (ja) | 1993-07-29 | 1993-07-29 | 入力バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5188485A JPH0746058A (ja) | 1993-07-29 | 1993-07-29 | 入力バイアス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0746058A true JPH0746058A (ja) | 1995-02-14 |
Family
ID=16224564
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5188485A Pending JPH0746058A (ja) | 1993-07-29 | 1993-07-29 | 入力バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0746058A (ja) |
-
1993
- 1993-07-29 JP JP5188485A patent/JPH0746058A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |