JPH0745788A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0745788A JPH0745788A JP5184557A JP18455793A JPH0745788A JP H0745788 A JPH0745788 A JP H0745788A JP 5184557 A JP5184557 A JP 5184557A JP 18455793 A JP18455793 A JP 18455793A JP H0745788 A JPH0745788 A JP H0745788A
- Authority
- JP
- Japan
- Prior art keywords
- film
- glass
- capacitor
- phase
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000011521 glass Substances 0.000 claims abstract description 38
- 239000003990 capacitor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000000034 method Methods 0.000 claims description 23
- 239000004020 conductor Substances 0.000 claims description 6
- 238000004544 sputter deposition Methods 0.000 claims description 2
- 239000012071 phase Substances 0.000 claims 1
- 238000001947 vapour-phase growth Methods 0.000 claims 1
- 238000005229 chemical vapour deposition Methods 0.000 abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 11
- 229910052710 silicon Inorganic materials 0.000 abstract description 11
- 239000010703 silicon Substances 0.000 abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 10
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 10
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 abstract description 6
- 238000001312 dry etching Methods 0.000 abstract description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 abstract description 4
- 238000000137 annealing Methods 0.000 abstract description 4
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 4
- 239000011574 phosphorus Substances 0.000 abstract description 4
- 230000001788 irregular Effects 0.000 abstract 1
- 238000000059 patterning Methods 0.000 abstract 1
- 238000000926 separation method Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 70
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 238000005530 etching Methods 0.000 description 13
- 229910004298 SiO 2 Inorganic materials 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 238000007667 floating Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000005191 phase separation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000002253 acid Substances 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 230000003749 cleanliness Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010828 elution Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000001755 magnetron sputter deposition Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】ＤＲＡＭ等の容量素子の電極表面を凹凸にする
ことで電極表面積を増やし、容量の大きな素子を得る。 【構成】シリコン基板１上に素子分離用の酸化シリコン
膜２を形成し、コンタクト用の開孔を形成する。次にキ
ャパシタの下部電極用の多結晶シリコン膜３を堆積後、
リンを導入する。次に分相性ガラス膜４をＣＶＤ法を用
いて堆積し、アニール処理によって第１及び第２のガラ
ス膜４Ａ，４Ｂに分相させる。次に第２のガラス膜４Ｂ
を硫酸等により除去し、第１のガラス膜４Ａからなる微
細なマスクを形成する次に上記マスクを用いて異方性の
ドライエッチングを行い、多結晶シリコン膜３に微細な
溝５を形成したのちパターニングし下部電極３Ａとす
る。以下、誘電体膜６及び上部電極７を形成する。
ことで電極表面積を増やし、容量の大きな素子を得る。 【構成】シリコン基板１上に素子分離用の酸化シリコン
膜２を形成し、コンタクト用の開孔を形成する。次にキ
ャパシタの下部電極用の多結晶シリコン膜３を堆積後、
リンを導入する。次に分相性ガラス膜４をＣＶＤ法を用
いて堆積し、アニール処理によって第１及び第２のガラ
ス膜４Ａ，４Ｂに分相させる。次に第２のガラス膜４Ｂ
を硫酸等により除去し、第１のガラス膜４Ａからなる微
細なマスクを形成する次に上記マスクを用いて異方性の
ドライエッチングを行い、多結晶シリコン膜３に微細な
溝５を形成したのちパターニングし下部電極３Ａとす
る。以下、誘電体膜６及び上部電極７を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にキャパシタの製造方法に関する。
関し、特にキャパシタの製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高集積化にともない、素子寸法
の微細化が進んでおり、キャパシタのＤＲＡＭ等の半導
体装置上における平面占有面積の縮小が余儀なくされて
いる。
の微細化が進んでおり、キャパシタのＤＲＡＭ等の半導
体装置上における平面占有面積の縮小が余儀なくされて
いる。
【０００３】そこで、限られた平面占有面積で必要な容
量値を得るために、下部電極に用いるシリコン電極の表
面に微細な半球状グレンインの凹凸を形成し、実効的な
表面積を増やす方法が、特開平４−１９６４３５号公報
にて提案されている。
量値を得るために、下部電極に用いるシリコン電極の表
面に微細な半球状グレンインの凹凸を形成し、実効的な
表面積を増やす方法が、特開平４−１９６４３５号公報
にて提案されている。
【０００４】また、上記半球状グレインをマスクとし
て、異方性エッチングを行ない、更に大きな凹凸を形成
する方法が提案されている〔第４３回 半導体集積回路
技術シンポジウム予稿集（プロシーディング オブ ザ
４３ＲＤ シンポジウム オン セミコンダクターズ
アンド インテグレーテッド サーキッツ テクノロ
ジー ＰＯＲＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ４３Ｒ
Ｄ ＳＹＭＰＯＳＩＵＭＯＮ ＳＥＭＩＣＯＮＤＵＣＴ
ＯＲＳ ＡＮＤ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩ
ＴＳ ＴＥＣＨＮＯＬＯＧＹ）ｐ１２６〜ｐ１３１〕。
以下図４を用いてこの方法について説明する。
て、異方性エッチングを行ない、更に大きな凹凸を形成
する方法が提案されている〔第４３回 半導体集積回路
技術シンポジウム予稿集（プロシーディング オブ ザ
４３ＲＤ シンポジウム オン セミコンダクターズ
アンド インテグレーテッド サーキッツ テクノロ
ジー ＰＯＲＣＥＥＤＩＮＧＳ ＯＦ ＴＨＥ ４３Ｒ
Ｄ ＳＹＭＰＯＳＩＵＭＯＮ ＳＥＭＩＣＯＮＤＵＣＴ
ＯＲＳ ＡＮＤ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩ
ＴＳ ＴＥＣＨＮＯＬＯＧＹ）ｐ１２６〜ｐ１３１〕。
以下図４を用いてこの方法について説明する。
【０００５】まず、図４（ａ）に示す様に、シリコン基
板１上に素子分離酸化膜２０を形成し、その上に後に行
なうウェット・エッチングのストッパーとして窒化シリ
コン膜２１を化学気相成長（ＣＶＤ）法によって堆積
し、更にその上に酸化シリコン膜２２をＣＶＤ法によっ
て堆積する。次に、コンタクト用の開口をリソグラフィ
ー技術とエッチング技術を用いて形成する。次でＣＶＤ
法により多結晶シリコン膜を厚さ４００ｎｍ堆積し、こ
の多結晶シリコン膜中に拡散によってリンを導入する。
その後ＣＶＤ法により酸化シリコン膜２４を例えば厚さ
２０ｎｍ堆積し、リソグラフィー技術とエッチング技術
を用いて酸化シリコン膜２４と多結晶シリコン膜を所望
の形状にエッチングし下部電極２３を形成する。その後
１０ｎｍ〜５０ｎｍのシリコンの半球状グレイン２５を
ＣＶＤ法によって（必要であれば更にアニール処理を施
して）形成する。
板１上に素子分離酸化膜２０を形成し、その上に後に行
なうウェット・エッチングのストッパーとして窒化シリ
コン膜２１を化学気相成長（ＣＶＤ）法によって堆積
し、更にその上に酸化シリコン膜２２をＣＶＤ法によっ
て堆積する。次に、コンタクト用の開口をリソグラフィ
ー技術とエッチング技術を用いて形成する。次でＣＶＤ
法により多結晶シリコン膜を厚さ４００ｎｍ堆積し、こ
の多結晶シリコン膜中に拡散によってリンを導入する。
その後ＣＶＤ法により酸化シリコン膜２４を例えば厚さ
２０ｎｍ堆積し、リソグラフィー技術とエッチング技術
を用いて酸化シリコン膜２４と多結晶シリコン膜を所望
の形状にエッチングし下部電極２３を形成する。その後
１０ｎｍ〜５０ｎｍのシリコンの半球状グレイン２５を
ＣＶＤ法によって（必要であれば更にアニール処理を施
して）形成する。
【０００６】次に、図４（ｂ）に示す様に、半球状グレ
イン２５をマスクにドライエッチングによって、酸化シ
リコン膜２４に半球状グレインのパターンを転写する。
次に図４（ｃ）に示す様に、酸化シリコン膜２４をマス
クにドライエッチングによって、下部電極２３に溝５を
形成する。
イン２５をマスクにドライエッチングによって、酸化シ
リコン膜２４に半球状グレインのパターンを転写する。
次に図４（ｃ）に示す様に、酸化シリコン膜２４をマス
クにドライエッチングによって、下部電極２３に溝５を
形成する。
【０００７】その後、弗酸によって酸化シリコン膜２４
と２２をエッチングし、次で誘電体膜を形成した後、不
純物を導入した多結晶シリコン膜の上部電極を形成し、
リソグラフィー技術とエッチング技術を用いて、所望の
形状に加工してキャパシタ素子を完成させる。
と２２をエッチングし、次で誘電体膜を形成した後、不
純物を導入した多結晶シリコン膜の上部電極を形成し、
リソグラフィー技術とエッチング技術を用いて、所望の
形状に加工してキャパシタ素子を完成させる。
【０００８】その他、特公平１−１１９０４９号公報で
は、互いに相溶性のない、２種以上の材料を基板に塗布
して、一方の材料を塗膜から除去した後、残った他方の
材料をマスクに異方性エッチングを行ない凹凸を形成す
る方法が開示されている。
は、互いに相溶性のない、２種以上の材料を基板に塗布
して、一方の材料を塗膜から除去した後、残った他方の
材料をマスクに異方性エッチングを行ない凹凸を形成す
る方法が開示されている。
【０００９】
【発明が解決しようとする課題】上述した従来技術には
それぞれ以下に述べるような問題がある。
それぞれ以下に述べるような問題がある。
【００１０】まず、キャパシタの電極表面に半球状グレ
インの凹凸を形成し、電極表面積を拡大する特開平４−
１９６４３５号公報の方法は、形成されるグレインサイ
ズの制御が難しく、平坦な表面をもつ下部電極に比べて
高々２倍程度の面積増加に止り、将来の高集積化に対し
て不充分である。また表面凹凸を形成するためには清浄
なシリコン表面を必要とし、半球状グレインの凹凸を形
成するための処理装置内の雰囲気もシリコン表面が酸化
されない清浄な雰囲気にする必要がある。デバイス電極
表面を清浄な状態で維持することや、加熱処理装置の清
浄度を常に維持しつづけることは非常に難しく、製造効
率が悪いという問題を残す。
インの凹凸を形成し、電極表面積を拡大する特開平４−
１９６４３５号公報の方法は、形成されるグレインサイ
ズの制御が難しく、平坦な表面をもつ下部電極に比べて
高々２倍程度の面積増加に止り、将来の高集積化に対し
て不充分である。また表面凹凸を形成するためには清浄
なシリコン表面を必要とし、半球状グレインの凹凸を形
成するための処理装置内の雰囲気もシリコン表面が酸化
されない清浄な雰囲気にする必要がある。デバイス電極
表面を清浄な状態で維持することや、加熱処理装置の清
浄度を常に維持しつづけることは非常に難しく、製造効
率が悪いという問題を残す。
【００１１】次に、半球状グレインをマスクとして、異
方性エッチングを行ない、更に大きな凹凸を形成する方
法は、表面積は５〜７倍まで増加可能であるものの、そ
の製造プロセスの途中で半球状グレインを形成するた
め、製造効率が悪いという前述の問題がある。
方性エッチングを行ない、更に大きな凹凸を形成する方
法は、表面積は５〜７倍まで増加可能であるものの、そ
の製造プロセスの途中で半球状グレインを形成するた
め、製造効率が悪いという前述の問題がある。
【００１２】そして、特公平１−１１９０４９号公報で
示される方法は、塗布によってマスク材を成膜するた
め、膜厚の面内均一性が悪く、特に１００ｎｍ以下の凹
凸を形成する為にマスク材の膜厚を薄くすると、膜厚の
ばらつきが大きくなり製造上大きな問題がある。
示される方法は、塗布によってマスク材を成膜するた
め、膜厚の面内均一性が悪く、特に１００ｎｍ以下の凹
凸を形成する為にマスク材の膜厚を薄くすると、膜厚の
ばらつきが大きくなり製造上大きな問題がある。
【００１３】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を介してキャパシタ下
部電極用の導電体膜を形成する工程と、この導電体膜上
に分相性ガラス膜を形成したのち熱処理し分相した複数
のガラス膜を形成する工程と、このガラス膜の少くとも
一種類を除去する工程と、残された前記ガラス膜をマス
クとして前記導電体膜に溝を形成する工程と、この溝の
表面に誘電体膜を形成する工程とを含むものである。
造方法は、半導体基板上に絶縁膜を介してキャパシタ下
部電極用の導電体膜を形成する工程と、この導電体膜上
に分相性ガラス膜を形成したのち熱処理し分相した複数
のガラス膜を形成する工程と、このガラス膜の少くとも
一種類を除去する工程と、残された前記ガラス膜をマス
クとして前記導電体膜に溝を形成する工程と、この溝の
表面に誘電体膜を形成する工程とを含むものである。
【００１４】
【実施例】次に本発明を図面を用いて説明する。図１
（ａ）〜（ｃ）は本発明の一実施例を説明するための半
導体チップの断面図であり、本発明を単純なスタックト
・キャパシタに適用した場合を示す。
（ａ）〜（ｃ）は本発明の一実施例を説明するための半
導体チップの断面図であり、本発明を単純なスタックト
・キャパシタに適用した場合を示す。
【００１５】まず図１（ａ）に示すように、シリコン基
板１上に素子分離用の酸化シリコン膜２を形成し、コン
タクト用の開孔をリソグラフィー技術とエッチング技術
を用いて形成する。次でＣＶＤ法により多結晶シリコン
膜３を厚さ４００ｎｍ堆積後、多結晶シリコン膜中に拡
散によってリンを導入する。次に分相性ガラスとしてＳ
ｉＨ4 ，Ｂ2 Ｈ6 ，Ｏ2 等からなるガス系から、ＣＶＤ
法を用い、４００℃でＢ2 Ｏ3 −ＳｉＯ2 系を主成分と
する分相性ガラス膜４をＳｉＯ2 が６０〜８０ｍｏｌ％
になるように５０ｎｍの厚さに堆積する。本実施例で
は、ＣＶＤ法を用いることで、マスク材となる分相性ガ
ラスの薄膜を均一性良く成膜可能である。その後７００
℃で３０〜６０分アニールして分相性ガラス膜４にスピ
ノーダル分相を起こさせ、ＳｉＯ2 に富む第１のガラス
膜４ＡとＢ2 Ｏ3 に富む第２のガラス膜４Ｂに分相させ
る。
板１上に素子分離用の酸化シリコン膜２を形成し、コン
タクト用の開孔をリソグラフィー技術とエッチング技術
を用いて形成する。次でＣＶＤ法により多結晶シリコン
膜３を厚さ４００ｎｍ堆積後、多結晶シリコン膜中に拡
散によってリンを導入する。次に分相性ガラスとしてＳ
ｉＨ4 ，Ｂ2 Ｈ6 ，Ｏ2 等からなるガス系から、ＣＶＤ
法を用い、４００℃でＢ2 Ｏ3 −ＳｉＯ2 系を主成分と
する分相性ガラス膜４をＳｉＯ2 が６０〜８０ｍｏｌ％
になるように５０ｎｍの厚さに堆積する。本実施例で
は、ＣＶＤ法を用いることで、マスク材となる分相性ガ
ラスの薄膜を均一性良く成膜可能である。その後７００
℃で３０〜６０分アニールして分相性ガラス膜４にスピ
ノーダル分相を起こさせ、ＳｉＯ2 に富む第１のガラス
膜４ＡとＢ2 Ｏ3 に富む第２のガラス膜４Ｂに分相させ
る。
【００１６】一般に複数成分系のガラスをある組成で液
相線以下の温度でアニールすると、そのガラスは成分の
異なる相に分離する。分離する相は膜が十分に厚いとき
は３次元的な絡み合い構造をとるが、十分に薄くなると
２次元的な絡み合い構造となる。この時の図１（ａ）を
上方より見たときの状態を図２に模式的に示す。分相し
たそれぞれのガラス膜は酸等による化学的なエッチング
速度に差を生じるため、あるガラス膜のみ選択的に溶出
させることが可能で、この場合Ｂ2 Ｏ3 に富む第２のガ
ラス膜４Ｂを硫酸等によりエッチングすることで多結晶
シリコン膜３上に第１のガラス膜、即ちＳｉＯ2 を主成
分とする微細なマスクを形成することができる。しか
し、次に行なう異方性のドライエッチングにおいて十分
な選択比が取れる場合は、特に溶出除去しなくてもその
ままエッチングのマスクとして用いても良い。
相線以下の温度でアニールすると、そのガラスは成分の
異なる相に分離する。分離する相は膜が十分に厚いとき
は３次元的な絡み合い構造をとるが、十分に薄くなると
２次元的な絡み合い構造となる。この時の図１（ａ）を
上方より見たときの状態を図２に模式的に示す。分相し
たそれぞれのガラス膜は酸等による化学的なエッチング
速度に差を生じるため、あるガラス膜のみ選択的に溶出
させることが可能で、この場合Ｂ2 Ｏ3 に富む第２のガ
ラス膜４Ｂを硫酸等によりエッチングすることで多結晶
シリコン膜３上に第１のガラス膜、即ちＳｉＯ2 を主成
分とする微細なマスクを形成することができる。しか
し、次に行なう異方性のドライエッチングにおいて十分
な選択比が取れる場合は、特に溶出除去しなくてもその
ままエッチングのマスクとして用いても良い。
【００１７】次に、図１（ｂ）に示すように、第１のガ
ラス膜４Ａからなるマスクを用いて異方性のドライエッ
チングを行ない、多結晶シリコン膜３に幅３０〜６０ｎ
ｍの溝５を形成する。この溝５による凹凸の幅は分相性
ガラスの組成、膜厚、アニール温度、アニール時間、に
よって約１０〜１００ｎｍで制御可能であるが、凹凸を
高密度に形成し、かつ誘電体膜と上部電極が、下部電極
の凹凸を十分被覆できるようにするには、幅３０〜６０
ｎｍにすることが望ましい。必要であれば、溝５を形成
した後に等方性のエッチングを行なうことで、溝の幅を
広げても良い。また溝５の深さはエッチング時間によっ
て制御可能であり、本実施例では３００ｎｍとした。
ラス膜４Ａからなるマスクを用いて異方性のドライエッ
チングを行ない、多結晶シリコン膜３に幅３０〜６０ｎ
ｍの溝５を形成する。この溝５による凹凸の幅は分相性
ガラスの組成、膜厚、アニール温度、アニール時間、に
よって約１０〜１００ｎｍで制御可能であるが、凹凸を
高密度に形成し、かつ誘電体膜と上部電極が、下部電極
の凹凸を十分被覆できるようにするには、幅３０〜６０
ｎｍにすることが望ましい。必要であれば、溝５を形成
した後に等方性のエッチングを行なうことで、溝の幅を
広げても良い。また溝５の深さはエッチング時間によっ
て制御可能であり、本実施例では３００ｎｍとした。
【００１８】次に、図１（ｃ）に示すように、リソグラ
フィー技術とエッチング技術を用いて溝５を有する多結
晶シリコン膜３を所望の形状に加工し下部電極３Ａを形
成する。本実施例では溝により凹凸を形成してから下部
電極３Ａを形成しているが、従来技術で示したのと同様
に、下部電極を形成してから凹凸にしても良い。その
後、誘電体膜６をＣＶＤ法により５〜８ｎｍの厚さに堆
積し、次に、ＣＶＤ法により多結晶シリコン膜を厚さ１
５０ｎｍ堆積後、拡散によってリンを導入し、リソグラ
フィー技術とエッチング技術を用いて、所望の形状に加
工して上部電極７を形成し、キャパシタ素子を完成させ
る。
フィー技術とエッチング技術を用いて溝５を有する多結
晶シリコン膜３を所望の形状に加工し下部電極３Ａを形
成する。本実施例では溝により凹凸を形成してから下部
電極３Ａを形成しているが、従来技術で示したのと同様
に、下部電極を形成してから凹凸にしても良い。その
後、誘電体膜６をＣＶＤ法により５〜８ｎｍの厚さに堆
積し、次に、ＣＶＤ法により多結晶シリコン膜を厚さ１
５０ｎｍ堆積後、拡散によってリンを導入し、リソグラ
フィー技術とエッチング技術を用いて、所望の形状に加
工して上部電極７を形成し、キャパシタ素子を完成させ
る。
【００１９】このように本実施例によれば、下部電極３
Ａの表面積が増加し、従来の平坦な表面を持つキャパシ
タに比べ５倍以上の容量値が得られた。
Ａの表面積が増加し、従来の平坦な表面を持つキャパシ
タに比べ５倍以上の容量値が得られた。
【００２０】本実施例では、下部電極３Ａと上部電極７
に用いている多結晶シリコン膜への不純物の導入を拡散
によって行なっているが、成膜と同時に不純物を導入し
ても良い。
に用いている多結晶シリコン膜への不純物の導入を拡散
によって行なっているが、成膜と同時に不純物を導入し
ても良い。
【００２１】また、本実施例では、Ｂ2 Ｏ3 −ＳｉＯ2
系を主成分とするガラスを用いているが、Ｐ2 Ｏ5 −Ｂ
2 Ｏ3 −ＳｉＯ2 系等、ＣＶＤ法で成膜可能で、かつ、
分相して複数のガラス膜に分離し、各ガラス膜のエッチ
ング速度に差を生じるようなものであれば良い。また、
ここでは、スピノーダル分相を用いているが、核生成−
成長機構による分相を用いても良い。
系を主成分とするガラスを用いているが、Ｐ2 Ｏ5 −Ｂ
2 Ｏ3 −ＳｉＯ2 系等、ＣＶＤ法で成膜可能で、かつ、
分相して複数のガラス膜に分離し、各ガラス膜のエッチ
ング速度に差を生じるようなものであれば良い。また、
ここでは、スピノーダル分相を用いているが、核生成−
成長機構による分相を用いても良い。
【００２２】更に、上記実施例では、分相性ガラスの成
膜をＣＶＤ法によって行ったが、スパッタ法によって行
なっても良い。例えば、上記実施例と同様にして、下部
電極用の多結晶シリコン膜３を形成した後、ターゲット
としてＰ2 Ｏ5 −Ｂ2 Ｏ3 −ＳｉＯ2 系のガラスを用
い、１２ｍＴｏｒｒのアルゴン（Ａｒ）雰囲気中でマグ
ネトロン・スパッタリング装置によって多結晶シリコン
膜３上にＰ2 Ｏ5 −Ｂ2Ｏ3 −ＳｉＯ2 系のガラス膜を
厚さ５０ｎｍに成膜し、その後６８０℃で３０〜６０分
程度熱処理を行ない、分相させる。しかる後、硫酸溶液
によってＰ2 Ｏ5−Ｂ2 Ｏ3 濃度の高い部分を選択的に
溶出させ、残ったＳｉＯ2 に富む部分をマスクに、実施
例と同様にして異方性のドライエッチングを行い、多結
晶シリコン膜３上に凹凸を形成する。
膜をＣＶＤ法によって行ったが、スパッタ法によって行
なっても良い。例えば、上記実施例と同様にして、下部
電極用の多結晶シリコン膜３を形成した後、ターゲット
としてＰ2 Ｏ5 −Ｂ2 Ｏ3 −ＳｉＯ2 系のガラスを用
い、１２ｍＴｏｒｒのアルゴン（Ａｒ）雰囲気中でマグ
ネトロン・スパッタリング装置によって多結晶シリコン
膜３上にＰ2 Ｏ5 −Ｂ2Ｏ3 −ＳｉＯ2 系のガラス膜を
厚さ５０ｎｍに成膜し、その後６８０℃で３０〜６０分
程度熱処理を行ない、分相させる。しかる後、硫酸溶液
によってＰ2 Ｏ5−Ｂ2 Ｏ3 濃度の高い部分を選択的に
溶出させ、残ったＳｉＯ2 に富む部分をマスクに、実施
例と同様にして異方性のドライエッチングを行い、多結
晶シリコン膜３上に凹凸を形成する。
【００２３】この方法は、実施例と比べて、ＣＶＤ法に
よって成膜しにくいガラスでも、ターゲットを原料混
合、溶融、成型して得ることが出来るので、材料の選択
肢を広げることが出来るという利点を有する。
よって成膜しにくいガラスでも、ターゲットを原料混
合、溶融、成型して得ることが出来るので、材料の選択
肢を広げることが出来るという利点を有する。
【００２４】本発明をフラッシュメモリセルに適用した
例の模式的な断面図を図３に示す。
例の模式的な断面図を図３に示す。
【００２５】フラッシュメモリでは、コントロール・ゲ
ート１７に書き込み電圧を印加することでフローティン
グ・ゲート１３に電荷を蓄積し、情報を保持するのであ
るが、フローティング・ゲートとコントロール・ゲート
はそれぞれ下部電極、上部電極に対応して、一つのキャ
パシタを構成している。フラッシュメモリに対しては、
書き込み電圧を下げたいという要求があり、そのために
は、フローティング・ゲート１３とコントロール・ゲー
ト１７間の電荷蓄積容量を大きくする必要がある。これ
までは誘電体膜１６の膜厚を薄くしていたが、電荷保持
特性の劣化や、誘電体膜の信頼性の劣化を引き起こして
いた。
ート１７に書き込み電圧を印加することでフローティン
グ・ゲート１３に電荷を蓄積し、情報を保持するのであ
るが、フローティング・ゲートとコントロール・ゲート
はそれぞれ下部電極、上部電極に対応して、一つのキャ
パシタを構成している。フラッシュメモリに対しては、
書き込み電圧を下げたいという要求があり、そのために
は、フローティング・ゲート１３とコントロール・ゲー
ト１７間の電荷蓄積容量を大きくする必要がある。これ
までは誘電体膜１６の膜厚を薄くしていたが、電荷保持
特性の劣化や、誘電体膜の信頼性の劣化を引き起こして
いた。
【００２６】本発明を適用することにより、フローティ
ング・ゲート１３の表面を凹凸にすることで、フローテ
ィング・ゲート１３とコントロール・ゲート１７間の容
量を増大させ、情報保持特性や、信頼性を劣化させるこ
と無く書き込み電圧を下げることができる。
ング・ゲート１３の表面を凹凸にすることで、フローテ
ィング・ゲート１３とコントロール・ゲート１７間の容
量を増大させ、情報保持特性や、信頼性を劣化させるこ
と無く書き込み電圧を下げることができる。
【００２７】
【発明の効果】以上説明したように本発明によれば、半
導体装置上のキャパシタの下部電極表面に溝を形成し凹
凸にするためのマスク材を、半導体製造プロセスで通常
使用されるＣＶＤ装置等によって、約１０ｎｍ〜１００
ｎｍの幅で均一性良く安定に形成することができるた
め、同一平面積のキャパシタに比べ５倍以上の蓄積電荷
容量を持つキャパシタを得ることが出来る。
導体装置上のキャパシタの下部電極表面に溝を形成し凹
凸にするためのマスク材を、半導体製造プロセスで通常
使用されるＣＶＤ装置等によって、約１０ｎｍ〜１００
ｎｍの幅で均一性良く安定に形成することができるた
め、同一平面積のキャパシタに比べ５倍以上の蓄積電荷
容量を持つキャパシタを得ることが出来る。
【図１】本発明の一実施例を説明するための半導体チッ
プの断面図。
プの断面図。
【図２】実施例における分相性ガラス膜の上面図。
【図３】本発明をフラッシュメモリセルに適用した場合
の断面図。
の断面図。
【図４】従来例を説明するための半導体チップの断面
図。
図。
１ シリコン基板 ２，２２ 酸化シリコン膜 ３ 多結晶シリコン膜 ３Ａ，２３ 下部電極 ４ 分相性ガラス膜 ４Ａ 第１のガラス膜 ４Ｂ 第２のガラス膜 ５ 溝 ６，１６ 誘電体膜 １２ ゲート酸化膜 １３ フローティングゲート １７ コントロールゲート ２０ 素子分離酸化膜 ２１ 窒化シリコン膜 ２４ 酸化シリコン膜 ２５ 半球状グレイン
Claims (2)
- 【請求項１】 半導体基板上に絶縁膜を介してキャパシ
タ下部電極用の導電体膜を形成する工程と、この導電体
膜上に分相性ガラス膜を形成したのち熱処理し分相した
複数のガラス膜を形成する工程と、このガラス膜の少く
とも一種類を除去する工程と、残された前記ガラス膜を
マスクとして前記導電体膜に溝を形成する工程と、この
溝の表面に誘電体膜を形成する工程とを含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 気相成長法またはスパッタ法により分相
性ガラス膜を形成する請求項１記載の半導体装置の製造
方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184557A JP2682386B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置の製造方法 |
| US08/280,933 US5616511A (en) | 1993-07-27 | 1994-07-27 | Method of fabricating a micro-trench storage capacitor |
| US08/498,409 US5567637A (en) | 1993-07-27 | 1995-07-05 | Method of fabricating a micro-trench floating gate electrode for flash memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5184557A JP2682386B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0745788A true JPH0745788A (ja) | 1995-02-14 |
| JP2682386B2 JP2682386B2 (ja) | 1997-11-26 |
Family
ID=16155294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5184557A Expired - Fee Related JP2682386B2 (ja) | 1993-07-27 | 1993-07-27 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5616511A (ja) |
| JP (1) | JP2682386B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19617632A1 (de) * | 1995-12-26 | 1997-07-03 | Lg Semicon Co Ltd | Nichtflüchtige Speicherzelle und Verfahren zu ihrer Herstellung |
Families Citing this family (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100224710B1 (ko) | 1995-10-10 | 1999-10-15 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
| KR100224707B1 (ko) * | 1995-12-23 | 1999-10-15 | 윤종용 | 반도체 장치 커패시터의 제조방법 |
| KR100219482B1 (ko) * | 1996-05-23 | 1999-09-01 | 윤종용 | 반도체 메모리 장치의 커패시터 제조 방법 |
| KR100230363B1 (ko) * | 1996-06-28 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| KR100269287B1 (ko) * | 1996-11-22 | 2000-11-01 | 윤종용 | 반도체장치의hsg형성방법 |
| US6117692A (en) * | 1997-01-14 | 2000-09-12 | Kim; Young-Sun | Calibrated methods of forming hemispherical grained silicon layers |
| US5670405A (en) * | 1997-01-30 | 1997-09-23 | Vanguard International Semiconductor Corporation | Method of making a tooth shaped capacitor using ion implantation |
| US5670406A (en) * | 1997-01-30 | 1997-09-23 | Vanguard International Semiconductor Corporation | Method of making a tooth shaped capacitor |
| KR100259038B1 (ko) * | 1997-03-31 | 2000-06-15 | 윤종용 | 반도체커패시터제조방법및그에따라형성된반도체커패시터 |
| US6066539A (en) | 1997-04-11 | 2000-05-23 | Micron Technology, Inc. | Honeycomb capacitor and method of fabrication |
| US5756384A (en) * | 1997-05-20 | 1998-05-26 | Vanguard International Semiconductor Corporation | Method of fabricating an EPROM cell with a high coupling ratio |
| KR100247931B1 (ko) * | 1997-05-21 | 2000-03-15 | 윤종용 | 반구형 그레인의 다결정실리콘막을 갖는 반도체장치의 제조방법 |
| US6245632B1 (en) | 1997-05-22 | 2001-06-12 | Samsung Electronics Co., Ltd. | Variable temperature methods of forming hemispherical grained silicon (HSG-Si) layers |
| US5898982A (en) * | 1997-05-30 | 1999-05-04 | Luminous Intent, Inc. | Thin film capacitors |
| KR100234380B1 (ko) * | 1997-06-11 | 1999-12-15 | 윤종용 | 반구형 그레인의 실리콘막을 갖는 반도체장치의 제조방법 |
| US5885867A (en) * | 1997-12-03 | 1999-03-23 | Samsung Electronics Co., Ltd. | Methods of forming hemispherical grained silicon layers including anti-nucleation gases |
| US6004858A (en) * | 1997-12-11 | 1999-12-21 | Samsung Electronics Co., Ltd. | Methods of forming hemispherical grained silicon (HSG-Si) capacitor structures including protective layers |
| US6265263B1 (en) * | 1998-02-19 | 2001-07-24 | Texas Instruments - Acer Incorporated | Method for forming a DRAM capacitor with porous storage node and rugged sidewalls |
| US6087226A (en) * | 1998-03-26 | 2000-07-11 | Samsung Electronics Co., Ltd. | Methods of forming capacitors including electrodes with hemispherical grained silicon layers on sidewalls thereof and related structures |
| KR100327123B1 (ko) | 1998-03-30 | 2002-08-24 | 삼성전자 주식회사 | 디램셀캐패시터의제조방법 |
| JP3235565B2 (ja) | 1998-04-30 | 2001-12-04 | 日本電気株式会社 | 半導体不揮発性記憶装置の製造方法 |
| TW463372B (en) * | 1998-07-30 | 2001-11-11 | United Microelectronics Corp | Capacitor structure for DRAM and the manufacturing method thereof |
| CN1900837B (zh) * | 2000-02-17 | 2012-10-03 | 株式会社理光 | 墨粉收纳容器、补给墨粉的方法及墨粉补给装置 |
| US6620675B2 (en) | 2001-09-26 | 2003-09-16 | International Business Machines Corporation | Increased capacitance trench capacitor |
| KR20040022489A (ko) * | 2002-09-07 | 2004-03-16 | 아남반도체 주식회사 | 반도체의 플래쉬 소자 제조방법 |
| US20040092072A1 (en) * | 2002-11-07 | 2004-05-13 | Kim Sarah E. | Arrangements having increased on-die capacitance |
| US6797610B1 (en) * | 2002-12-11 | 2004-09-28 | International Business Machines Corporation | Sublithographic patterning using microtrenching |
| US20070215931A1 (en) * | 2004-10-12 | 2007-09-20 | Sohrab Kianian | Non-volatile memory cell in a trench having a first portion deeper than a second portion, an array of such memory cells, and method of manufacturing |
| KR20090068793A (ko) * | 2007-12-24 | 2009-06-29 | 주식회사 동부하이텍 | 반도체 소자의 캐패시터 및 그 제조방법 |
| US8395880B2 (en) | 2010-03-30 | 2013-03-12 | Medtronic, Inc. | High density capacitor array patterns |
| CN102237199A (zh) * | 2010-04-21 | 2011-11-09 | 财团法人金属工业研究发展中心 | 电储存装置、电储存装置的电极组及其制造方法 |
| US11161281B2 (en) * | 2017-12-22 | 2021-11-02 | International Business Machines Corporation | Structure and method for monitoring directed self-assembly pattern formation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175808A (ja) * | 1987-01-16 | 1988-07-20 | Toshiba Corp | 光導波路の製造方法 |
| JPH03165552A (ja) * | 1989-11-24 | 1991-07-17 | Sony Corp | スタックトキャパシタ型ｄｒａｍとその製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2602512B2 (ja) * | 1987-11-02 | 1997-04-23 | 株式会社日立製作所 | 半導体装置の製造方法 |
| JPH07101713B2 (ja) * | 1988-06-07 | 1995-11-01 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| JP2800408B2 (ja) * | 1990-11-28 | 1998-09-21 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5215933A (en) * | 1990-05-11 | 1993-06-01 | Kabushiki Kaisha Toshiba | Method of manufacturing nonvolatile semiconductor memory device |
| KR950009740B1 (ko) * | 1991-11-12 | 1995-08-26 | 금성일렉트론주식회사 | 메모리 캐패시터 제조방법 및 그 구조 |
| KR940009628B1 (ko) * | 1991-11-16 | 1994-10-15 | 삼성전자 주식회사 | 커패시터 및 그 제조방법 |
| US5225362A (en) * | 1992-06-01 | 1993-07-06 | National Semiconductor Corporation | Method of manufacturing a full feature high density EEPROM cell with poly tunnel spacer |
-
1993
- 1993-07-27 JP JP5184557A patent/JP2682386B2/ja not_active Expired - Fee Related
-
1994
- 1994-07-27 US US08/280,933 patent/US5616511A/en not_active Expired - Lifetime
-
1995
- 1995-07-05 US US08/498,409 patent/US5567637A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63175808A (ja) * | 1987-01-16 | 1988-07-20 | Toshiba Corp | 光導波路の製造方法 |
| JPH03165552A (ja) * | 1989-11-24 | 1991-07-17 | Sony Corp | スタックトキャパシタ型ｄｒａｍとその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19617632A1 (de) * | 1995-12-26 | 1997-07-03 | Lg Semicon Co Ltd | Nichtflüchtige Speicherzelle und Verfahren zu ihrer Herstellung |
| DE19617632C2 (de) * | 1995-12-26 | 2001-07-12 | Lg Semicon Co Ltd | Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle |
Also Published As
| Publication number | Publication date |
|---|---|
| US5616511A (en) | 1997-04-01 |
| JP2682386B2 (ja) | 1997-11-26 |
| US5567637A (en) | 1996-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2682386B2 (ja) | 半導体装置の製造方法 | |
| JP2658824B2 (ja) | 半導体装置の製造方法 | |
| KR930008580B1 (ko) | 표면적이 극대화된 실리콘층 및 그 제조방법 | |
| US5985676A (en) | Method of forming capacitor while protecting dielectric from etchants | |
| EP3295486A1 (en) | High denstiy capacitors formed from thin vertical semiconductor structures such as finfets | |
| JPH04288871A (ja) | 表面積が極大化された電荷保存電極用シリコン層製造方法 | |
| JPS6335107B2 (ja) | ||
| JP2000174132A (ja) | 半導体装置の製造方法 | |
| KR960006344B1 (ko) | 표면적이 극대화된 전하저장전극 도전층 형성방법 | |
| JP3556079B2 (ja) | 半導体装置の製造方法 | |
| JPH06125053A (ja) | 半導体記憶装置の製造方法 | |
| JP2503621B2 (ja) | 半導体装置の製造方法 | |
| JP2000100966A (ja) | 複数のゲート絶縁膜を有する半導体装置及びその製造方法 | |
| JP2002026119A (ja) | 半導体装置の製造方法 | |
| US6706596B2 (en) | Method for forming flash memory cell | |
| KR910001191B1 (ko) | 반도체장치의 제조방법 | |
| JPH03234051A (ja) | 容量素子の製造方法 | |
| JPH08293580A (ja) | 強誘電体薄膜キャパシタの製造方法 | |
| KR100812599B1 (ko) | 반도체 소자의 전하저장전극 형성방법 | |
| JPH04208572A (ja) | 半導体記憶装置の製造方法 | |
| CN1121059C (zh) | 制造电容器的叉型下电极的方法 | |
| KR0119967B1 (ko) | 캐패시터의 전하저장전극 제조방법 | |
| JP2969722B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH06350028A (ja) | Ｉｃ記憶セルのキャパシタンスを増加する方法および半導体記憶素子 | |
| JPH05183156A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970708 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |