JPH07245683A

JPH07245683A - 画像処理装置

Info

Publication number: JPH07245683A
Application number: JP3231994A
Authority: JP
Inventors: Shigehiro Furukawa; 茂広古川
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1994-03-02
Filing date: 1994-03-02
Publication date: 1995-09-19

Abstract

(57)【要約】【目的】シリアルに入力する１画素ｍビットの画像デ
ータをｎ（但し、ｎはｍの倍数）ビットのパラレルフォ
ーマットに変換して後段の装置に転送する際のデータ転
送不良を防止する。【構成】外部装置から入力した画像データはＡＮＤ回
路４２で生成される書き込みクロックＷＣＬＫによりＦ
ＩＦＯ５３に書き込まれる。書き込みクロックは、外部
ページシンク、外部ラインシンク及び外部クロックの論
理積をとることにより生成される。ＦＩＦＯ５３からの
画像データの読み出しはＡＮＤ回路４３により生成され
る読み出しクロックＲＣＬＫにより行われる。この読み
出しクロックＲＣＬＫは、内部クロック発生回路５２で
発生される内部クロック、ＯＲ回路５１の出力である同
期化されたラインシンク、及びＤＦＦ４６の出力である
同期化されたページシンクの論理積をとることにより生
成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、外部の装置から有効画
像領域信号、ビデオクロック等の同期信号に同期して入
力される画像信号を取り込む画像処理装置に関するもの
である。

【０００２】

【従来の技術】従来、主走査有効画像領域信号、副走査
有効画像領域信号、ビデオクロック等の同期信号と共に
画像データを入力し、フォーマット変換を行った後に次
段の装置に出力する画像処理装置が知られている。この
ような画像処理装置においては、画像データを入力する
際にそれらの同期信号を合成することにより画像データ
一時記憶手段への書き込み制御信号を生成し、画像の蓄
積を行った後、蓄積されている画像データを再度読み出
し、遠隔地へ転送したり、印字出力を行うことができ
る。

【０００３】また、画像データ一時記憶手段を持たず、
入力される各種同期信号から次段への転送制御信号を生
成し、この転送制御信号を基にして画像データを回転処
理を行ったり、あるいは拡大／縮小処理を行ったり、ま
たは圧縮符号化等の各種の画像処理を行うブロックへの
画像データの転送を行い、しかる画像処理を行った後に
遠隔地へ転送したり画像記録出力する画像処理装置も知
られている。

【０００４】このような画像処理装置では、画像データ
を次段へ転送するための転送制御信号は画像処理装置の
内部で外部から入力されるビデオクロックを基にして生
成しているので、外部から入力される同期信号、特にビ
デオクロックが所望の波形でない場合、例えば、ビデオ
クロックの立ち上がりや立ち下がりが急峻でない場合や
波形が歪んでいる場合、あるいはクロックスキューが生
じている場合等には転送不良が生じ、いわゆる画像デー
タのデータ化け、あるいはデータ欠け等が発生するとい
う問題があった。

【０００５】このような転送不良を解決するものとして
特開平１−９８３１３号公報には一つの方策が提案され
ている。それを図７、図８、図９を参照して説明すると
次のようである。なお、図８、図９は図７に示す回路の
各部の波形を示す図である。

【０００６】入力端子ＩＮからは同期すべきデータ信号
が入力されるが、このデータ信号は直接ＡＮＤ回路２２
Ａの一方の入力端子に入力されると共に、インバータ回
路２１を介してＡＮＤ回路２２Ｂの一方の入力端子に入
力される。そして、ＡＮＤ回路２２Ａではデータ信号と
制御信号Φ₁ とのアンドがとられ、その出力はセット・
リセット型フリップ・フロップ（以下、ＳＲＦＦと称
す）２３のセット端子Ｓに入力される。また、ＡＮＤ回
路２２Ｂではデータ信号をインバータ２１で位相反転し
た信号と制御信号Φ₁ とのアンドがとられ、その出力は
ＳＲＦＦ２３のリセット端子Ｒに入力される。

【０００７】このとき、図８中のｔ₀ で示すように、制
御信号Φ₁ をクロック信号Φ₀ よりも所定時間遅らせる
ことにより、図８に示すようにクロック信号Φ₀ の立ち
上がり時近傍ではＡＮＤ回路２２Ａ，２２Ｂが閉じてお
り、その間にデータ信号が変化してもＳＲＦＦ２３には
加わらないように制御することができる。これによっ
て、出力端子ＯＵＴにはクロック信号Φ₀ に同期したデ
ータ入力信号３２が出力される。

【０００８】即ち、このものにおいては、同期化すべき
データ信号のＳＲＦＦ２３への取り込みを、クロック信
号Φ₀ の状態遷移時間の近傍を避けたタイミングで行っ
て次段のＤ型フリップ・フロップ（以下、ＤＦＦと称
す）２４へ伝搬させることによって、ＤＦＦ２４のデー
タ入力Ｄとクロック入力Ｃの同時変化によって生ずる異
常出力状態を回避するようにしているのである。

【０００９】クロック信号Φ₀ は、直接ＡＮＤ回路２２
Ｃの一方の入力端子に入力されると共に、インバータ２
１の直列接続からなる遅延回路で所定時間ｔ₀ だけ遅延
されてＡＮＤ回路２２Ｃの他方の入力端子に入力され、
この両者のアンドがとられることによって制御信号Φ₁
が生成されている。なお、図９の３３で示す波形は、図
７のＡＮＤ回路２２Ｃの遅延出力Ａの波形を示すもので
ある。

【００１０】

【発明が解決しようとする課題】しかしながら、特開平
１−９８３１３号公報に示されているものにおいては、
一つのデータ入力に対して図７に示す同期化回路２５を
一つ設ける必要があるため、例えば３２ビット幅のデー
タを入力する場合には、図７に示す同期化回路２５が３
２必要となり、それにより回路規模が増大してしまうと
いう問題がある。

【００１１】また、特開平１−９８３１３号公報に示さ
れているものにおいては、入力画像データのビット幅が
少ない場合であっても、インバータ２１による遅延時間
は外気温、電源電圧等の外部要因による影響により変動
するため、クロック信号が高速である場合にはクロック
信号としての波形を保証できなくなり、データ転送に不
良が発生してしまう可能性が高い。例えば、クロック信
号が高速である場合には、ＡＮＤ回路２２Ｃに入力する
クロック信号Φ₀ と、クロック信号Φ₀ を遅延させた信
号３３との位相が図１０に示すようになってしまって制
御信号Φ₁ が生成されない場合があり、このような場合
には転送不良となってしまうのである。

【００１２】更に、例えば図７に示すように、外部から
入力されるビデオクロックは内部回路にて複数に分配さ
れるので、このことによってファンアウトが発生し、そ
れが結果的にクロックスキューを発生させることにもつ
ながっている。また、配線の影響によりクロックスキュ
ーが発生することもある。

【００１３】本発明は、上記の課題を解決するものであ
って、外部から主走査有効画像領域信号、副走査有効画
像領域信号、ビデオクロック等の同期信号に同期して入
力される画像データを取り込み、フォーマット変換した
後に次段へ出力する画像処理装置において、入力段及び
内部の転送経路にて発生する画像データの転送不良を簡
単な回路構成で防止することができる画像処理装置を提
供することを目的とするものである。

【００１４】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の画像処理装置は、外部からのビデオクロ
ックと同等の周波数を発生させる内部クロック生成手段
と、画像データを一時記憶する記憶手段とを備え、主走
査方向有効画像領域信号及び副走査方向有効画像領域信
号がアクティブである期間中、ビデオクロック等の外部
同期信号に同期して入力される画像信号を取り込み、取
り込んだ画像信号を次段の画像処理部に対応したビット
幅にフォーマット変換した後に画像処理部に転送する画
像処理装置において、画像信号は外部同期信号を基に生
成した画像信号書き込み制御信号により記憶手段に書き
込み、画像信号を読み出す際には内部クロックを基に生
成した読み出し制御信号によって読み出すことを特徴と
する。

【００１５】

【作用】この画像処理装置は、内部クロック生成手段
と、記憶手段を備えている。内部クロック生成手段は外
部からのビデオクロックと同等の周波数を有する内部ク
ロックを発生させるものであり、記憶手段は画像データ
を一時記憶するものである。

【００１６】そして、この画像処理装置は、主走査方向
有効画像領域信号及び副走査方向有効画像領域信号がア
クティブである期間中、ビデオクロック等の外部同期信
号に同期して入力される画像信号を取り込み、取り込ん
だ画像信号を次段の画像処理部に対応したビット幅にフ
ォーマット変換した後に画像処理部に転送するが、記憶
手段への画像信号の書き込みは外部同期信号を基に生成
した画像信号書き込み制御信号により行われ、記憶手段
からの画像信号の読み出しは内部クロックを基に生成し
た読み出し制御信号によって行われる。

【００１７】つまり、この画像処理装置においては、外
部から入力される同期信号は記憶手段への画像信号の書
き込み制御のためのみに使用されるのである。

【００１８】

【実施例】以下、図面を参照しつつ実施例を説明する。
図１は本発明に係る画像処理装置を適用した画像記録シ
ステムの一実施例の構成を示す図であり、図中、１は画
像読み取り部、２は画像読み取り部インタフェース（以
下、インターフェースをＩ／Ｆと称す）、３は画像圧縮
符号部、４はページバッファ、５は画像蓄積部、６は画
像伸長復号部、７は中央処理装置（以下、ＣＰＵと称
す）、８はＲＯＭ、９は不揮発性ランダムアクセスメモ
リ（以下、ＮＶＲＡＭと称す）、１０はシステムＲＡＭ
（以下、ＳＹＳＲＡＭと称す）、１１は記録部Ｉ／Ｆ、
１２は画像記録部、１３はシステム制御部、１４はユー
ザ・インターフェース（以下ＵＩと称す）、１５は画像
処理部、１６はデータバスを示す。なお、図１において
破線は制御信号の流れ示し、実線は画像データの流れを
示す。また、以下の実施例においてはデータバス１６の
バス幅は１６ビットとする。

【００１９】まず、図１に示す画像記録システムの各部
について説明する。画像読み取り部１は、原稿セット台
に置かれた原稿を照明部（図示せず）により照明し、そ
の反射光をＣＣＤ等のイメージセンサにより主走査方向
へシリアルに読み取るものである。イメージセンサで読
み取って得られた画像データは、シェーディング補正等
の所定の処理が施された後に所定の階調を有するデジタ
ル画像データに変換され、画像処理部１５に転送され
る。この実施例においては１画素４ビットの画像データ
に変換されるものとする。従って、画像読み取り部１か
らは１画素４ビットの画像データがシリアルに出力され
ることになる。なお、原稿画像の読み取り手法について
は周知であるので、その詳細な説明は省略する。

【００２０】また、画像読み取り部１は、画像データと
共に、主走査方向有効画像領域信号（以下、ラインシン
クと称す）、副走査方向有効画像領域信号（以下、ペー
ジシンクと称す）、及びビデオクロックを画像読み取り
部Ｉ／Ｆ２に送出する。即ち、画像読み取り部１からの
画像データは、ラインシンク、ページシンク、及びビデ
オクロックに同期して画像読み取り部Ｉ／Ｆ２に送出さ
れるのである。なお、以下においては、画像読み取り部
１から入力されるラインシンク、ページシンク、ビデオ
クロックを、それぞれ、外部ラインシンク、外部ページ
シンク、外部クロックと称することにする。

【００２１】画像読み取り部Ｉ／Ｆ２は、画像読み取り
部１からの画像データを後段の各部のデータフォーマッ
トに変換して出力するものであり、本発明に係る画像処
理装置に相当するものである。なお、この実施例におい
ては画像読み取り部Ｉ／Ｆ２は、画像読み取り部１から
シリアルに入力される１画素４ビットの画像データを４
画素分まとめて１６ビットのパラレルフォーマットデー
タに変換してデータバス１６に出力するものとする。

【００２２】ページバッファ４は、画像データを圧縮符
号化／伸長復号化する際のワーキングメモリとして使用
するだけでなく、ハードディスク装置（以下、ＨＤと称
す）等からなる画像蓄積部５への書き込み速度に対し、
入力される圧縮符号データの転送速度の方が速いために
生ずる画像データの書き込み不良を防止し、転送速度の
不整合を吸収するために設けられているものである。な
お、ページバッファ４はＡ３用紙サイズの画像データが
少なくとも一ページ分蓄積可能な容量を備えるものを用
いればよい。

【００２３】画像圧縮部３は、画像データを圧縮符号化
することにより、より多くの画像データを画像蓄積部５
にできるようにするために設けられているものである。
画像伸長部６は、圧縮符号化された画像データを記録部
１２において記録可能なイメージデータに復号する機能
を有するものである。

【００２４】記録部Ｉ／Ｆ１１は、記録可能なイメージ
データを画像記録部１２に送信するものである。画像記
録部１２は、電子写真法等により記録用紙に画像を記録
し、出力するものである。

【００２５】ＵＩ１４は操作キーボードと表示部から構
成され、画像記録の条件、原稿読み取りの条件等を設定
するためのものである。

【００２６】システム制御部１３はＣＰＵ７、ＲＯＭ
８、ＮＶＲＡＭ９、ＳＹＳＲＡＭ１０からなり、ＣＰＵ
７はＲＯＭ８に予め書き込まれているシステム制御プロ
グラムにより当該画像処理部１５のシステム全体の動作
を制御する。

【００２７】以上、各部について説明したが、次に、画
像読み取りＩ／Ｆ２の構成について図２を参照して説明
する。

【００２８】図２において、４１はインバータ、４２〜
４４はＡＮＤ回路、４５〜５０はＤＦＦ、５１はＯＲ回
路、５２は内部クロック発生回路、５３はファースト・
イン・ファースト・アウト・メモリ（以下、ＦＩＦＯと
称す）、５４はカウンタ、５５はデコーダ、５６〜６３
はラッチを示す。

【００２９】さて、コピージョブを行うに際して、ユー
ザはまずＵＩ１４により原稿読み取り条件、画像記録条
件等を設定する。そして、ＵＩ１４のスタートボタン
（図１には図示せず）を押下すると、ＵＩ１４はユーザ
によって設定された内容をＣＰＵ７に通知する。

【００３０】そして、画像読み取り部１において原稿の
画像が読み取られると、画像データが外部ページシン
ク、外部ラインシンク、外部クロックに同期して画像読
み取り部Ｉ／Ｆ２に入力される。画像データはＦＩＦＯ
５３に入力され、外部クロックはＡＮＤ回路４２に入力
され、外部ラインシンクはＤＦＦ４７とＡＮＤ回路４２
に入力され、外部ページシンクはＤＦＦ４５とＡＮＤ回
路４２に入力される。

【００３１】ＡＮＤ回路４２は入力された外部ページシ
ンク、外部ラインシンク、外部クロックからＦＩＦＯ５
３のデータ書き込み信号ＷＣＬＫを生成する。従って、
入力された画像データはデータ書き込み信号ＷＣＬＫに
より順次４ビットパラレルフォーマットでＦＩＦＯ５３
に書き込まれる。ここで、ＦＩＦＯ５３は４ビット×１
６段の容量を持ち、外部クロックと内部クロック発生回
路５２で発生される内部クロックとの速度差を吸収する
ために用いられるものである。なお、内部クロック発生
回路５２で発生される内部クロックは外部クロックと同
等の周波数を有するものである。

【００３２】外部ラインシンクはＦＩＦＯ５３へのデー
タ書き込み信号ＷＣＬＫを生成するためにＡＮＤ回路４
２に入力されると共に、内部クロックでの同期化のため
にＤＦＦ４７にも分配される。そして、外部ラインシン
クは、このＤＦＦ４７において内部クロックの立ち上が
りに同期化され、次のＤＦＦ４８によって内部クロック
の立ち下がりに同期化される。即ち、外部ラインシンク
は内部クロックにて同期化されるのである。

【００３３】ここで、ＤＦＦ４７、４８の２段のＤＦＦ
を用いているのは、外部ラインシンクの立ち上がりが内
部クロックの立ち下がりの近傍であった場合にＤＦＦの
セットアップ、ホールド時間を満たさないために生ずる
誤動作の伝搬を防止するためである。

【００３４】ＤＦＦ４７、４８によって内部クロックに
同期化された外部ラインシンクはＤＦＦ４９によって内
部クロックの１クロック分遅延され、ＯＲ回路５１によ
りＤＦＦ４８の出力と論理和合成される。

【００３５】さて、内部クロックと外部クロックの周波
数が同等であっても、外部ラインシンクがアクティブで
ある期間内の外部クロック数と、カウンタ５４の制御信
号の基となる内部クロックに同期化されたラインシンク
（以下、これを同期化ラインシンクと称す）がアクティ
ブである期間内の内部クロック数とは一致しない場合が
ある。即ち、外部クロックと、内部クロックが同等の周
波数であっても、それらの周波数は微妙に異なっている
のが通常であり、そのために外部ラインシンクの立ち上
がりや立ち下がりの遷移状態によっては、上述した外部
ラインシンクの同期化に際して、同期化ラインシンクの
アクティブ期間が外部ラインシンクのアクティブ期間よ
り短くなったり、長くなったりする場合があるのであ
る。

【００３６】そのため、ＤＦＦ４５によって、外部ペー
ジシンクをＯＲ回路５１の出力である同期化ラインシン
クによって同期化し、更にその出力をＤＦＦ４６によっ
て内部クロックの立ち下がりでラッチするようにしてい
る（以下、ＤＦＦ４６の出力を同期化ページシンクと称
す）。

【００３７】ＯＲ回路５１の出力である同期化ラインシ
ンク、ＤＦＦ４６の出力である同期化ページシンク、及
び内部クロックはＡＮＤ回路４３で論理積がとられ、Ｆ
ＩＦＯ５３から画像データを読み出すためのデータ読み
出し信号ＲＣＬＫが生成される。このデータ読み出し信
号ＲＣＬＫによって、画像データはＦＩＦＯ５３から順
次４ビットパラレルフォーマットで読み出される。

【００３８】ＯＲ回路５１の出力である同期化ラインシ
ンク、及びＤＦＦ４６の出力である同期化ページシンク
は、また、ＡＮＤ回路４４により論理積がとられた後に
カウンタ５４に入力される。

【００３９】カウンタ５４は、内部クロックをカウント
クロックとし、ＯＲ回路５１の出力である同期化ライン
シンク、ＤＦＦ４６の出力である同期化ページシンクが
共にアクティブである期間において、内部クロックの立
ち上がりのときにカウントアップし、２ビットの出力Ｑ
_A ，Ｑ_B をデコーダ５５に出力する。即ち、カウンタ５
４の出力（Ｑ_A ，Ｑ_B ）は、（０，０），（０，１），
（１，０），（１，１）の何れかである。

【００４０】デコーダ５５は、カウンタ５４の出力Ｑ
_A ，Ｑ_B の値に対応して、ＦＩＦＯ５３から読み出され
た１画素４ビットの画像データを１６ビットパラレルフ
ォーマットにデータ変換するための４種類のラッチクロ
ックＹ₀ ，Ｙ₁ ，Ｙ₂ ，Ｙ₃ を図３に示す関係に従って
生成するものである。

【００４１】しかし、上述したように、同期化ラインシ
ンクのアクティブ期間の幅は外部ラインシンクのアクテ
ィブ期間の幅と必ずしも一致しないので、後述するよう
に不要なラッチクロックが出力されてしまう場合があ
る。そこで、ラッチクロックＹ₃ と、内部クロックをイ
ンバータ４１で位相反転したクロックとを用い、ＤＦＦ
５０によりラッチクロックＹ₃ を内部クロックの半周期
だけ遅延させたラッチクロック（以下、これをラッチク
ロックＹ₁₆と称す）を生成し、このラッチクロックＹ₁₆
を用いてラッチ５６、５７、５８、５９の出力をそれぞ
れラッチ６０、６１、６２、６３にラッチするように
し、その後１６ビットのパラレルフォーマットに変換さ
れた画像データを次段のデータバス１６へ転送するよう
にする。

【００４２】即ち、例えばいまＦＩＦＯ５３から読み出
された画素の４ビットの画像データがラッチクロックＹ
₀ によってラッチ５９にラッチされたとすると、次の画
素の４ビットの画像データはラッチクロックＹ₁ によっ
てラッチ５８にラッチされ、その次の画素の４ビットの
画像データはラッチクロックＹ₂ によってラッチ５７に
ラッチされ、更にその次の画素の４ビットの画像データ
はラッチクロックＹ_１によってラッチ５６にラッチされ
る。このようにしてラッチ５６，５７，５８，５９にラ
ッチされた４画素分の画像データは、更にラッチクロッ
クＹ_１６によってそれぞれ６０，６１，６２，６３にラ
ッチされた後にデータバス１６に転送されるのである。
なお、ここでは画像データのラッチは、ラッチクロック
の立ち上がりで行われるものとする。

【００４３】このようにすることによって、同期化ライ
ンシンクのアクティブ期間の幅が外部ラインシンクのア
クティブ期間の幅と異なっていても、その差が内部クロ
ックの１周期分であればデータの欠落、不要なデータの
取り込みを防止することができる。

【００４４】画像読み取り部Ｉ／Ｆ２は以上のような動
作をするのであるが、この動作について簡単な例をあげ
て説明すると次のようである。いま、１ラインが８画素
であるとする。そして上述した外部ラインシンクの同期
化が正常に行われ、同期化ラインシンクのアクティブ期
間の幅が外部ラインシンクのアクティブ期間の幅と同じ
であったとし、このときの同期化ラインシンク、内部ク
ロック、内部クロックをインバータ４１で位相反転した
クロック（以下、反転内部クロックと称す）、ラッチク
ロックＹ₀ ，Ｙ₁ ，Ｙ₂ ，Ｙ₃ ，Ｙ₁₆の関係は図４に示
すようであったとする。なお、図４において、ＬＳは同
期化ラインシンクを示し、同期化ラインシンク中の丸囲
みの数字は画素の番号を示す。即ち、は１番目の画素
の画像データを示している。他のものについても同様で
あり、以下においても同様である。

【００４５】この場合には、図のｔ₁ のタイミングで１
番目の画素の画像データがラッチクロックＹ₀ によりラ
ッチ５９に書き込まれ、ｔ₂ のタイミングで２番目の画
素の画像データがラッチクロックＹ₁ によりラッチ５８
に書き込まれ、ｔ₃ のタイミングで３番目の画素の画像
データがラッチクロックＹ₂ によりラッチ５７に書き込
まれ、ｔ₄ のタイミングで４番目の画素の画像データが
ラッチクロックＹ₃ によりラッチ５６に書き込まれ、そ
してｔ₅ で示すラッチクロックＹ₁₆の立ち上がりのタイ
ミングで、ラッチ５６からの画像データはラッチ６０に
ラッチされ、ラッチ５７からの画像データはラッチ６１
にラッチされ、ラッチ５８からの画像データはラッチ６
２にラッチされ、ラッチ５９からの画像データはラッチ
６３にラッチされ、その後これらのラッチ６０〜６３に
ラッチされた画像データは同時にデータバス１６に送出
される。

【００４６】その後、同様に、ｔ₆ のタイミングで５番
目の画素の画像データがラッチクロックＹ₀ によりラッ
チ５９に書き込まれ、ｔ₇ のタイミングで６番目の画素
の画像データがラッチクロックＹ₁ によりラッチ５８に
書き込まれ、ｔ₈ のタイミングで７番目の画素の画像デ
ータがラッチクロックＹ₂ によりラッチ５７に書き込ま
れ、ｔ₉ のタイミングで８番目の画素の画像データがラ
ッチクロックＹ₃ によりラッチ５６に書き込まれ、そし
てｔ₁₀で示すＹ₁₆のタイミングでラッチ５６からの画像
データはラッチ６０にラッチされ、ラッチ５７からの画
像データはラッチ６１にラッチされ、ラッチ５８からの
画像データはラッチ６２にラッチされ、ラッチ５９から
の画像データはラッチ６３にラッチされ、その後これら
のラッチ６０〜６３にラッチされた画像データは同時に
データバス１６に送出される。

【００４７】これにより８画素の画像データが正常に後
段のデータバス１６に出力されることになる。

【００４８】次に、１ラインが８画素であるとき、外部
ラインシンクの同期化の過程において、何等かの原因に
より同期化ラインシンクのアクティブ期間の幅が９画素
分の幅、即ち正常なアクティブ期間の幅より内部クロッ
クの１周期分だけ長い幅になったとし、このときの同期
化ラインシンク、内部クロック、反転内部クロック、ラ
ッチクロックＹ₀ ，Ｙ₁ ，Ｙ₂ ，Ｙ₃ ，Ｙ₁₆の関係は図
５に示すようであったとする。

【００４９】この場合、図のｔ₁ 〜ｔ₁₀で示すタイミン
グにおける動作は図４に関して説明したと同じである
が、この場合にはｔ₁₀の後、ｔ₁₁で示すタイミングでラ
ッチクロックＹ₀ が立ち上がるので、このとき図中
「＊」で示す不要なデータがラッチ５９にラッチされる
ことになるが、この不要な画像データはラッチクロック
Ｙ₁₆によってラッチ６３にラッチされることはないの
で、結局無視され、データバス１６には出力されないも
のである。

【００５０】これにより８画素の画像データが正常に後
段のデータバス１６に出力されるものである。

【００５１】次に、１ラインが８画素であるとき、外部
ラインシンクの同期化の過程において、何等かの原因に
より同期化ラインシンクのアクティブ期間の幅が７画素
分の幅、即ち正常なアクティブ期間の幅より内部クロッ
クの１周期分だけ短い幅になったとし、このときの同期
化ラインシンク、内部クロック、反転内部クロック、ラ
ッチクロックＹ₀ ，Ｙ₁ ，Ｙ₂ ，Ｙ₃ ，Ｙ₁₆の関係は図
６に示すようであったとする。

【００５２】この場合、図のｔ₁ 〜ｔ₈ で示すタイミン
グにおける動作は図４に関して説明したと同じである
が、その後、この場合には同期化ラインシンクがアクテ
ィブではなくなるので、ラッチクロックＹ₃ は図中ｔ₉
で示すタイミングで立ち上がってしまい、この７０で示
すパルスの幅は通常の場合よりも短くなってしまう。そ
してこのｔ₉ のタイミングの時点においては同期化ライ
ンシンクのアクティブ期間は終了しているのであるが、
７０で示すパルスの立ち上がりで第８番目の画像データ
をラッチ５６にラッチすることができるので、図中ｔ₁₀
で示すラッチクロックＹ₁₆のタイミングで、ラッチ５６
からの画像データはラッチ６０にラッチされ、ラッチ５
７からの画像データはラッチ６１にラッチされ、ラッチ
５８からの画像データはラッチ６２にラッチされ、ラッ
チ５９からの画像データはラッチ６３にラッチされ、そ
の後これらのラッチ６０〜６３にラッチされた画像デー
タは同時にデータバス１６に送出される。

【００５３】これにより８画素の画像データが正常に後
段のデータバス１６に出力されることになる。

【００５４】以上、本発明の一実施例について説明した
が、本発明は上記実施例に限定されるものではなく種々
の変形が可能である。例えば、上記実施例においては１
画素４ビットの画像データを１６ビットのパラレルフォ
ーマットに変換するものとしたが、本発明は、シリアル
に入力する１画素ｍビットの画像データをｎ（但し、ｎ
はｍの倍数）ビットのパラレルフォーマットに変換する
場合に適用できるものであり、この場合、ＦＩＦＯ５３
から画像データが入力されるラッチ、即ち図２のラッチ
５６〜５９に相当するラッチは、ｍビットをパラレルに
出力できるラッチがｎ／ｍ個必要となる。従って、デコ
ーダ５５からはｎ／ｍ個のラッチクロックを発生させる
必要があり、カウンタ５４は内部クロックをｎ／ｍ個カ
ウントしたらリセットされ、再びカウントアップしてい
くものである必要がある。更にこの場合、上記実施例の
ラッチクロックＹ₁₆に対応するラッチクロックを生成す
るために用いるラッチクロックとしては、ｎ／ｍ個のラ
ッチクロックの中の最後に発生されるｎ／ｍ番目のラッ
チクロックが望ましいものである。

【００５５】

【発明の効果】以上の説明から明らかなように、本発明
によれば、入力される画像データを記憶手段に書き込む
際の制御信号は、外部装置から入力される外部同期信号
を基に生成されるので、外部同期信号を当該画像処理装
置の複数の箇所に分配することにより発生するファンア
ウト、あるいは配線の影響等により生ずるクロックスキ
ュー、クロック波形の歪みによる影響が軽減され、従っ
てデータ転送中のデータ欠け、データ化けなどのデータ
転送不良を防止することができる。

【図面の簡単な説明】

【図１】本発明に係る画像処理装置を適用した画像記
録システムの一実施例の構成を示す図である。

【図２】本発明に係る画像処理装置に相当する画像読
み取り部Ｉ／Ｆ２の一構成例を示す図である。

【図３】デコーダ５５の入出力の関係を説明するため
の図である。

【図４】外部ラインシンクの同期化が正常に行われた
場合の画像読み取りＩ／Ｆ２の動作を説明するための図
である。

【図５】外部ラインシンクの同期化の際に同期化ライ
ンシンクのアクティブ期間が正常な場合よりも長くなっ
た場合の画像読み取り部Ｉ／Ｆ２の動作を説明するため
の図である。

【図６】外部ラインシンクの同期化の際に同期化ライ
ンシンクのアクティブ期間が正常な場合よりも短くなっ
た場合の画像読み取り部Ｉ／Ｆ２の動作を説明するため
の図である。

【図７】外部ラインシンクを同期化するための従来の
構成例を示す図である。

【図８】図７に示す構成における各部の波形を示す図
である。

【図９】図７に示す構成におけるクロック信号Φ₀
と、クロック信号Φ₀を遅延させた信号と、制御信号Φ₁
との関係を示す図である。

【図１０】図７に示す構成の問題点を説明するための
図である。

【符号の説明】１…画像読み取り部、２…画像読み取り部Ｉ／Ｆ、３…
画像圧縮符号部、４…ページバッファ、５…画像蓄積
部、６…画像伸長復号部、７…ＣＰＵ、８…ＲＯＭ、９
…ＮＶＲＡＭ、１０…システムＲＡＭ、１１…記録部Ｉ
／Ｆ、１２…画像記録部、１３…システム制御部、１４
…ＵＩ、１５…画像処理部、１６…データバス、２１…
インバータ素子、２２…論理積素子、２３…セットリセ
ット型フリップフロップ、２４…Ｄ型フリップフロッ
プ、２５…同期化回路、４１…インバータ、４２〜４４
…ＡＮＤ回路、４５〜５０…ＤＦＦ、５１…ＯＲ回路、
５２…内部クロック発生回路、５３…ＦＩＦＯ、５４…
カウンタ、５５…デコーダ、５６〜６３…ラッチ。

Claims

【特許請求の範囲】

【請求項１】外部からのビデオクロックと同等の周波数
を発生させる内部クロック生成手段と、画像データを一
時記憶する記憶手段とを備え、主走査方向有効画像領域
信号及び副走査方向有効画像領域信号がアクティブであ
る期間中、ビデオクロック等の外部同期信号に同期して
入力される画像信号を取り込み、取り込んだ画像信号を
次段の画像処理部に対応したビット幅にフォーマット変
換した後に画像処理部に転送する画像処理装置におい
て、画像信号は外部同期信号を基に生成した画像信号書き込
み制御信号により記憶手段に書き込み、画像信号を読み
出す際には内部クロックを基に生成した読み出し制御信
号によって読み出すことを特徴とする画像処理装置。