JPH02238722A - パルス生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は信号の伝搬遅延時間が極めて小さな高速の論理
ゲートの回路形式であるＥＣＬ　（ＥＭＩＴＴＥＲ　　
ＣＯＵＰＬＥＤ　　ＬＯＧＩＣ）を用いたパルス生成回
路に関するものである。

（従来の技術） 近年においては、高速に動作するＥＣＬ形の論理ゲート
の回路形式を用いたパラレルーシリアル変換回路が種々
提案されている。

このような従来のパラレルーシリアル変換回路を第８図
を参照して具体的に説明する。

第８図の従来例は、ＴＴＬ　（ＴＲＡＮＳ　ＩＳＴＯＲ
　　ＴＲＡＮＳＩＳＴＯＲ　　ＬＯＧＩＣ）形の論理ゲ
ートの回路形式を用いて生成された１６ビットのパラレ
ルデータＰＤ　（ＰＤＯ，ＰＤ１．ＰＤ２，・・・，Ｐ
Ｄ１５）をＥＣＬ形の論理ゲートの回路形式を用いてシ
リアルデータに変換する場合を示している。

まず、１６ビットのパラレルデータＰＤのうち、４ビッ
トのパラレルデータが順次変換回路１ｏ１，１０３，１
０５，１０７へ入力される。各変換回路１０１，〜，１
０７は入力したＴＴＬ形の論理レベルの４ビットパラレ
ルデータをＥＣＬ形の論理レベルの４ビットパラレルデ
ータに変換する。

続いてＥＣＬ形の論理ゲートの回路形式を用いて構成さ
れたシフトレジスタ１１１，１１３，１１５，１１７が
それぞれ入力した４ビットパラレルデータを高速にシリ
アルデータに変換する。

ここで１６ビットのパラレルデータをシリアルデータに
変換する際には、各シフトレジスタ１１１，１１３，１
１５．１１７の動作タイミングを規制するためのロード
パルス１１９を与える必要がある。

このロードパルス１１９を生成する場合には、１６ビッ
トで成るデータの各ビットデータを順次カウントするた
めのリングカウンタを設け、このリングカウンタの出力
を否定論理積回路１２１若しくは図示しないインバータ
等のいわゆるゲートＩＣを介して取り出すようにしてい
る。

（発明が解決しようとする課題） しかしながら、上述したようにロードパルスを生成する
際にリングカウンタの出力をゲートＩＣを介して取り出
すようにしているため、このゲートＩＣによる遅延が生
じてしまい問題であった。

すなわち、ゲートＩＣによるゲート遅延を考慮して回路
設計を行なう必要があり、改良の余地が残されていた。

本発明は上記課題に鑑みてなされたもので、ゲート遅延
等を生じることなく、簡単な構成によりロードパルスを
生成することのできるパルス生成回路を提供することを
目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するための本発明が提供するパルス生成
回路は、ＥＣＬ形の論理回路により構成され、入力する
基準パルスの２周期分に相応するパルス幅のパルスを当
該基準パルスの４周期毎に出力する出力端子を有するパ
ルス出力手段と、ＥＣＬ形の論理回路により構成され、
前記パルス出力手段から出力されるパルスの位相を前記
基準パルスの１周期分だけ異ならせて出力する出力端子
を有する位相調整手段とを具備し、前記パルス出力手段
の出力端子と前記位相調整手段の出力端子とを接続して
前記基準パルスの１周期分に相応するパルス幅のパルス
を当該基準パルスの４周期毎に取り出すことを特徴とす
る。

（作用） 本発明はＥＣＬ形の論理回路により構成されたパルス出
力手段を有し、所定周期の基準パルスを入力すると、こ
の基準パルスの周期の２周期に相応する．パルス幅のパ
ルスを基準パルスの４周期毎に出力する。またＥＣＬ形
の論理回路により構成された位相調整手段を有し、前記
パルス出力手段から出力されるパルスの位相を前記基準
パルスの１周期分だけ異ならせて出力する。このような
パルス出力手段と位相調整手段の各出力端子を接続する
ことにより、前記基準パルスの１周期分に相応するパル
ス幅のパルスを当該基準パルスの周期の４周期毎に取り
出すことができる。換言するとパルス出力手段と位相調
整手段の各出力端子を接続するだけで容易にロードパル
スを生成することができる。

（実施例） 以下図面を参照して本発明に係る一実施例を詳細に説明
する。

まず第１図乃至第３図を参照して構成を説明する。

まず、第２図を参照して本発明が適用される情報処理装
置としての画像情報記憶検索装置の全体的な構成を説明
する。

イメージスキャナ装置２は、ＣＣＤイメージセンサなど
によって構成される読取部を有しており、写真や文書な
どの原稿に記載された内容を画像データとして読取る。

このイメージスキャナ装置２は、読取る原稿の原稿サイ
ズ、原稿濃度、読取り密度などのパラメータを設定する
ための操作部４と、これらの設定されたパラメータなど
を記憶するための図示しないメモリと、このイメージス
キャナ装置２全体の制御を行なうための図示しないＣＰ
Ｕと、設定条件などの入力情報や処理時間を表示するた
めの表示部６と、図示しない原稿載置台に載置された原
稿を連続的に読取部へ搬送して原稿の読取りを行なうた
めの自動給紙機構（ＡＤＦ）７のそれぞれを備えてる。

またイメージスキャナ装置２はパラレルデータをシリア
ルデータに変換するためのパラレルーシリアル変換回路
を有しており、読取ったパラレルデータで成る画像デー
タをシリアルデータに変換して後述するＣＯＤＥＣ９５
へ送出する。

制御部（ＣＰＵ）ｌｌｂには、システムバス２０を介し
てＤＭＡ１　３、メインメモリ５１、バッファメモリ５
３ａ１ページメモリ５３ｂ１コード／イメージ変換部７
１、表示メモリ７３、ＩＰＵ９０およびＣＯＤＥＣ９５
などのそれぞれが接続されている。

また制御部１ｌｂには、画像情報伝送用のイメーシハス
４０を介してバッファメモリ５３ａ１ページメモリ５３
ｂ１コード／イメージ変換部７１、表示メモリ７３、Ｉ
ＰＵ９０およびＣＯＤＥＣ９５などのそれぞれが接続さ
れている。

この制御部１ｌｂはシステムバス２０もしくはイメージ
バス４０を介して情報処理装置の全体的な動作およびデ
ータの流れを制御する。

また、この制御部１１ｂにはインタフェース回路１１ａ
を介してキーボード１０２、マウス１０４が接続されて
いる。このキーボード１０１とマウス１０４とでデータ
入力装置１０２を構成しており、例えばワープロ機能を
用いて文書作成を行なう際に文字情報を入力し、あるい
は検索および画像処理を行なう際にディスプレイ装置７
７の表示画面上に表示されるカーソルの移動や各種機能
の切換えを行なうための検索情報や各種コマンド情報お
よび配列形式などを入力する。

ＤＭＡ（ＤＩＲＥＣＴ　　ＭＥＭＯＲＹ　　ＡＣＣＥＳ
Ｓ）１３は、インタフェース回路１３ａを介して磁気デ
ィスク装置３１および光ディスク装置３３から形成され
る記憶装置３０と接続されており、制御部１ｌｂの動作
に関係なく例えばバッファメモリ５３ａと記憶装置３０
との間のデータの転送をインタフェース回路１３ａを介
して行う。

磁気ディスク装置３１は、多数の画像情報の中から所望
する画像情報を特定するための情報等の検索情報を記憶
する。

光ディスク装置３３は、上記多数の画像情報とこの個々
の画像情報に対応した検索情報等を記憶する。

メインメモリ５１は前述した制御部１ｌｂの動作プログ
ラムなどを記憶する。

バッファメモリ５３ａは、例えば１２８キロバイトの記
憶容量を有しており、ＣＯＤＥＣ９５で冗長度を圧縮処
理されたコードデータを順次記憶する。また、バッファ
メモリ５３ａには記憶したデータ量を計数するためのカ
ウンタを備えており、このカウンタの計数値に基づいて
記憶したデータ量が例えば記憶容量の半分以上に達した
時、すなわち６４キロバイト以上のコードデータを記憶
した時に、この６４キロバイトのデータをワード単位で
システムバス２０およびインタフェース回路１３ａを介
して光ディスク装置３３へ送出する。

ぺ−ジメモリ５３ｂは、例えばＡ４サイズの原稿で数１
０ページ分に対応し得る記憶容量を有しており、前記イ
メージスキャナ装置１から入力された画像情報もしくは
光ディスク装置３３から検索された画像情報などを一時
的に記憶する。

コード／イメージ変換部７１は、例えばキーボード１０
２から入力された文字コードデータをイメージデータに
変換して表示メモリ７３へ出力する。またコード／イメ
ージ変換部７１は、必要に応じて逆変換、すなわちイメ
ージデータを文字コードデータへ変換することによって
表示画面上のイメージデータ化された文字の修正などを
行なう。

表示メモリ７３は、画像情報を一時的に記憶するための
メモリであり、ディスプレイ装置７７においてページメ
モリ５３ｂからの画像情報に基づいて画像を表示する際
に、この画像情報を一時的に記憶する。

表示制御部７５は、ディスプレイ装置７７などの駆動制
御を行ない、表示メモリ７３に記憶された画像情報の表
示に関する制御を行なう。

ＣＯＤＥＣ９５は、符号化／復合化回路部であって、画
像情報の圧縮処理すなわち冗長度を少なくすることによ
って、登録時に使用する光ディスクなどの記憶媒体の記
憶領域の節減を図ることができる。またＣＯＤＥＣ９５
は、この圧縮処理された画像情報の伸長処理、すなわち
少なくされた冗長度を元に戻すことにより元の画像情報
として出力する。

このＣＯＤＥＣ９５にはＩＰＵ　（ＩＭＡＧＥＰＲＯＣ
ＥＳＳＩＮＧ　　ＵＮＩＴ）９０が接続されている。こ
のＩＰＵ９０は、画像情報の拡大および縮小を行なう拡
大縮小部９１と画像情報の回転を行なう縦横変換部９３
とを内蔵している。

また拡大縮小部９１はイメージスキャナ装置１によって
読取られた画像情報を直接縮小処理するための縮小処理
手段を有している。この縮小処理手段は積和演算回路を
内蔵し、黒のビット又は白のビットがＸ軸方向とＹ軸方
向とに格子状に配列された所定のビット数で成る被縮小
データ毎に縮小処理を実行する。すなわち被縮小データ
毎に縮小処理の重み演算を行なうためのポイントビット
を設定する。次にポイントビットの値を“１”として、
このポイントビットの値“１”と、ポイントビットに対
して周囲に存在する黒のビットまでの距離の逆数とのそ
れぞれの積を演算し、更にこれらの積の総和を前記積和
演算回路で演算するようにしている。この積和演算回路
で演算された値は比較回路で所定の基準値と比較される
。この比較回路から前記被縮小データを縮小してなる画
素１ビットに対応する信号として出力される。

尚、このような縮小処理手段の処理を例えばメインメモ
リ５１に格納された制御プログラムに基づいて実行する
ように構成してもよい。

また縮小処理手段によって直接縮小される縮小率の値は
、メインメモリ５１等に格納された管理テーブル又はデ
ータ入力装置１００によって適宜の値に指定することが
できる。

また、インタフェース回路９５ａにはイメージスキャナ
装置２、プリンタ９などの入出力装置を接続している。

このプリンタ９は画像情報を紙などの記録媒体上に文字
などの可視情報として印字出カする装置であって、例え
ばレーザプリンタなどが用いられる。

次に本発明が適用される画像情報記憶検索装置における
多数の原稿を読取り、この原稿に記載された画像情報を
登録し、さらには検索およびプリントアウトを行なう場
合を例に、操作手順に従って説明する。

まず、読取った画像情報を登録する場合には、ディスプ
レイ装置７７の表示画面上に表示された情報処理の初期
画面の指示に従って原稿の読取りと、この読取った画像
情報の所定の光ディスク装置３３への連続した登録を行
なうためのコマンドなどをキーボード１０２から入力し
て、この画像情報記憶検索゛ｌ置を「読取・登録」モー
ドに設定する。

次に、この画像情報記憶検索装置を構成するイメージス
キャナ装置２の原稿載置台などの所定の位置に多数の原
稿を積層して載置し、この原稿の連続読取りを行なうた
めの「自動給紙」モードに設定した後に、この原稿の原
稿サイズ、原稿濃度、読取り密度などの初期設定に係る
情報をキーボード１０２もしくはイメージスキャナ装置
１の操作部３から入力する。

さらに、イメージスキャナ装置１からの画像情報をペー
ジメモリ５３ｂへ一旦記憶した後にバッファメモリ５３
ａおよびインタフェース回路１３ａを介して光ディスク
装置３３へ転送し、この光装置ディスク３３の記憶媒体
である図示しない光ディスクへ登録し得るようにする。

次にキーボード１０２を用いて登録する原稿の表題名、
情報量および配列形式などの検索情報をディスプレイ装
置７７の画面上に表示された書式に従って入力する。

この書式は登録する原稿を特定して検索処理を容易にす
るための検索用キーの項目などを人力設定するものであ
って、イメージスキャナ装置２による原稿読取り時にお
ける記憶装置３ｏの残り容量などの各種情報と、前記検
索用のキー項目などの入力用の表と、キーボード１０２
に構成されるファンクションキーを用いた入力時におけ
るこのファンクションキーの機能が表示されている。

原稿の読取りを開始すると、前記イメージスキャナ装置
２から読取られた画像情報はインタフェース回路９５ａ
を介して一旦ページメモリ５３ｂへ格納される。

続いてＣＯＤＥＣ９５で画像情報の圧縮処理が行なわれ
た後に、バッファメモリ５３ａおよびインタフェース回
路１３ａを介して検索情報が磁気ディスク装置３１へ登
録されるとともに、検索情報および画像情報が光ディス
ク装置′３３へ登録される。

光ディスク装置３３に登録された多数の画像情報の中か
ら特定の画像情報を検索し、この検索した画像情報をプ
リントアウト若しくはディスプレイ装置７７へ表示させ
る場合には、前述した読取り、登録の場合と同様にキー
ボード１０２を用いて検索コマンドを入力して「検索」
モードに設定する。

次にキーボード１０２を用いて所望の画像情報を特定す
るための検索情報を入力して、磁気ディスク装置３１に
記憶された多数の検索情報の中から所望の検索情報を選
択し、この選択した検索情報に基づいて光ディスク装置
３３に登録された上記所望の画像情報を検索する。

このようにして検索された画像情報は光ディスク装置３
３からインタフェース回路１３ａおよびバッファメモリ
５３ａを介してＣＯＤＥＣ９５へ与えられる。

ＣＯＤＥＣ９５では、検索した画像情報を伸長などの処
理を施して復元し、表示メモリ７３などを介してディス
プレイ装置７７へ表示する。

また、この表示された画像情報のハードコピーを行なう
ときには、キーボード１０２を用いてノ１−ドコピーを
所望する画像情報の指定と、出力枚数などを設定してプ
リンタ９からプリントアウトを行なう。

次にイメージスキャナ装置２に組込まれたパラレルーシ
リアル変換回路を説明する。

所定周期Ｔ１例えば２　０　０　Ｍ　Ｈ　ｚの基準パル
スＣＬがＤタイプのフリップフロップ回路１，３，５の
各クロツク入力端子へ与えられている。これらのフリッ
プフロップ回路１，３．５のそれぞれはＥＣＬ形の論理
回路により構成されている。フリップフロップ回路１の
出力端子Ｑａはフリップフロップ回路３．５の各入力端
子Ｄと接続されている。またフリップフロップ回路３の
出力端子Ｑｄはフリップフロップ回路１の人力端子Ｄと
接続され、フリップフロップ回路３からの出力バルスＰ
Ｓｄがフリップフロップ回路１の入力端子Ｄへ与えられ
る。これによりフリップフロツブ回路３は基準パルスＣ
Ｌを１／４に分周したパルス、すなわち５　０　Ｍ　Ｈ
　ｚの出力バルスＰＳｃを出力端子Ｑｃから出力する。

フリップフロップ回路５は、パルス出力手段であるフリ
ップフロップ回路１からの出力パルスＰＳａの位相を基
準パルスＣＬの１周期分だけ遅延させて出力する。すな
わちフリップフロップ回路５は出力パルスＰＳａの位相
を基準パルスＣＬの１周期分だけ異ならせるための位相
調整手段である。このフリップフロップ回路５の出力端
子Ｑｅとフリップフロツブ回路１の出力端子Ｑａとが接
続されて、いわゆるワイヤードＯＲ（ＷＩＲＥＤＯＲ）
が形成されている。これによりフリップフロツプ回路５
の出力端子Ｑｅからは、第６図の論理値表に示すように
フリップフロップ回路１の出力端子Ｑｂの出力と、フリ
ップフロップ回路３の出力端子Ｑｃの出力とが共にＬレ
ベルのときだけＨレベルの出力が得られる。従って、後
で詳細に説明するようにフリップフロップ回路５の出力
端子ＱｅからはロードパルスＰＳｅ，すなわち基準ハル
スＣＬの１周期に相応するパルス幅の負パルスを当該基
準パルスＣＬの周期の４倍周期毎に取り出すことができ
る。

第３図に示す回路構成は第１図に示した回路構成と同様
であり、フリップフロップ回路１１がフリップフロップ
回路１と対応し、フリップフロップ回路１５がフリップ
フロップ回路５と対応している。またフリップフロップ
回路３から出力される５　０　Ｍ　Ｈ　ｚの出力パルス
ＰＳｃがフリップフロップ回路１１．１５の各クロック
入力端子へ与えられる。従って第３図に示す回路部は５
０ＭＨｚの出力ハルスＰＳｃを基準のパルスとして、こ
の基準のパルスを１／４に分周したパルス、すなわち１
２．５ＭＨｚの出力パルスＰＳｇをフリップフロップ回
路１５の出力端子Ｑｄから出力する。

またフリップフロップ回路１５の出力端子Ｑｅは、フリ
ップフロップ回路１１の出力端子Ｑｂと接続されており
、このワイヤードＯＲによるロードパルスＰＳｆが出力
される。

以上に示したＥＣＬの論理レベルの出力パルスＰＳｃ，
ＰＳｇ及びロードパルスＰＳｆは第４図に示す変換回路
１７によってＴＴＬの論理レベルに変換される。すなわ
ち出力パルスＰＳｃ，ＰＳｇ及びロードパルスＰＳｆは
それぞれ出力パルスＰＴｃ，ＰＴｇ及びロードパルスＰ
Ｔｆへ変換される。

以上の如＜ＴＴＬの論理レベルに変換された出力パルス
ＰＴｃ及びロードパルスＰＴｆは第５図に示す回路部へ
与えられる。第５図において変換回路２１ａ．２１ｂ，
２１ｃ，２１ｄのそれぞれは、ＴＴＬ形の論理回路によ
り構成されている。

また、図示しないＴＴＬ形の論理回路により構成された
データ出力回路から１６ビットのパラレルデータＰＤ　
（ＰＤＯ，ＰＤ１，ＰＤ２，・・・，　　ＰＤ１５）が
出力される。この１６ビットのパラレルデータＰＤのう
ち、それぞれ４ビットのパラレルデータが変換回路２１
ａ，２ｌｂ，２１ｃ，２１ｄへ与えられる。これらの各
変換回路２１ａ，２ｌｂ，２１ｃ，２１ｄはそれぞれ入
力した４ビットのパラレルデータをシリアルデータに変
換する。

従って、変換回路２１ａ，２ｌｂ，２１ｃ及び２１ｄと
で、１６ビットのパラレルデータＰＤを４ビットのパラ
レルデータＰＥＯ，ＰＥＩ，ＰＥ２，ＰＥ３に変換する
。

変換回路２３はＴＴＬの論理レベルの４ビットのパラレ
ルデータＰＥＯ．ＰＥＩ，ＰＥ２，ＰＥ３をＥＣＬの論
理レベルの４ビットのパラレルデータＰＦＯ，ＰＦＩ，
ＰＦ２，ＰＦ３に変換するための変換回路である。

変換回路２５には第１図に示した基準パルスＣＬ及びロ
ードパルスＰＳｅが与えられるとともに、変換回路２３
からの４ビットのパラレルデータＰＦＯ，ＰＦ１，ＰＦ
２，ＰＦ３が与えられている。

この変換回路２５はＥＣＬ形の論理回路により構成され
ており、ＥＣＬの論理レベルの４ビットのパラレルデー
タＰＦＯ，ＰＦＩ，ＰＦ２，ＰＦ３をシリアルデータに
変換するための変換回路である。

次に第７図を参照して作用を説明する。

第７図（Ａ）に示すようなパルス幅Ｔｏで周期Ｔ１の基
準バルスＣＬがフリップフロップ回路１．３．５の各ク
ロック入力端子へ入力すると、各フリップフロップ回路
１．３．５はこの基準パルスＣＬの立上がりのタイミン
グで動作することになる。

具体的に説明すると、時刻ｔ１で基準パルスＣＬがＬレ
ベルからＨレベルへ立上がると、フリップフロップ回路
１が反転して出力端子ＱａがＨレベルからＬレベルへ立
下がると同時に出力端子ＱｂがＬレベルからＨレベルに
立上がる。この出力端子Ｑａの出力バルスＰＳａがフリ
ップフロップ回路３．５の各入力端子Ｄへ与えられてお
り、時刻ｔ２で基準バルスＣＬがＬレベルからＨレベル
へ立上がると、フリップフロップ回路３，５が反転する
。このフリップフロップ回路３の出力バルスＰＳｄがフ
リップフロップ回路１の入力端子Ｄへ与えられており、
時刻ｔ３で基準パルスＣＬがＬレベルからＨレベルに立
上がると、フリップフロップ回路１が反転する。

以下同様に、フリップフロップ回路１は基準パルスＣＬ
の周期Ｔ１の２倍の周期Ｔ２毎に反転し、第７図（Ｂ）
（Ｃ）に示す如く周期Ｔ２に相応するパルス幅のパルス
を、周期Ｔ１の４倍の周期Ｔ４毎に出力する。

またフリップフロップ回路３の出力端子Ｑｃからは、第
７図（Ｄ）に示すように出力パルスＰＳａを周期Ｔ１に
相応する時間だけ遅延させた出力パルスＰＳｃが送出さ
れる。同様にフリップフロップ回路３．５の各出力端子
Ｑｄからは第７図（Ｅ）に示すように出力バルスＰＳｂ
を周期Ｔ１に相応する時間だけ遅延させた出力パルスＰ
Ｓｄが送出される。

フリップフロップ回路５の出力端子Ｑｅと、フリップフ
ロップ回路１の出力端子Ｑｂとが接続されているので、
出力端子Ｑｅからは第７図（Ｆ）に示すように基準パル
スＣＬのパルス幅Ｔ１に相応する期間だけＬレベルとな
るロードパルスＰＳｅが周期Ｔ４毎に送出される。

第３図に示す回路部の動作も第１図と同様であり、フリ
ップフロップ回路３からの５０ＭＨｚの出力パルス・Ｐ
Ｓｃがフリップフロツブ回路１１．１５の各クロック入
力端子へ人力すると、フリップフロップ回路１５は出力
端子Ｑｄから１２．５ＭＨｚの出力パルスＰＳｇを送出
するとともに、出力端子ＱｅからロードパルスＰＳｆを
送出する。

以上に示したＥＣＬの論理レベルで成る出力パルスＰＳ
ｃ，ＰＳｇ及びロードパルスＰＳｆは、第４図の変換回
路ｌ７によってＴＴＬの論理レベルに変換された後に第
５図の回路部へ送出される。

変換回路２１ａ，２１ｂ．２１ｃ及び２１ｄとが１６ビ
ットのパラレルデータＰＤを４ビットのパラレルデータ
ＰＥＯ，ＰＥＩ，ＰＥ２，ＰＥ３に変換する。続いて変
換回路２３はＴＴＬ形の論理レベルの４ビットのパラレ
ルデータＰＥＯ，ＰＥｌ，ＰＥ２，ＰＥ３をＥＣＬ形の
論理レベルの４ビットのパラレルデータＰＦＯ，ＰＦＩ
，ＰＦ２，ＰＦ３に変換する。次に変換回路２５はＥＣ
Ｌ形の論理レベルの４ビットのパラレルデータＰＦＯ，
ＰＦＩ，ＰＦ２，ＰＦ３を高速にシリアルデータに変換
する。

以上の如く、最初の段階で１６ビットのパラレルデータ
を４ビットのパラレルデータに変換する際にはＴＴＬ形
の論理レベルで処理し、次の段階で４ビットのパラレル
データをシリアルデータに変換する際にはＥＣＬ形の論
理レベルにより高速に処理するようにしたので、消費電
流が大きくまた高価なＥＣＬ形の論理ゲートによる回路
部を少なくすることができる。これにより装置全体の消
費電流の低減及びコストの軽減を図ることができる。

［発明の効果］ 以上説明してきたように本発明によれば、パルス出力手
段の出力端子と位相調整手段の出力端子とを接続して、
いわゆるワイヤードＯＲを形成することにより、ロード
パルスすなわち基準パルスのＩＦＲ期に相応するパルス
幅のパルスを当該基準パルスの周期の４倍周期毎に取り
出すようにしたので、ゲートＩＣを不要にすることがで
きる。

またゲート遅延等を生じることなく、簡単な回路構成に
よりロードパルスを生成することができ更に処理速度を
向上させることができる。

【図面の簡単な説明】

第１図は本発明に係る一実施例を示した回路図、第２図
は第１図の実施例が適用される情報処理装置の構成図、
第３図は本発明に係る他の実施例として第１図の５　０
　Ｍ　Ｈ　ｚの出力パルスを更に１／４に分周した出力
パルス及びロードパルスを生成するための回路図、第４
図はＥＣＬの論理レベルをＴＴＬの論理レベルへ変換す
るための変換回路図、第５図は１６ビットのパラレルデ
ータを１ビットのシリアルデータに変換するための回路
図、第６図は第１図のフリップフロツプ回路の真理値表
、第７図は第１図の各部のパルス波形図、第８図は従来
例を示した回路図である。

Claims (1)

1. 【特許請求の範囲】 ＥＣＬ形の論理回路により構成され、入力する基準パル
   スの２周期分に相応するパルス幅のパルスを当該基準パ
   ルスの４周期毎に出力する出力端子を有するパルス出力
   手段と、 ＥＣＬ形の論理回路により構成され、前記パルス出力手
   段から出力されるパルスの位相を前記基準パルスの１周
   期分だけ異ならせて出力する出力端子を有する位相調整
   手段とを具備し、 前記パルス出力手段の出力端子と前記位相調整手段の出
   力端子とを接続して前記基準パルスの１周期分に相応す
   るパルス幅のパルスを当該基準パルスの４周期毎に取り
   出すことを特徴とするパルス生成回路。